JP2643579B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2643579B2 JP2643579B2 JP2278270A JP27827090A JP2643579B2 JP 2643579 B2 JP2643579 B2 JP 2643579B2 JP 2278270 A JP2278270 A JP 2278270A JP 27827090 A JP27827090 A JP 27827090A JP 2643579 B2 JP2643579 B2 JP 2643579B2
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- JP
- Japan
- Prior art keywords
- clock
- unit
- microcomputer
- phi
- selection signal
- Prior art date
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- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特に外部クロ
ックを２つの異なる周波数のクロック間で切り替えて使
用可能なマイクロコンピュータに関する。
ックを２つの異なる周波数のクロック間で切り替えて使
用可能なマイクロコンピュータに関する。
従来のマイクロコンピュータを表わす図を第５図に示
す。メインクロック1,サブクロック２は図示していない
発振器等から供給されるクロックである。サブクロック
２はメインクロック１より低い周波数のクロックであ
る。内部クロックφ13,内部クロックφ24はメインクロ
ック１またはサブクロック２から生成される互いにハイ
レベルの期間の重なりのないマイクロコンピュータの内
部クロックである。ユニット7,ユニット8,ユニット９は
マイクロコンピュータを構成する回路ユニットであり、
例えばCPUやタイマなどである。
す。メインクロック1,サブクロック２は図示していない
発振器等から供給されるクロックである。サブクロック
２はメインクロック１より低い周波数のクロックであ
る。内部クロックφ13,内部クロックφ24はメインクロ
ック１またはサブクロック２から生成される互いにハイ
レベルの期間の重なりのないマイクロコンピュータの内
部クロックである。ユニット7,ユニット8,ユニット９は
マイクロコンピュータを構成する回路ユニットであり、
例えばCPUやタイマなどである。
マイクロコンピュータが通常の動作をしている場合
（以下通常モードと記す）は、クロック選択信号６はロ
ーレベルである。この時メインクロック１はローレベル
と論理和がとられることになり、その出力はメインクロ
ック１と同じレベルになる。一方サブクロック２はクロ
ック選択信号６の反転レベル、つまりハイレベルと論理
和がとられ、その結果常にハイレベルが出力される。つ
まりサブクロック２は無効となり、マイクロコンピュー
タの内部クロックφ13,内部クロックφ24はメインクロ
ック１から生成されマイクロコンピュータ内の各ユニッ
トに供給される。
（以下通常モードと記す）は、クロック選択信号６はロ
ーレベルである。この時メインクロック１はローレベル
と論理和がとられることになり、その出力はメインクロ
ック１と同じレベルになる。一方サブクロック２はクロ
ック選択信号６の反転レベル、つまりハイレベルと論理
和がとられ、その結果常にハイレベルが出力される。つ
まりサブクロック２は無効となり、マイクロコンピュー
タの内部クロックφ13,内部クロックφ24はメインクロ
ック１から生成されマイクロコンピュータ内の各ユニッ
トに供給される。
マイクロコンピュータがサブクロックで動作している
場合（以下サブクロックモードと記す）はクロック選択
信号６はハイレベルである。このときメインクロック１
はハイレベルと論理和がとられ、その出力は常にハイレ
ベルになる。一方サブクロック２はクロック選択信号６
の反転レベル、つまりローレベルと論理和がとられ、そ
の出力はサブクロック２と同じレベルになる。つまりメ
インクロック１は無効となり、マイクロコンピュータの
内部クロックφ13,内部クロックφ24はサブクロック２
から生成されマイクロコンピュータ内の各ユニットに供
給される。
場合（以下サブクロックモードと記す）はクロック選択
信号６はハイレベルである。このときメインクロック１
はハイレベルと論理和がとられ、その出力は常にハイレ
ベルになる。一方サブクロック２はクロック選択信号６
の反転レベル、つまりローレベルと論理和がとられ、そ
の出力はサブクロック２と同じレベルになる。つまりメ
インクロック１は無効となり、マイクロコンピュータの
内部クロックφ13,内部クロックφ24はサブクロック２
から生成されマイクロコンピュータ内の各ユニットに供
給される。
サブクロックモードは、マイクロコンピュータのクロ
ック周波数を下げて処理速度は遅くてもよいが消費電力
は小さくしたい応用、例えばカレンダー機能や時計機能
等が動作していればよい場合等に使用される。このよう
な場合、必ずしもマイクロコンピュータの全回路が動作
する必要はなく、一部の回路が動作していればよい。つ
まりその一部の回路にのみ内部クロックを供給すればよ
いことになる。
ック周波数を下げて処理速度は遅くてもよいが消費電力
は小さくしたい応用、例えばカレンダー機能や時計機能
等が動作していればよい場合等に使用される。このよう
な場合、必ずしもマイクロコンピュータの全回路が動作
する必要はなく、一部の回路が動作していればよい。つ
まりその一部の回路にのみ内部クロックを供給すればよ
いことになる。
従来のマイクロコンピュータはメインクロック，サブ
クロックのどちらの外部クロックで動作していてもクロ
ックは常にマイクロコンピュータ内部のすべてのユニッ
トに供給される。したがってサブクロックモードで動作
しなくてもよいユニットにもクロックが供給され、その
分無駄に電力が消費される。また、サブクロックはメイ
ンクロックに比べてその周波数が低いため、マイクロコ
ンピュータ内部でダイナミックラッチを使用している場
合、サブクロックの周期がダイナミックラッチの電荷保
持時間より長いとダイナミックラッチで保持している電
荷が抜けてしまい、サブクロックモードから通常モード
に戻した時にダイナミックラッチの内容が変化している
ために誤動作を起こすこともありうる。
クロックのどちらの外部クロックで動作していてもクロ
ックは常にマイクロコンピュータ内部のすべてのユニッ
トに供給される。したがってサブクロックモードで動作
しなくてもよいユニットにもクロックが供給され、その
分無駄に電力が消費される。また、サブクロックはメイ
ンクロックに比べてその周波数が低いため、マイクロコ
ンピュータ内部でダイナミックラッチを使用している場
合、サブクロックの周期がダイナミックラッチの電荷保
持時間より長いとダイナミックラッチで保持している電
荷が抜けてしまい、サブクロックモードから通常モード
に戻した時にダイナミックラッチの内容が変化している
ために誤動作を起こすこともありうる。
本発明のマイクロコンピュータは、クロック選択信号
の値に基づいて基準クロックをメインクロックにするか
サブクロックにするかを選択し選択したクロックを前記
基準クロックとして送出する内部クロック生成回路と、
送出された前記基準クロックに同期して動作する複数の
ユニットを有するマイクロコンピュータにおいて、前記
内部クロック生成回路と前記ユニットとの間に、前記ク
ロック選択信号がメインクロックを選択している時は前
記基準クロックを供給し前記クロック選択信号がサブク
ロックを選択している時は前記基準クロックを停止する
制御回路を設けたものである。
の値に基づいて基準クロックをメインクロックにするか
サブクロックにするかを選択し選択したクロックを前記
基準クロックとして送出する内部クロック生成回路と、
送出された前記基準クロックに同期して動作する複数の
ユニットを有するマイクロコンピュータにおいて、前記
内部クロック生成回路と前記ユニットとの間に、前記ク
ロック選択信号がメインクロックを選択している時は前
記基準クロックを供給し前記クロック選択信号がサブク
ロックを選択している時は前記基準クロックを停止する
制御回路を設けたものである。
以下、図面により本発明を詳述する。
第１図は本発明の第１の実施例を表わす図である。こ
こで示された内部クロック生成回路およびユニット制御
回路はそれぞれ第３図，第４図のように構成される。メ
インクロック1,サブクロック２は図示していない発振器
等から供給されるクロックである。サブクロック２はメ
インクロック１より低い周波数のクロックである。内部
クロックφ13,内部クロックφ24はメインクロック１ま
たはサブクロック２から生成される互いにハイレベルの
期間の重なりのないマイクロコンピュータの内部クロッ
クであり、第３図のような回路で生成される。ユニット
7,ユニット8,ユニット９はマイクロコンピュータを構成
する回路ユニットである。ユニット7,ユニット８はサブ
クロックモードでは動作しなくてもよいユニット、例え
ばシリアルインターフェースなどである。ユニット９は
サブクロックモードでも動作するユニット、例えばタイ
マなどである。ユニット７とユニット制御回路10は同じ
ブロックにある。ユニット８とユニット制御回路13は同
じブロックにある。
こで示された内部クロック生成回路およびユニット制御
回路はそれぞれ第３図，第４図のように構成される。メ
インクロック1,サブクロック２は図示していない発振器
等から供給されるクロックである。サブクロック２はメ
インクロック１より低い周波数のクロックである。内部
クロックφ13,内部クロックφ24はメインクロック１ま
たはサブクロック２から生成される互いにハイレベルの
期間の重なりのないマイクロコンピュータの内部クロッ
クであり、第３図のような回路で生成される。ユニット
7,ユニット8,ユニット９はマイクロコンピュータを構成
する回路ユニットである。ユニット7,ユニット８はサブ
クロックモードでは動作しなくてもよいユニット、例え
ばシリアルインターフェースなどである。ユニット９は
サブクロックモードでも動作するユニット、例えばタイ
マなどである。ユニット７とユニット制御回路10は同じ
ブロックにある。ユニット８とユニット制御回路13は同
じブロックにある。
マイクロコンピュータが通常モードで動作していると
き、クロック選択信号６はローレベルである。この時メ
インクロック１はローレベルと論理和がとられ、その出
力はメインクロック１と同じレベルになる。一方サブク
ロック２はクロック選択信号６の反転レベル、つまりハ
イレベルと論理和がとられ、その結果常にハイレベルが
出力される。つまりサブクロック２は無効となり、マイ
クロコンピュータの内部クロックφ13,内部クロックφ2
4はメインクロック１から生成される。また、ユニット
７に供給されるクロックφS111はクロック選択信号６と
内部クロックφ13との論理和にクロックφS212は、クロ
ック選択信号６の反転レベルと内部クロックφ24との論
理積になる。クロック選択信号はローレベルなので内部
クロックφ13とクロックφS111、内部クロックφ24とク
ロックφS212は等価となる。同様にして、内部クロック
φ13とクロックφS114、内部クロックφ24とクロックφ
S215は等価となる。したがってユニット7,ユニット8,ユ
ニット９には同じ内部クロックが供給され、マイクロコ
ンピュータは通常の動作を行う。
き、クロック選択信号６はローレベルである。この時メ
インクロック１はローレベルと論理和がとられ、その出
力はメインクロック１と同じレベルになる。一方サブク
ロック２はクロック選択信号６の反転レベル、つまりハ
イレベルと論理和がとられ、その結果常にハイレベルが
出力される。つまりサブクロック２は無効となり、マイ
クロコンピュータの内部クロックφ13,内部クロックφ2
4はメインクロック１から生成される。また、ユニット
７に供給されるクロックφS111はクロック選択信号６と
内部クロックφ13との論理和にクロックφS212は、クロ
ック選択信号６の反転レベルと内部クロックφ24との論
理積になる。クロック選択信号はローレベルなので内部
クロックφ13とクロックφS111、内部クロックφ24とク
ロックφS212は等価となる。同様にして、内部クロック
φ13とクロックφS114、内部クロックφ24とクロックφ
S215は等価となる。したがってユニット7,ユニット8,ユ
ニット９には同じ内部クロックが供給され、マイクロコ
ンピュータは通常の動作を行う。
サブクロックモードではクロック選択信号６はハイレ
ベルである。このときメインクロック１はハイレベルと
論理和がとられ、その出力は常にハイレベルになる。一
方サブクロック２はクロック選択信号６の反転レベル、
つまりローレベルと論理和がとられ、その出力はサブク
ロック２と同じレベルになる。つまりメインクロック１
は無効となり、マイクロコンピュータの内部クロックφ
13、内部クロックφ24はサブクロック２から生成され
る。
ベルである。このときメインクロック１はハイレベルと
論理和がとられ、その出力は常にハイレベルになる。一
方サブクロック２はクロック選択信号６の反転レベル、
つまりローレベルと論理和がとられ、その出力はサブク
ロック２と同じレベルになる。つまりメインクロック１
は無効となり、マイクロコンピュータの内部クロックφ
13、内部クロックφ24はサブクロック２から生成され
る。
ユニット７に供給されるクロックφS111は、クロック
選択信号６と内部クロックφ 13との論理和に、クロッ
クφS212は、クロック選択信号６の反転レベルと内部ク
ロックφS24との論理積になる。クロック選択信号はハ
イレベルなのでクロックφS111はハイレベル固定、クロ
ックφ S212はーレベル固定となる。同様に、クロック
φS114はハイレベル固定、クロックφS215はローレベル
固定となる。したがってユニット7,ユニット８にはクロ
ックの供給が停止され、ユニット９のみ内部クロックが
供給される。マイクロコンピュータ全体ではユニット7,
ユニット８は動作を停止し、ユニット９のみが動作して
いることになる。
選択信号６と内部クロックφ 13との論理和に、クロッ
クφS212は、クロック選択信号６の反転レベルと内部ク
ロックφS24との論理積になる。クロック選択信号はハ
イレベルなのでクロックφS111はハイレベル固定、クロ
ックφ S212はーレベル固定となる。同様に、クロック
φS114はハイレベル固定、クロックφS215はローレベル
固定となる。したがってユニット7,ユニット８にはクロ
ックの供給が停止され、ユニット９のみ内部クロックが
供給される。マイクロコンピュータ全体ではユニット7,
ユニット８は動作を停止し、ユニット９のみが動作して
いることになる。
第２図は本発明の第２の実施例を表わす図である。こ
こでも、内部クロック生成過回路およびユニット制御回
路は夫々第３図，第４図のように構成される。メインク
ロック1,サブクロック２は図示していない発振器等から
供給されるクロックである。サブクロック２はメインク
ロック１より低い周波数のクロックである。内部クロッ
クφ13,内部クロックφ24はメインクロック１またはサ
ブクロック２から生成される互いにハイレベルの期間の
重なりのないマイクロコンピュータの内部クロックであ
り、第３図のような回路で生成される。ユニット7,ユニ
ット8,ユニット９はマイクロコンピュータを構成する回
路ユニットである。ユニット7,ユニット８はサブクロッ
クモードでは動作しなくてもよいユニット、例えばシリ
アルインターフェースなどである。ユニット９はサブク
ロックモードでも動作するユニット、例えばタイマなど
である。内部クロック生成回路５とユニット制御回路10
は同じブロック内にある。
こでも、内部クロック生成過回路およびユニット制御回
路は夫々第３図，第４図のように構成される。メインク
ロック1,サブクロック２は図示していない発振器等から
供給されるクロックである。サブクロック２はメインク
ロック１より低い周波数のクロックである。内部クロッ
クφ13,内部クロックφ24はメインクロック１またはサ
ブクロック２から生成される互いにハイレベルの期間の
重なりのないマイクロコンピュータの内部クロックであ
り、第３図のような回路で生成される。ユニット7,ユニ
ット8,ユニット９はマイクロコンピュータを構成する回
路ユニットである。ユニット7,ユニット８はサブクロッ
クモードでは動作しなくてもよいユニット、例えばシリ
アルインターフェースなどである。ユニット９はサブク
ロックモードでも動作するユニット、例えばタイマなど
である。内部クロック生成回路５とユニット制御回路10
は同じブロック内にある。
マイクロコンピュータが通常モードで動作していると
き、クロック選択信号６はローレベルである。この時メ
インクロック１はローレベルと論理和がとられることに
なり、その出力はメインクロック１と同じレベルにな
る。一方サブクロック２はクロック選択信号６の反転レ
ベル、つまりハイレベルと論理和がとられ、その結果異
常にハイレベルが出力される。つまりサブクロック２は
無効となり、マイクロコンピュータの内部クロックφ
13,内部クロックφ24はメインクロック１から生成され
る。
き、クロック選択信号６はローレベルである。この時メ
インクロック１はローレベルと論理和がとられることに
なり、その出力はメインクロック１と同じレベルにな
る。一方サブクロック２はクロック選択信号６の反転レ
ベル、つまりハイレベルと論理和がとられ、その結果異
常にハイレベルが出力される。つまりサブクロック２は
無効となり、マイクロコンピュータの内部クロックφ
13,内部クロックφ24はメインクロック１から生成され
る。
ユニット７に供給されるクロックφS111は、クロック
選択信号６と内部クロックφ13との論理和に、クロック
φS212は、クロック選択信号６の反転レベルと内部クロ
ックφ24との論理積になる。クロック選択信号はローレ
ベルなので内部クロックφ13とクロックφS111、内部ク
ロックφ24とクロックφS212は等価となる。したがって
ユニット7,ユニット8,ユニット９には同じ内部クロック
が供給され、マイクロコンピュータは通常動作を行う。
選択信号６と内部クロックφ13との論理和に、クロック
φS212は、クロック選択信号６の反転レベルと内部クロ
ックφ24との論理積になる。クロック選択信号はローレ
ベルなので内部クロックφ13とクロックφS111、内部ク
ロックφ24とクロックφS212は等価となる。したがって
ユニット7,ユニット8,ユニット９には同じ内部クロック
が供給され、マイクロコンピュータは通常動作を行う。
サブクロックモードではクロック選択信号６はハイレ
ベルである。このときメインクロック１はハイレベルと
論理和がとられることになり、その出力は常にハイレベ
ルになる。一方サブクロック２はクロック選択信号の反
転レベル、つまりメインクロック１は無効となり、マイ
クロコンピュータの内部クロックφ13,内部クロックφ2
4はサブクロック２から生成される。
ベルである。このときメインクロック１はハイレベルと
論理和がとられることになり、その出力は常にハイレベ
ルになる。一方サブクロック２はクロック選択信号の反
転レベル、つまりメインクロック１は無効となり、マイ
クロコンピュータの内部クロックφ13,内部クロックφ2
4はサブクロック２から生成される。
ユニット７に供給されるクロックφS111は、クロック
選択信号６と内部クロックφ13との論理和に、クロック
φS212は、クロック選択信号６の反転レベルと内部クロ
ックφ24との論理積になる。クロック選択信号はハイレ
ベルなのでクロックφS111はハイレベル固定、クロック
φS212はローレベル固定となる。したがってユニット7,
ユニット８はクロックの供給が停止され、ユニット９の
み内部クロックが供給される。マイクロコンピュータ全
体ではユニット7,ユニット８は動作を停止し、ユニット
９のみ動作していることになる。
選択信号６と内部クロックφ13との論理和に、クロック
φS212は、クロック選択信号６の反転レベルと内部クロ
ックφ24との論理積になる。クロック選択信号はハイレ
ベルなのでクロックφS111はハイレベル固定、クロック
φS212はローレベル固定となる。したがってユニット7,
ユニット８はクロックの供給が停止され、ユニット９の
み内部クロックが供給される。マイクロコンピュータ全
体ではユニット7,ユニット８は動作を停止し、ユニット
９のみ動作していることになる。
以上説明したように本発明は、サブクロックモード時
には動作しなくてもよいユニットへのクロックの供給を
停止し、サブクロックモード時の消費電力を低減するこ
とができる。また同時に内部クロックのレベルを固定す
ることにより、マイクロコンピュータ内でダイナミック
ラッチを使用していてもそれが保持している電荷が抜け
るのを防ぐことができ、誤動作を防止することができ
る。
には動作しなくてもよいユニットへのクロックの供給を
停止し、サブクロックモード時の消費電力を低減するこ
とができる。また同時に内部クロックのレベルを固定す
ることにより、マイクロコンピュータ内でダイナミック
ラッチを使用していてもそれが保持している電荷が抜け
るのを防ぐことができ、誤動作を防止することができ
る。
第１図は本発明の第１の実施例を表わす図、第２図は本
発明の第２の実施例を表わす図、第３図は本発明におけ
るユニット制御回路の一例、第４図は内部クロック生成
回路の一例を表わす図、第５図は従来のマイクロコンピ
ュータを表わす図である。 １……メインクロック、２……サブクロック、３……内
部クロックφ１、４……内部クロックφ２、５……内部
クロック生成回路、６……クロック選択信号、７……ユ
ニット、８……ユニット、９……ユニット、10,13……
ユニット制御回路、11,14……内部クロックφS1、12,15
……内部クロックφS2。
発明の第２の実施例を表わす図、第３図は本発明におけ
るユニット制御回路の一例、第４図は内部クロック生成
回路の一例を表わす図、第５図は従来のマイクロコンピ
ュータを表わす図である。 １……メインクロック、２……サブクロック、３……内
部クロックφ１、４……内部クロックφ２、５……内部
クロック生成回路、６……クロック選択信号、７……ユ
ニット、８……ユニット、９……ユニット、10,13……
ユニット制御回路、11,14……内部クロックφS1、12,15
……内部クロックφS2。
Claims (1)
- 【請求項１】クロック選択信号の値に基づいて基準クロ
ックをメインクロックにするかサブクロックにするかを
選択し選択したクロックを前記基準クロックとして送出
する内部クロック生成回路と、送出された前記基準クロ
ックに同期して動作する複数のユニットを有するマイク
ロコンピュータにおいて、前記内部クロック生成回路と
前記ユニットとの間に、前記クロック選択信号がメイン
クロックを選択している時は前記基準クロックを供給し
前記クロック選択信号がサブクロックを選択している時
は前記基準クロックを停止する制御回路を設けたことを
特徴とするマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278270A JP2643579B2 (ja) | 1990-10-17 | 1990-10-17 | マイクロコンピュータ |
| EP19910117748 EP0481485A3 (en) | 1990-10-17 | 1991-10-17 | Microcomputer having logic circuit for prohibiting application of subclock to selected internal unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278270A JP2643579B2 (ja) | 1990-10-17 | 1990-10-17 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04153715A JPH04153715A (ja) | 1992-05-27 |
| JP2643579B2 true JP2643579B2 (ja) | 1997-08-20 |
Family
ID=17595008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278270A Expired - Lifetime JP2643579B2 (ja) | 1990-10-17 | 1990-10-17 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0481485A3 (ja) |
| JP (1) | JP2643579B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272479A (ja) * | 1995-03-31 | 1996-10-18 | Nkk Corp | 可変クロック発生装置 |
| US5680594A (en) * | 1995-05-24 | 1997-10-21 | Eastman Kodak Company | Asic bus interface having a master state machine and a plurality of synchronizing state machines for controlling subsystems operating at different clock frequencies |
| US5755387A (en) * | 1996-01-22 | 1998-05-26 | Hedrick; David R. | Spreader assembly |
| EP1361507A3 (en) * | 1996-05-13 | 2005-01-19 | Micron Technology, Inc. | Pseudo-random number generator with low power mode |
| DE19706496A1 (de) * | 1997-02-19 | 1998-08-27 | Siemens Ag | Taktversorgungssystem für ein Microcomputersystem |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925060B1 (ja) * | 1969-04-08 | 1974-06-27 | ||
| JPS61128312A (ja) * | 1984-11-28 | 1986-06-16 | Toshiba Corp | 演算処理装置 |
| JPS61285521A (ja) * | 1985-06-12 | 1986-12-16 | Hitachi Ltd | 低消費電力形コンピユ−タ装置 |
| JPS6219922A (ja) * | 1985-07-17 | 1987-01-28 | Canon Inc | 電子機器 |
| JPH01169522A (ja) * | 1987-12-24 | 1989-07-04 | Toshiba Corp | クロック制御回路 |
| US5025387A (en) * | 1988-09-06 | 1991-06-18 | Motorola, Inc. | Power saving arrangement for a clocked digital circuit |
| JPH0750420B2 (ja) * | 1988-09-06 | 1995-05-31 | モトローラ・インコーポレーテッド | デイジタル回路用電力制御装置 |
-
1990
- 1990-10-17 JP JP2278270A patent/JP2643579B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-17 EP EP19910117748 patent/EP0481485A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0481485A2 (en) | 1992-04-22 |
| JPH04153715A (ja) | 1992-05-27 |
| EP0481485A3 (en) | 1994-06-01 |
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