JPS6219922A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS6219922A JPS6219922A JP60158675A JP15867585A JPS6219922A JP S6219922 A JPS6219922 A JP S6219922A JP 60158675 A JP60158675 A JP 60158675A JP 15867585 A JP15867585 A JP 15867585A JP S6219922 A JPS6219922 A JP S6219922A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- power consumption
- clocks
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は電子機器、特に電子回路を含む電子機器に関す
る。
る。
従来より、電子機器の消費電力、特に待機時における消
費電力を低減させる為の方法として電源回路を特殊な構
成にする方法がある。即ち、待機雷Ｍネと士雷顔ふンに
分酋Ｉ、傅虚簡にｌ子士雷源系をＯＦＦしておく方法が
そうである。しかし、この方法では電源部が特殊なもの
となりコスト高にもつながる。また、装置によっては稼
動中ではあっても内部の回路では部分的に作動しない場
合、例えば装置の動作モードの違いにより１作動させる
回路が異なる場合がある。この様な非動作状態の回路の
消費電力を低減させるには、先の刃状では複雑になり過
ぎ実用的ではないという欠点があった。
費電力を低減させる為の方法として電源回路を特殊な構
成にする方法がある。即ち、待機雷Ｍネと士雷顔ふンに
分酋Ｉ、傅虚簡にｌ子士雷源系をＯＦＦしておく方法が
そうである。しかし、この方法では電源部が特殊なもの
となりコスト高にもつながる。また、装置によっては稼
動中ではあっても内部の回路では部分的に作動しない場
合、例えば装置の動作モードの違いにより１作動させる
回路が異なる場合がある。この様な非動作状態の回路の
消費電力を低減させるには、先の刃状では複雑になり過
ぎ実用的ではないという欠点があった。
本発明の目的は上述従来例の欠点を除去するとともに非
動作状態の回路の消費電力を低減することができる電子
機器を提供することにある。
動作状態の回路の消費電力を低減することができる電子
機器を提供することにある。
第１図に本発明の一実施例を示す。
実施例では第１の回路１０１．第２の回路１０２、第３
の回路１０３及びそれらを制御する制御回路１０４より
構成されている。１０１〜１０３の回路はそれぞれＣＭ
Ｏ３素子にて駆動クロックに同期して動作する同期回路
ａ成になっている。
の回路１０３及びそれらを制御する制御回路１０４より
構成されている。１０１〜１０３の回路はそれぞれＣＭ
Ｏ３素子にて駆動クロックに同期して動作する同期回路
ａ成になっている。
ｉｏｉはクロック発生器ＸＴＡＬＩ １０５Ｊ：り発
生するクロックをＡＮＤＯゲート１０６を介してカウン
タ回路１０７に入力する。第１の回路１０１では１つの
カウンタ回路のみを代表して図示しである。ここに於て
、第１の回路の動作が不用の時、ＣＰＵ１０８はＣＬＲ
Ｉを出力してＣＬＯＣＫＩの発生を停止させる。また１
０９ははクロック発生器ＸＴＡＬ２であり、ＸＴＡＬ２
より発生したクロックをＡＮＤゲート１１０を介して第
２の回路１０２に供給している。１０２はフリップフロ
ップにて構成されている。第２の回路ではフリップフロ
ップ１１１のみを代表して図示しである。ここに於て、
第２の回路１０２の動作が不用の場合ＣＰＵ１０８はＣ
ＬＲ２を出力して１１０のゲートを閉じＣＬＯＣＫ２の
供給を停止する。ＣＬＲ２はフリップフロップ１１１に
も入力されており、ＣＬＯＣＫ２停止時にはフリップ１
１１はクリアされる。
生するクロックをＡＮＤＯゲート１０６を介してカウン
タ回路１０７に入力する。第１の回路１０１では１つの
カウンタ回路のみを代表して図示しである。ここに於て
、第１の回路の動作が不用の時、ＣＰＵ１０８はＣＬＲ
Ｉを出力してＣＬＯＣＫＩの発生を停止させる。また１
０９ははクロック発生器ＸＴＡＬ２であり、ＸＴＡＬ２
より発生したクロックをＡＮＤゲート１１０を介して第
２の回路１０２に供給している。１０２はフリップフロ
ップにて構成されている。第２の回路ではフリップフロ
ップ１１１のみを代表して図示しである。ここに於て、
第２の回路１０２の動作が不用の場合ＣＰＵ１０８はＣ
ＬＲ２を出力して１１０のゲートを閉じＣＬＯＣＫ２の
供給を停止する。ＣＬＲ２はフリップフロップ１１１に
も入力されており、ＣＬＯＣＫ２停止時にはフリップ１
１１はクリアされる。
さらに１０３は第３の回路であり、シフトレジスタで構
成されている。第３の回路１０３では代表してシフトレ
ジスタ１１３のみを図示する。
成されている。第３の回路１０３では代表してシフトレ
ジスタ１１３のみを図示する。
ＡＮＤゲー）１１２はＣＬＯＣＫ２を受けている。ＡＮ
Ｄゲート１１２の出力クロックによってシフトレジスタ
１１３が駆動される。一方、第３の回路１０３の動作が
不用の場合ＣＰＵ１０８はＣＬＲ３を出力してＡＮＤゲ
ート１１２のゲートを閉じる。この為シフトレジスタ１
１３に入力されるクロックは停止する。
Ｄゲート１１２の出力クロックによってシフトレジスタ
１１３が駆動される。一方、第３の回路１０３の動作が
不用の場合ＣＰＵ１０８はＣＬＲ３を出力してＡＮＤゲ
ート１１２のゲートを閉じる。この為シフトレジスタ１
１３に入力されるクロックは停止する。
この様にＣＰＵ１０８の出力ＣＬＲＩ 、ＣＬＲ２ＣＬ
Ｒ３によって回路１０１．１０２，１０３の駆動クロッ
クの発生、クロックの供給、クロック、の受領が禁止可
ｆＥである。
Ｒ３によって回路１０１．１０２，１０３の駆動クロッ
クの発生、クロックの供給、クロック、の受領が禁止可
ｆＥである。
また回路１０１．１０２．１０３は前述の様にＣＭＯＳ
素子を用いて構成されている。特にＣＭＯＳ素子は原理
上、「Ｈ」レベル→ｒＬＪレベルまたは逆の変化時に瞬
間的に電力を消耗する。よってクロックによる同期動作
構成の回路に於ては、クロックによる駆動が行なわれて
いると常に電力を消費する状態にある。又、クロックが
高速になればなる程、電力を多量に消費する。この様な
性質を０ＭＯ５素子がもっている為に駆動するクロック
を停止させることにより回路の消費電力を大幅に低減で
きる。
素子を用いて構成されている。特にＣＭＯＳ素子は原理
上、「Ｈ」レベル→ｒＬＪレベルまたは逆の変化時に瞬
間的に電力を消耗する。よってクロックによる同期動作
構成の回路に於ては、クロックによる駆動が行なわれて
いると常に電力を消費する状態にある。又、クロックが
高速になればなる程、電力を多量に消費する。この様な
性質を０ＭＯ５素子がもっている為に駆動するクロック
を停止させることにより回路の消費電力を大幅に低減で
きる。
又、本実施例に示す様に、それぞれの回路毎に駆動クロ
ックの停止を簡単に行なうことが可イ克である為待機状
態にある回路を部分的にクロック停止して消費電力を低
減させることも簡単である。
ックの停止を簡単に行なうことが可イ克である為待機状
態にある回路を部分的にクロック停止して消費電力を低
減させることも簡単である。
さらに１回路をクリアさせる信号、例えば本例のＣＬＲ
２の様な信号にクロック停止の機能を兼ねさせることに
より制御信号の本数を減じ制御を簡潔にすることも可ｆ
莞である。
２の様な信号にクロック停止の機能を兼ねさせることに
より制御信号の本数を減じ制御を簡潔にすることも可ｆ
莞である。
本実施例ではクロックの停止をＡＮＤゲートを用いて行
なっているが、クロック発生器の発振を直接化める方法
や、スイッチ等によってクロックの供給を停止する方法
などが考えられる。
なっているが、クロック発生器の発振を直接化める方法
や、スイッチ等によってクロックの供給を停止する方法
などが考えられる。
又、従来の様に待機電源による方法と本発明による部分
的なりロック停止を組み合わせることによって、より効
果的に省電力装置が実現できることは明らかである。
的なりロック停止を組み合わせることによって、より効
果的に省電力装置が実現できることは明らかである。
又、本実施例では０ＭＯ３素子を用いた回路をとりあげ
ているが、０ＭＯ５素子を用いた回路に限るものではな
い。
ているが、０ＭＯ５素子を用いた回路に限るものではな
い。
以上説明した様に本発明によれば、簡単な回路構成にて
電子機器の各回路の消費電力を低減することができる。
電子機器の各回路の消費電力を低減することができる。
第１図は本発明の一実施例の基本構成を示した図である
。 １０１は第１の回路、１０２は第２の回路。 １０３は第３の回路、 １０４は制御回路、’１０５
、 ｌ ０９はクロック発生器、１０６゜１１０．１
１２はＡＮＤゲート、１０７はカウンタ、１０８はＣＰ
Ｕ、１１１はフリップフロップ、１１３は、シフトレジ
スタである。
。 １０１は第１の回路、１０２は第２の回路。 １０３は第３の回路、 １０４は制御回路、’１０５
、 ｌ ０９はクロック発生器、１０６゜１１０．１
１２はＡＮＤゲート、１０７はカウンタ、１０８はＣＰ
Ｕ、１１１はフリップフロップ、１１３は、シフトレジ
スタである。
Claims (1)
- 【特許請求の範囲】 クロックを発生するクロック発生器、 上記クロック発生器からのクロックによって駆動する電
子回路、 電子回路が待期状態の時には上記クロック発生器から上
記電子回路へのクロックの入力を停止する制御手段とを
有することを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158675A JPS6219922A (ja) | 1985-07-17 | 1985-07-17 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158675A JPS6219922A (ja) | 1985-07-17 | 1985-07-17 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219922A true JPS6219922A (ja) | 1987-01-28 |
Family
ID=15676908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158675A Pending JPS6219922A (ja) | 1985-07-17 | 1985-07-17 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219922A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455685A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Ind Co Ltd | Terminal equipment for ic card |
| JPH0497407A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | マイクロコンピュータ |
| JPH04123116A (ja) * | 1990-09-13 | 1992-04-23 | Nec Corp | データ処理のモード切替回路 |
| JPH04153715A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | マイクロコンピュータ |
| JPH04256004A (ja) * | 1991-02-08 | 1992-09-10 | Nec Corp | 半導体集積回路 |
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| JPH1020960A (ja) * | 1996-06-28 | 1998-01-23 | Nec Shizuoka Ltd | クロックパルス供給方式 |
-
1985
- 1985-07-17 JP JP60158675A patent/JPS6219922A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455685A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Ind Co Ltd | Terminal equipment for ic card |
| JPH0497407A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | マイクロコンピュータ |
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| JPH04123116A (ja) * | 1990-09-13 | 1992-04-23 | Nec Corp | データ処理のモード切替回路 |
| JPH04153715A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | マイクロコンピュータ |
| JPH04256004A (ja) * | 1991-02-08 | 1992-09-10 | Nec Corp | 半導体集積回路 |
| JPH1020960A (ja) * | 1996-06-28 | 1998-01-23 | Nec Shizuoka Ltd | クロックパルス供給方式 |
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