JPH07191779A - コンピュータシステム中の電力を節約するｎａｐｎｏｐ回路 - Google Patents

コンピュータシステム中の電力を節約するｎａｐｎｏｐ回路

Info

Publication number
JPH07191779A
JPH07191779A JP5300685A JP30068593A JPH07191779A JP H07191779 A JPH07191779 A JP H07191779A JP 5300685 A JP5300685 A JP 5300685A JP 30068593 A JP30068593 A JP 30068593A JP H07191779 A JPH07191779 A JP H07191779A
Authority
JP
Japan
Prior art keywords
clock pulse
output
input
delay circuit
microprocessor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5300685A
Other languages
English (en)
Inventor
John D Kenny
ジョン・ディー・ケニー
Min S Ma
ミン・シン・マ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PICOPOWER TECHNOL Inc
Picopower Tech Inc
Original Assignee
PICOPOWER TECHNOL Inc
Picopower Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PICOPOWER TECHNOL Inc, Picopower Tech Inc filed Critical PICOPOWER TECHNOL Inc
Publication of JPH07191779A publication Critical patent/JPH07191779A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30083—Power or thermal control instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Direct Current Feeding And Distribution (AREA)
  • Selective Calling Equipment (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は、システムの全体的な電力消費およ
び熱発生を減少させるためのＮＡＰＮＯＰ機能を生成
し、実行する回路を提供することを目的とする。 【構成】 クロックパルスのＮ倍の時間の可変長の期間
システムクロックパルスの出力を阻止する複数のフリッ
プフロップ40,50,60からなる遅延回路と、システムクロ
ックパルスが遅延回路からマイクロプロセッサベースシ
ステムに出力されることを阻止されるナップ期間を始め
る第１の信号を入力する遅延回路60に結合された手段70
と、遅延回路に結合されたクロック入力手段10と、クロ
ックパルス信号が遅延回路からマイクロプロセッサベー
スシステムに出力されることを可能にすることによって
ナップ期間を終端するために遅延回路に第２の信号を供
給する遅延回路に結合されたゲート手段20とを具備して
いることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は計算システムの分野、特
に使用される電気量を減少するか、或はバッテリィ動作
システムのバッテリィ寿命を延長することによってエネ
ルギ節約において改良されたマイクロプロセッサベース
のシステムに関する。本発明はまた高いシステムの信頼
性を提供し、気流、ファンまたはその他の冷却方法に対
する要求を軽減する消費エネルギの減少によって熱発生
を減少させるように機能する。
【０００２】
【従来の技術】本発明において、ＮＡＰとは、クロック
周波数は電力消費に比例しているため、クロックされる
か、或は全速でクロックされているシステム回路素子の
数を減少することによって電力節約が行われる短い待機
期間のことである。
【０００３】現在コンピュータシステムで一般に使用さ
れているＮＯＰ機能の名称は非動作機能から由来してい
る。この命令は、短時間の遅延を生成するために非動作
状態を実行させる。大部分のマイクロプロセッサベース
システムは、現在プロセッサ命令列において位置ホルダ
を生成するか、或は固定された長さの短い遅延を実行す
るようにのみ機能するあるタイプのＮＯＰ機能を提供す
る。典型的なマイクロプロセッサベースシステムにおい
て、システムへのクロックは完全に活動状態であり、シ
ステム電力はＮＯＰ機能中ピークレベルのままである。
【０００４】
【発明が解決しようとする課題】従来技術のシステムに
おいて、コンピュータまたはマイクロプロセッサベース
のシステムは典型的に１つの命令サイクルより長い遅延
を提供するために多数のＮＯＰまたはその他のタイプの
ダミー命令を実行しなければならなかった。このタイプ
の形態に関連した１つの共通した問題は、同じプログラ
ムが異なる実行速度を有するプロセッサ上でランされた
とき、それが大きい速度変化を受けることであった。
【０００５】ＮＯＰ機能に加えて、待機期間に影響する
ために一般に使用される別の方法は、適切な遅延による
中断をトリガーするためにシステムタイマーまたはクロ
ック機能をプログラムすることである。しかしながら、
これは実質的にさらに複雑であり、付加的なシステムリ
ソースを要求し、ピーク電力が不必要に使用されること
がさらに必要である。
【０００６】典型的に、一般的な使用においてまたは特
に何もしないように意図された動作の実行中システムに
おいて消費される電力は、以前システムの電力消費がほ
とんど或は全く考慮されていなかったため問題ではなか
った。バッテリィ動作されるマイクロプロセッサベース
システム中の延長されたバッテリィ寿命および環境およ
び経済的な関係によって部分的に支援されるＡＣ給電さ
れるマイクロプロセッサベースシステムにおけるエネル
ギ節約が所望され、マイクロプロセッサベースシステム
における熱発生を減少することが必要とされることによ
って、本発明による回路は通常のシステムの上記の欠点
を克服する。
【０００７】したがって、本発明の１つの目的はシステ
ムの全体的な電力消費および熱発生を減少するためにシ
ステムまたはシステムの一部分に対するクロック信号の
出力を減速するか、或は遅延するために使用されるＮＡ
ＰＮＯＰ機能を生成し、実行する新しい回路を提供する
ことである。ＮＡＰＮＯＰはまたＮＯＰが歴史的に実行
しているのと同じであるが、期間がさらにフレキシブル
で正確である待機期間を生成する。ＮＡＰＮＯＰは、特
定の中断、ソフトウェア命令またはコードシーケンスの
ようなシステム状態の検出時にソフトウェア命令または
ハードウェアのいずれによってトリガーされることがで
きる。各トリガーはＮＡＰ期間、すなわち電力節約がシ
ステムの全てまたは一部分に対してクロック速度を低下
するか、或は遅延することによって行われる待機期間を
生成する。
【０００８】このＮＡＰＮＯＰ機能は、システム特性を
犠牲にせずに電力節約を行うためにシステムまたはシス
テムのある部分が有効な活動に関連しないことが決定さ
れた時、常にソフトウェアまたはハードウェア形態で使
用されるか、或はトリガーされることができる。
【０００９】ＮＡＰＮＯＰはまたシステムが有効な活動
に関与したとき、クロック信号を低下させるために使用
されることができ、したがって電力を節約し、熱発生を
減少するが、一方において特性を劣化する。このような
ＮＡＰＮＯＰの使用は、例えば期間延長のためにバッテ
リィ再充電が不可能である場合にバッテリィ寿命を延長
するために、エネルギ節約が特性より重要であると考え
られた場合に妥当である。すなわち、このようなＮＡＰ
ＮＯＰの使用は、特性損失とエネルギまたは熱節約との
間の妥協が妥当とみなされた場合に有効とされる。例え
ば、特性における10％の損失は10倍のバッテリィ寿命の
増加を得ることを許容できる。
【００１０】ＮＡＰＮＯＰはシステム電力消費の減少が
バッテリィで動作されるマイクロプロセッサベースシス
テム中のバッテリィ寿命を延長するか、或はＡＣ給電マ
イクロプロセッサベースシステムにおける電力消費を減
少することを可能にし、その結果エネルギ費用を節約
し、環境に対するエネルギ発生および放出の悪影響を減
少する。
【００１１】ＮＡＰＮＯＰ機能の別の効果は、マイクロ
プロセッサベースシステムによって発生させられた熱を
減少することである。マイクロプロセッサおよびそれら
を囲むシステムは多数の回路を含み、高い周波数で動作
するので、熱発生はさらに問題になる。消費されるエネ
ルギを減少することによって、熱発生は減少される。熱
の効果はシステム電子回路に対して有害である可能性が
高いため、熱発生の減少は信頼性を高めることができ
る。さらに、熱の減少によりファンまたは熱シンクのよ
うな冷却装置が除去されることが可能であり、気体流ま
たは液体流を冷却する要求が軽減または除去され、或は
過度の加熱状態でフィードバックを行うために使用され
る熱測定装置が取除かれる。
【００１２】
【課題を解決するための手段】上記およびその他の目的
を達成するために、本発明はシステムクロックパルスの
出るを抑制するか、或は速度を低下するＮＡＰＮＯＰ回
路を含む。この回路は、Ｎが正の整数であるＮ個のクロ
ックの倍数のパルスに等しい可変長の時間中システムク
ロックパルスの出力を阻止する遅延回路を含んでいる。
ＮＡＰＮＯＰ回路は、システムクロックパルスが遅延回
路から出力されることが阻止されるナップ期間を開始す
るＳＴＡＲＴＮＡＰ信号を入力する入力素子を有する。
ＮＡＰＮＯＰ回路はまたコンピュータシステムの動作を
制御する遅延回路に複数のクロックパルスを入力として
供給するクロック入力装置、およびナップ期間を終端
し、クロックパルスがコンピュータシステムに出力され
ることを可能にするゲート素子を含む。
【００１３】好ましい実施例において、ＮＡＰＮＯＰ回
路は複数の直列接続されたフリップフロップを含み、そ
れぞれ１クロックパルスだけクロック信号の出力を遅延
する。したがって、コンピュータシステムに対するクロ
ック信号の出力を遅延する時間の期間は、使用された直
列接続されたフリップフロップの数に基づいて任意の所
望の値に設定されることができる。ＳＴＡＲＴＮＡＰ信
号は、直列接続の最後のフリップフロップの出力が抑制
される遅延期間の開始をトリガーするために使用され
る。付加的なゲート素子は、例えばナップ中に中断また
はその他の活動入力命令が発生された場合にナップ期間
を直ぐに終了するために設けられている。一例として、
キーボード入力はこのような中断を生じさせることがで
きる。
【００１４】本発明によるＮＡＰＮＯＰ機能は、ナップ
期間中に電力の節約を行う。それはまた遅延期間のより
正確なタイミングを可能にし、遅延期間のトリガーまた
は終了をさらにフレキシブルにする。ＮＡＰＮＯＰはま
た電力消費を減少し、バッテリィ動作されるコンピュー
タシステム中のバッテリィ寿命を延長するのに効果的で
ある。それはさらにデスクトップシステムによって消費
されるエネルギを減少するようにＡＣ給電コンピュータ
システムにおける電力消費を減少するのに効果的であ
る。バッテリィおよびＡＣ給電の両システムにおいて、
システムの熱発生はまた消費された電力の減少の結果減
少される。これはシステムの信頼性を高め、必要とされ
る冷却の量を減少させる。これは、冷却用の空気流の量
がそれ程重要ではないためさらにコンパクトなコンピュ
ータ収容部を提供する。また、本発明によるＮＡＰＮＯ
Ｐ回路はその電力節約を達成するためにシステム特性を
低下させる可能性はあるが、しかし低下させるとは限ら
ない。
【００１５】
【実施例】本発明およびその多数の利点は、以下の詳細
な説明および添付図面を参照することによって容易に完
全に理解されるであろう。
【００１６】図１を参照すると、本発明によるＮＡＰＮ
ＯＰ回路の１実施例が示されている。図１に示されたＮ
ＡＰＮＯＰ回路は短時間の遅延機能を実行し、一方同時
に電力を節約する方法を提供する。本発明によるＮＡＰ
ＮＯＰ回路は、例えばソフトウェア命令によってトリガ
ーされるいくつかの実時間遅延選択を提供することによ
って動作する。これらの遅延選択は典型的にナノ秒から
数百ミリ秒のどこかに存在することができる。さらに、
この回路は内部的にプロセッサ自身内または外部的にあ
るタイプのシステム制御装置内のいずれかにおいて実行
されることができる。ナップ期間は、有効な活動が実行
されないことを示すか、或いは特性における損失が合理
的に保証されることを示すシステム活動命令によってト
リガーされることが可能である。さらに、ナップ期間は
ソフトウェアＮＡＰＮＯＰ命令によってトリガーされる
ことができる。ＮＡＰＮＯＰは、固定された時間遅延を
発生させるために実行されるか、または利用者時間遅延
を提供するために実行されるか、或いは利用者の選択可
能な時間遅延を与えるように実行されることができる。
この実施例のような後者の場合、時間遅延を選択する命
令はＮＡＰＮＯＰ命令に先行する。すなわち、回路はプ
ログラム可能な形態においてシステム状態に適切な待機
期間を選択させるように構成されることができる。この
待機期間中、システムクロックはクロックの位相ロック
ループ出力においてマイクロプロセッサ内で停止される
か、或いはマイクロプロセッサのクロックが外部的に停
止されることができる。
【００１７】トリガーされた遅延中、システムクロック
はクロックの位相ロックループ（ＰＬＬ）出力において
マイクロプロセッサ内で停止される。同様に、別のシス
テムクロック、別の装置またはシステム回路の別の部分
は、付加的な電力節約のためにこの遅延中電力を低下さ
れることができる。ＮＡＰＮＯＰ回路の特徴は、任意の
タイプのシステム中断または活動時に直ぐに遅延期間を
出力または終端する能力にある。ＮＡＰＮＯＰを終了す
ることができるシステム中断または活動の例は標準的な
システム中断およびシステム管理中断（ＳＭＩ）または
マスク不可能な中断（ＮＭＩ）のような任意の特別な目
的の中断を含む。これは、任意の重要なシステム活動へ
の応答時に遅延がないことを保証する。異なる状況にお
いて、いくつかの選択を行うことが有効である。本発明
のＮＡＰＮＯＰ回路は、例えば中断時に出力するか、実
行されるまで出力しないか、或いはその割当て時間をま
だ越えていない場合は中断中に出力するか、または中断
後に再開することができる。
【００１８】本発明によるＮＡＰＮＯＰ回路の適用の一
例は、利用者インターフェイスプログラムにおける使用
である。例えば、プログラムはビデオスクリーンに情報
を書込み、その後次の情報の書込みに進む前に、ある時
間期間待機することを要求され、一方利用者はスクリー
ンを読取るか、或いはキーボードまたはその他のインタ
ーフェイス装置からの入力を待機する。同様に、プログ
ラムが種々の時間の期間待機することを必要とする多数
の別の状況が存在している。
【００１９】別の例は、ハードディスク読取り中であ
る。プログラムは最初にディスクからデータを要求し、
その後適切なデータを配置し、応答するためにディスク
制御装置を待機し、これには数ミリ秒要する。この時間
中、システム電力を節約するためにコンピュータシステ
ムの種々の素子へのシステムクロックの出力を阻止する
ことが望ましい。ＮＡＰＮＯＰ機能は、このタイプの遅
延機能に対して非常に便利に使用されることができる。
それは標準的なＮＯＰよりかなり長いことが可能なプロ
グラム可能な遅延が可能であり、また多数のＮＡＰＮＯ
Ｐは一緒に配列できるため、任意の所望の遅延時間期間
が生成されることができる。ＮＡＰＮＯＰ回路は、タイ
ミング遅延を提供する時に通常のＮＯＰループより便利
でフレキシブルである。通常のＮＯＰループは、時間を
費やすことだけが目的である多数のダミー命令を有す
る。
【００２０】図１に示されたＮＡＰＮＯＰ回路は、異な
る周波数のクロックを有する複数の入力を有するマルチ
プレクサ10を含んでいる。例えば、ＮＡＰＮＯＰの遅延
期間を設定するために使用される４つのクロック周波数
のいずれか１つを選択するために２ビットのＮＡＰＳＥ
Ｌ信号が使用される。ＮＡＰＳＥＬ0 およびＮＡＰＳＥ
Ｌ1 は典型的にプログラム可能なレジスタビットの出力
から駆動される。ＮＡＰＳＥＬ0 およびＮＡＰＳＥＬ1
は、例えば8 、128 、2000、または32,000ヘルツのクロ
ック信号を選択することができるマルチプレクサのゲー
ト信号として供給される。その後、選択されたクロック
は、オアゲート30へのＢ入力として機能する。入力が低
い、すなわち“０”である場合、Ｂ信号すなわちクロッ
ク信号は一連の３つのフリップフロップ40、50および60
への入力として送られる。オアゲート30の出力上のイン
バータおよび３つのフリップフロップへの各クロック入
力におけるインバータは互いに消去することに留意しな
ければならない。他方において、Ａ信号が高い、すなわ
ち“１”である場合、定数“１”は３つの各フリップフ
ロップへの入力として送られ、クロック動作が本質的に
停止される。フリップフロップ40へのデータ入力は常に
高く、または“１”にプルされる。フリップフロップ40
およびフリップフロップ50の出力は、フリップフロップ
50およびフリップフロップ60への入力としてそれぞれ使
用される。その後、フリップフロップ60の出力はオアゲ
ート30へのＡ入力として機能する。この構成において、
４つの入力信号の任意の１つは３つのフリップフロップ
を全て設定するように機能する。この場合の４つの信号
はＩＮＴＲ（中断）、ＡＣＴＩＶＩＴＹＡ、ＡＣＴＩＶ
ＩＴＹＢまたはリセット信号である。ＡＣＴＩＶＩＴＹ
ＡおよびＡＣＴＩＶＩＴＹＢは、１組の複雑な関数また
は入力状態から導出されたシステム中の任意の活動であ
ることができる。４つの状態は全てオアゲート30でゲー
ト制御され、活動的または高い信号の任意の１つがこの
設定状態を満足させる。オアゲート20の出力におけるイ
ンバータおよび“Ｓ”端子またはフリップフロップへの
設定入力におけるインバータは、互いに消去するように
機能することに留意しなければならない。
【００２１】ＳＴＡＲＴＮＡＰ信号は、３つのフリップ
フロップ40、50および60をリセットするために使用され
る。ＳＴＡＲＴＮＡＰ信号は、ＮＡＰＮＯＰとの置換に
適したソフトウェア命令のストリングであるソフトウェ
アＮＡＰＮＯＰ命令に応答して、或いは有効なシステム
活動の欠如の検出を含むシステム活動に応答してナップ
期間を開始することができる。任意の数のシステム活動
は、システム適用、構成または状態に応じてナップ期間
をトリガーするために使用されることができる。したが
って、ＳＴＡＲＴＮＡＰ信号はフリップフロップ60の出
力すなわちＱ3がオアゲート30の入力すなわち信号Ａに
等しいためナップ期間を開始する。ＳＴＡＲＴＮＡＰの
リセット動作によって低くプルされた信号Ａにより、入
力Ｂのクロック動作はフリップフロップ40へのクロック
入力である。ＳＴＡＲＴＮＡＰ信号はインバータ素子70
によって反転され、フリップフロップのリセット端子上
のインバータを消去するように機能する。ＳＬＯＷＯＲ
ＳＴＯＰＣＬＫ信号はＱ3（または信号Ａ）の反転であ
り、ＳＴＡＲＴＮＡＰ信号の高い状態により高くなる。
フリップフロップ40への入力は常に高くプルされ、した
がってクロック信号がマルチプレクサ10によって選択さ
れたことを想定し、フリップフロップ40の出力Ｑ1 はク
ロック入力Ｂの第１の上昇エッジで高くなる。フリップ
フロップ50への入力Ｄ2 への入力信号はＱ1 に等しい。
フリップフロップ50への高い入力Ｄ2により、出力Ｑ2
はクロック信号入力Ｂの次の上昇エッジで高くなる。こ
の出力Ｑ2 はフリップフロップ60の入力Ｄ3 に等しい。
フリップフロップ60への高い入力Ｄ3 により、出力Ｑ3
はクロックの次の上昇エッジで高くプルされる。ＳＬＯ
ＷＯＲＳＴＯＰＣＬＫ信号は出力Ｑ3 の反転である。そ
れは低くプルされ、したがってナップを終了する。中断
またはオアゲート20から設定状態をトリガーする活動な
しに、ナップは３つのクロック期間の倍数である。しか
しながら、ナップ期間は１つ以上の直列接続されたフリ
ップフロップを付加または削除するだけで任意の所望ク
ロックパルス数に設定されることができることに留意し
なければならない。オアゲート20に入力された４つの設
定状態のいくつか、すなわちＩＮＴＲ、ＡＣＴＩＶＩＴ
ＹＡ、ＡＣＴＩＶＩＴＹＢまたはリセットが活動的であ
る場合、フリップフロップ出力Ｑ1 、Ｑ2 およびＱ3 は
全て高くプルされる。これは、“１”または高い状態に
信号Ａを設定し、信号Ｂを遮断することによってクロッ
ク動作を停止する。高い出力Ｑ3 により、ＳＬＯＷＯＲ
ＳＴＯＰＣＬＫ信号は低く、したがってナップを与えな
い。したがって、ナップはある中断または活動信号のた
めに直ちに阻止されるか、または終了されることができ
る。
【００２２】複数の異なるクロックパルス周波数の１つ
を選択するためにマルチプレクサ10を使用することによ
って、本発明は異なる入力周波数のクロックパルスを選
択することによりナップ期間の長さをさらに変化させる
ことが可能である。このように、本発明はクロック信号
の出力を遅延する２つの方法を提供する、すなわち縦続
接続されたフリップフロップをもっと付加するか、或は
低い周波数を有するクロックパルス信号を選択する。ま
た、ナップの長さはナップを直ちに終了する１つ以上の
活動または別の中断信号の動作によって任意の時点で変
化されることができる。
【００２３】以下、図１の種々の素子の入力および出力
に関して図２に示されたタイミングシーケンスを説明す
る。示されているように、クロック信号Ｂは入力信号Ｎ
ＡＰＳＥＬ0 およびＮＡＰＳＥＬ1 によってマルチプレ
クサ10から選択される。このクロック信号Ｂは、各フリ
ップフロップの入力40，50，60に出力され、フリップフ
ロップ60の出力Ｑ3 は“１”であり、したがって入力信
号Ａもまた“１”である。図２から認められるように、
ＳＴＡＲＴＮＡＰ信号が高くなったとき、フリップフロ
ップ40の出力Ｑ1 はＳＴＡＲＴＮＡＰ信号がフリップフ
ロップ60をリセットするため低くなり、それによって出
力Ｑ3 がゼロとなり、ＳＬＯＷＯＲＳＴＯＰＣＬＫ信号
が高くなり、したがってナップを開始する。図２から認
められるように、フリップフロップ50および60の出力Ｑ
2 およびＱ3 はまたナップの始め、すなわちＳＴＡＲＴ
ＮＡＰが高くなる点でそれぞれ低くなる。しかしなが
ら、次のクロックサイクルの開始時には出力Ｑ1 は再度
高くなるが、しかし次の２つのフリップフロップの出力
Ｑ2 およびＱ3 は、それらが再び高くなる前にそれぞれ
１つおよび２つの付加的なクロックパルスを待機しなけ
れならない。第３のフリップフロップ60が最後に再び高
くなったとき、ＳＬＯＷＯＲＳＴＯＰＣＬＫ信号は低い
状態に戻り、クロックはコンピュータシステムに再度出
力される。したがって、遅延期間すなわちナップ期間
は、３つの連続したフリップフロップ40、50および60に
対応した３つの連続したクロックパルスの値に等しい。
しかしながら、多数の付加的なフリップフロップは、こ
の遅延期間をさらに延長するために同様に接続される
か、或は少数のフリップフロップは遅延期間を減少する
ために使用されることができる。複数の異なるクロック
周波数の１つを選択することによって、遅延期間はさら
に変化されることができる。
【００２４】ナップ期間の任意の時点で信号Ｙ1 を駆動
するような適切なタイプの活動が発生した場合、これは
信号“ＳＬＯＷＯＲＳＴＯＰＣＬＫ”を強制的に低くす
ることによって直ちにナップを終了し、一方同時にそれ
らのＱ出力が高いアイドル状態に全てのフリップフロッ
プを強制的に戻す。
【００２５】上記の技術を考慮すると、本発明の種々の
修正および変更が可能なことは明らかである。したがっ
て、本発明は添付された特許請求の範囲の技術的範囲内
において特にここに記載されたもの以外の形態でも実施
されることができることが理解されるであろう。
【図面の簡単な説明】
【図１】本発明によるＮＡＰＮＯＰ回路の１実施例の概
略図。
【図２】図１に示されたＮＡＰＮＯＰ回路の種々の素子
の高／低状態のトリガーに対するタイミングシーケンス
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン・シン・マ アメリカ合衆国、カリフォルニア州 94086、サニーベール、ベルフラワー・ア ベニュー・ナンバー４ 680

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 クロックパルスがマイクロプロセッサベ
    ースシステムに出力されることを阻止される時間量を示
    すソフトウェア制御信号を受ける手段と、 前記時間中前記クロックパルスを阻止する手段と、 前記マイクロプロセッサベースシステムの少なくとも一
    部分の電力低下のための抑制信号を供給する手段とを具
    備していることを特徴とするクロックパルスがマイクロ
    プロセッサベースシステムに出力することを阻止する回
    路。
  2. 【請求項２】 Ｎを予め定められた正の整数としてクロ
    ックパルスのＮ倍に等しい時間の可変長の期間前記シス
    テムクロックパルスの出力を阻止する遅延回路と、 前記システムクロックパルスが前記遅延回路から前記マ
    イクロプロセッサベースシステムに出力されることを阻
    止されるナップ期間を始める第１の信号を入力する前記
    遅延回路に結合された手段と、 前記マイクロプロセッサベースシステムの動作を制御す
    るように機能する前記遅延回路への入力としてクロック
    パルス信号を供給する前記遅延回路に結合されたクロッ
    ク入力手段と、 前記クロックパルス信号が前記遅延回路から前記マイク
    ロプロセッサベースシステムに出力されることを可能に
    することによって前記ナップ期間を終端するために前記
    遅延回路に第２の信号を供給する前記遅延回路に結合さ
    れたゲート手段とを具備していることを特徴とする特定
    されたトリガー状態によって開始される特定された時間
    中マイクロプロセッサベースシステムへのクロックパル
    スの出力の速度を低下するか、或は出力を阻止する回
    路。
  3. 【請求項３】 前記クロック入力手段は、 複数の同期クロックパルスをそれぞれ含む複数の異なる
    周波数のクロックパルス信号の１つを選択する手段を具
    備している請求項２記載の回路。
  4. 【請求項４】 前記複数の異なる周波数のクロックパル
    ス信号の１つを選択する手段は、マルチプレクサを具備
    している請求項３記載の回路。
  5. 【請求項５】 前記マルチプレクサは前記複数のクロッ
    クパルス信号を受信する複数の第１の入力部と、前記遅
    延回路に出力されるクロックパルス信号の周波数を決定
    する少なくとも１つの第２の入力部とを具備している請
    求項４記載の回路。
  6. 【請求項６】 前記遅延回路は、複数の直列接続された
    フリップフロップ素子を具備している請求項３記載の回
    路。
  7. 【請求項７】 前記複数のフリップフロップ素子は個数
    がＮに等しい請求項６記載の回路。
  8. 【請求項８】 ｎ番目のフリップフロップ素子の出力は
    前記Ｎ個の直列接続されたフリップフロップ素子の第１
    のフリップフロップ素子への前記選択されたクロックパ
    ルス信号の入力を制御するために前記遅延回路に入力と
    して供給される請求項７記載の回路。
  9. 【請求項９】 さらに、選択されたクロックパルス信号
    を第１の入力として受信し、ｎ番目のフリップフロップ
    素子の出力を第２の入力として受信するゲート回路を具
    備している請求項８記載の回路。
  10. 【請求項１０】 前記選択されたクロックパルス信号
    は、前記ｎ番目のフリップフロップ素子の出力が高くな
    ったときに遅延回路から出力される請求項９記載の回
    路。
  11. 【請求項１１】 予め定められた周波数のクロックパル
    ス信号を遅延回路に入力として供給し、 Ｎを予め定められた正の整数としてクロックパルスのＮ
    倍に等しい時間の可変長の期間中前記クロックパルス信
    号が前記マイクロプロセッサベースシステムに出力され
    ることを阻止し、 前記遅延回路に外部信号を供給した時に前記クロックパ
    ルス信号が前記マイクロプロセッサベースシステムに出
    力されることを阻止するステップを終了するステップを
    含んでいるマイクロプロセッサベースシステムに出力さ
    れるクロックパルス信号を遅延する方法。
  12. 【請求項１２】 予め定められた周波数の前記クロック
    パルス信号を入力として前記遅延回路に供給する前記ス
    テップは、 前記遅延回路への入力として複数の異なる周波数のクロ
    ックパルス信号の１つを選択する請求項１１記載の方
    法。
  13. 【請求項１３】 予め定められた周波数のクロックパル
    ス信号を入力として前記遅延回路に供給する前記ステッ
    プにおいて、 前記遅延回路に入力されるクロックパルス信号を決定す
    る少なくとも１つの付加的な入力信号を受信するマルチ
    プレクサに複数の異なる周波数のクロックパルス信号を
    入力する請求項１２記載の方法。
  14. 【請求項１４】 前記クロックパルス信号が前記マイク
    ロプロセッサベースシステムに出力されることを阻止す
    る前記ステップにおいて、 クロックパルス信号が前記マイクロプロセッサベースシ
    ステムに出力されることを阻止する前記遅延回路の第１
    の回路素子に第２の外部信号を入力する請求項１１記載
    の方法。
  15. 【請求項１５】 前記クロックパルス信号が前記マイク
    ロプロセッサベースシステムに出力されることを阻止す
    る前記ステップはさらに、 前記マイクロプロセッサベースシステムへのクロックパ
    ルスの出力を阻止する状態に前記遅延回路の出力信号を
    維持する請求項１１記載の方法。
  16. 【請求項１６】 前記マイクロプロセッサベースシステ
    ムへのクロックパルスの出力を阻止する状態に前記遅延
    回路の出力信号を維持する前記ステップにおいて、 前記クロックパルスが前記マイクロプロセッサベースシ
    ステムに出力されることを阻止する状態に前記遅延回路
    に含まれるＮ個のフリップフロップ素子のｎ番目のフリ
    ップフロップ素子の出力を維持する請求項１５記載の方
    法。
  17. 【請求項１７】 前記クロックパルス信号の第１のクロ
    ックパルス中前記遅延回路の第１のフリップフロップ素
    子の入力部に第１の高い信号を供給し、前記クロックパ
    ルス信号の第２のクロックパルス中前記遅延回路の第２
    のフリップフロップ素子の入力部に第２の高い信号を供
    給し、前記遅延回路の第３のフリップフロップ素子の入
    力部に第３の高い信号を供給し、それによって前記クロ
    ックパルス信号を前記遅延回路から前記マイクロプロセ
    ッサベースシステムに出力させるステップを含む請求項
    １６記載の方法。
  18. 【請求項１８】 異なる周波数を有する複数のクロック
    パルス信号の１つを入力端子に供給するクロック入力手
    段と、 マイクロプロセッサベースシステムへのクロックパルス
    信号の出力の遅延の長さに関する予め定められた情報に
    基づいて前記複数のクロックパルス信号の１つを選択す
    る前記クロック入力手段に結合された手段と、 前記マイクロプロセッサベースシステムに前記複数のク
    ロックパルス信号の前記選択された１つを出力する手段
    である前記クロック入力に結合された出力手段とを具備
    していることを特徴とするマイクロプロセッサベースシ
    ステムに出力されるクロックパルス信号の遅延回路。
  19. 【請求項１９】 前記クロック入力手段はマルチプレク
    サを具備している請求項１８記載の回路。
  20. 【請求項２０】 前記複数のクロックパルス信号の１つ
    を選択する手段は前記クロック入力手段に入力される少
    なくとも１つの外部信号を含んでいる請求項１８記載の
    回路。
  21. 【請求項２１】 前記出力手段は少なくとも１つのフリ
    ップフロップ素子を含んでいる請求項１８記載の回路。
  22. 【請求項２２】 異なる周波数を有する複数のクロック
    パルス信号の１つを入力端子に供給し、 マイクロプロセッサベースシステムへのクロックパルス
    信号の出力の遅延の長さに関する予め定められた情報に
    基づいて前記複数のクロックパルス信号の１つを選択
    し、 前記複数のクロックパルス信号の前記選択された１つを
    前記マイクロプロセッサベースシステムに出力するステ
    ップを含んでいることを特徴とするマイクロプロセッサ
    ベースシステムに出力されるクロックパルス信号の遅延
    方法。
  23. 【請求項２３】 前記複数のクロックパルス信号の１つ
    を選択するステップは、 マルチプレクサに外部信号を入力する請求項２２記載の
    方法。
  24. 【請求項２４】 前記複数のクロックパルス信号の前記
    選択された１つを出力するステップはフリップフロップ
    素子から前記マイクロプロセッサベースシステムに前記
    選択されたクロックパルス信号を出力する請求項２２記
    載の方法。
JP5300685A 1993-11-15 1993-11-30 コンピュータシステム中の電力を節約するｎａｐｎｏｐ回路 Pending JPH07191779A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/151,876 US5546037A (en) 1993-11-15 1993-11-15 NAPNOP circuit for conserving power in computer systems
US151876 1993-11-15

Publications (1)

Publication Number Publication Date
JPH07191779A true JPH07191779A (ja) 1995-07-28

Family

ID=22540616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5300685A Pending JPH07191779A (ja) 1993-11-15 1993-11-30 コンピュータシステム中の電力を節約するｎａｐｎｏｐ回路

Country Status (7)

Country Link
US (1) US5546037A (ja)
EP (1) EP0655673B1 (ja)
JP (1) JPH07191779A (ja)
KR (1) KR950015034A (ja)
AT (1) ATE189067T1 (ja)
CA (1) CA2110068A1 (ja)
DE (1) DE69327658T2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5983356A (en) * 1996-06-18 1999-11-09 National Semiconductor Corporation Power conservation method and apparatus activated by detecting shadowed interrupt signals indicative of system inactivity and excluding prefetched signals
US5983355A (en) * 1996-05-20 1999-11-09 National Semiconductor Corporation Power conservation method and apparatus activated by detecting specific fixed interrupt signals indicative of system inactivity and excluding prefetched signals
US5954819A (en) * 1996-05-17 1999-09-21 National Semiconductor Corporation Power conservation method and apparatus activated by detecting programmable signals indicative of system inactivity and excluding prefetched signals
US6057711A (en) * 1996-12-10 2000-05-02 Vlsi Technology, Inc. Circuit arrangement and method for asynchronous control of logic circuits
US6029006A (en) * 1996-12-23 2000-02-22 Motorola, Inc. Data processor with circuit for regulating instruction throughput while powered and method of operation
US5958044A (en) * 1997-01-24 1999-09-28 Texas Instruments Incorporated Multicycle NOP
JP2000330785A (ja) * 1999-05-18 2000-11-30 Sharp Corp 実時間プロセッサおよび命令実行方法
US6671795B1 (en) * 2000-01-21 2003-12-30 Intel Corporation Method and apparatus for pausing execution in a processor or the like
US6668331B1 (en) * 2000-03-24 2003-12-23 Advantest Corp. Apparatus and method for successively generating an event to establish a total delay time that is greater than can be expressed by specified data bits in an event memory
US7363474B2 (en) 2001-12-31 2008-04-22 Intel Corporation Method and apparatus for suspending execution of a thread until a specified memory access occurs
US7127561B2 (en) 2001-12-31 2006-10-24 Intel Corporation Coherency techniques for suspending execution of a thread until a specified memory access occurs
EP1600845A1 (en) * 2004-05-28 2005-11-30 STMicroelectronics Limited Processor with power saving circuitry
US8253748B1 (en) 2005-11-29 2012-08-28 Nvidia Corporation Shader performance registers
US7809928B1 (en) * 2005-11-29 2010-10-05 Nvidia Corporation Generating event signals for performance register control using non-operative instructions

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3768026A (en) * 1972-03-09 1973-10-23 Bell Telephone Labor Inc Retriggerable one-shot multivibrator
US5045715A (en) * 1990-03-19 1991-09-03 Apple Computer, Inc. Circuit for generating stretched clock phases on a cycle by cycle basis
US5172453A (en) * 1990-05-18 1992-12-22 Murata Kikai Kabushiki Kaisha Sliver can
GB2246455A (en) * 1990-07-23 1992-01-29 Philips Electronic Associated Altering the rate at which digital circuitry operates
JPH0776894B2 (ja) * 1991-02-25 1995-08-16 インターナショナル・ビジネス・マシーンズ・コーポレイション プロセッサ用クロック信号の制御方法及び情報処理システム
US5369311A (en) * 1992-03-06 1994-11-29 Intel Corporation Clock generator control circuit
US5452401A (en) * 1992-03-31 1995-09-19 Seiko Epson Corporation Selective power-down for high performance CPU/system
US5313108A (en) * 1992-04-17 1994-05-17 Picopower Technology, Inc. Circuit for generating a stretched clock signal by one period or one-half period
US5422585A (en) * 1993-09-24 1995-06-06 Fan Chiangi; Yung F. Apparatus for generating an output signal of a desired pulse width

Also Published As

Publication number Publication date
ATE189067T1 (de) 2000-02-15
US5546037A (en) 1996-08-13
EP0655673A1 (en) 1995-05-31
DE69327658T2 (de) 2000-09-14
KR950015034A (ko) 1995-06-16
EP0655673B1 (en) 2000-01-19
CA2110068A1 (en) 1995-05-16
DE69327658D1 (de) 2000-02-24

Similar Documents

Publication Publication Date Title
KR100227297B1 (ko) 컴퓨터용 실시간 전력 보존 방법 및 장치
US5222239A (en) Process and apparatus for reducing power usage microprocessor devices operating from stored energy sources
US5848281A (en) Method and apparatus for powder management in a multifunction controller with an embedded microprocessor
US5623647A (en) Application specific clock throttling
KR100831490B1 (ko) 성능이 효과적인 전력 조절을 위한 방법 빛 장치
JPH07191779A (ja) コンピュータシステム中の電力を節約するｎａｐｎｏｐ回路
US20070061603A1 (en) Method and apparatus for selectively increasing the operating speed of an electronic circuit
JPH0720968A (ja) 電圧と周波数を動的に変更することによってコンピュータの消費電力を減少させる方法
JPH08278827A (ja) クロック制御装置
JPH10161767A (ja) 小電力状態に出入するときにデータ処理システム内のクロックを自動的に順序付ける装置およびその方法
JP3742364B2 (ja) クロック周波数の制御方法および電子機器
JPH11312026A (ja) クロック信号切替方法およびクロック信号切替システム
US6275948B1 (en) Processor powerdown operation using intermittent bursts of instruction clock
US5784598A (en) Method and apparatus for changing processor clock rate
JP4482275B2 (ja) オペレーティングシステムサポートのために一定の時間基準を用いるマルチモード電力管理システムのハードウェアアーキテクチャ
US5789952A (en) Anti-lock CPU clock control method, circuit and apparatus
US5594895A (en) Method and apparatus for switching between clock generators only when activity on a bus can be stopped
JP2835224B2 (ja) クロック切り替え制御装置
JPH05108191A (ja) ポータブルコンピユータ
JPH05258087A (ja) マイコン
JPH0863253A (ja) マイクロプロセッサ
JPH06309280A (ja) キーボードシステム
JPH02153653A (ja) 低消費電力モード制御回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20031202

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040302

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040305

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040727