JP2000330785A - 実時間プロセッサおよび命令実行方法 - Google Patents
実時間プロセッサおよび命令実行方法Info
- Publication number
- JP2000330785A JP2000330785A JP11137638A JP13763899A JP2000330785A JP 2000330785 A JP2000330785 A JP 2000330785A JP 11137638 A JP11137638 A JP 11137638A JP 13763899 A JP13763899 A JP 13763899A JP 2000330785 A JP2000330785 A JP 2000330785A
- Authority
- JP
- Japan
- Prior art keywords
- time
- instruction
- register
- value
- real
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 48
- 230000007246 mechanism Effects 0.000 claims abstract description 100
- 230000036962 time dependent Effects 0.000 claims description 37
- 230000003111 delayed effect Effects 0.000 claims description 27
- 230000001934 delay Effects 0.000 claims description 11
- 238000012986 modification Methods 0.000 claims description 3
- 230000004048 modification Effects 0.000 claims description 3
- 238000012545 processing Methods 0.000 description 54
- 238000010586 diagram Methods 0.000 description 44
- 238000012937 correction Methods 0.000 description 37
- 230000008569 process Effects 0.000 description 26
- 230000000630 rising effect Effects 0.000 description 15
- 238000011084 recovery Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 11
- 238000002360 preparation method Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100410355 Arabidopsis thaliana NPF4.5 gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3858—Result writeback, i.e. updating the architectural state or memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【課題】 種々の要因に影響を受けずに所定の時刻に所
定の動作が行なえる実時間プロセッサを提供すること。 【解決手段】 実時間プロセッサ１は、所定間隔で時刻
を更新するタイマレジスタ１１と、任意の時刻を記憶す
る時刻レジスタ１２と、タイマレジスタ１１の時刻と時
刻レジスタ１２に記憶される時刻とを比較する時刻比較
器１３と、時刻比較器１３の比較結果によって実行状況
が変化する命令を実行する命令実行機構１０とを含む。
命令実行機構１０は、時刻比較器１３の比較結果によっ
て実行状況が変化する命令を実行するので、所定の時刻
に所定の動作を正確に行なうことが可能となる。
定の動作が行なえる実時間プロセッサを提供すること。 【解決手段】 実時間プロセッサ１は、所定間隔で時刻
を更新するタイマレジスタ１１と、任意の時刻を記憶す
る時刻レジスタ１２と、タイマレジスタ１１の時刻と時
刻レジスタ１２に記憶される時刻とを比較する時刻比較
器１３と、時刻比較器１３の比較結果によって実行状況
が変化する命令を実行する命令実行機構１０とを含む。
命令実行機構１０は、時刻比較器１３の比較結果によっ
て実行状況が変化する命令を実行するので、所定の時刻
に所定の動作を正確に行なうことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムに従っ
て動作するマイクロプロセッサに関し、特に、プログラ
ムによって規定された所定の動作を定められた時刻に正
確に実行する実時間プロセッサに関する。
て動作するマイクロプロセッサに関し、特に、プログラ
ムによって規定された所定の動作を定められた時刻に正
確に実行する実時間プロセッサに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサ技術の発達に
伴い、従来では専用回路で行なっていたハードウェアの
制御にも、マイクロプロセッサが用いられるようになっ
てきている。ハードウェアの制御を正確に行なうために
は、マイクロプロセッサが適切な制御信号を適切な時刻
に出力するように動作タイミングを調整することが重要
である。この動作タイミングは、所定の時刻よりも遅れ
てはならないだけでなく、所定の時刻より早くなること
も許されない。
伴い、従来では専用回路で行なっていたハードウェアの
制御にも、マイクロプロセッサが用いられるようになっ
てきている。ハードウェアの制御を正確に行なうために
は、マイクロプロセッサが適切な制御信号を適切な時刻
に出力するように動作タイミングを調整することが重要
である。この動作タイミングは、所定の時刻よりも遅れ
てはならないだけでなく、所定の時刻より早くなること
も許されない。
【０００３】マイクロプロセッサによる動作タイミング
の調整を行なうために、プログラムにＮＯＰ（No Oper
ation）命令や空ループを挿入して、プログラムの実行
を必要な時間だけ遅延させることが広く行なわれてい
る。しかし、マイクロプロセッサがプログラムの実行に
要する時間は、一般に、処理データの値、メモリの動作
時間（アクセス速度）またはクロック信号の周波数等の
種々の要因によって複雑に変化する。そのため、プログ
ラムがある程度以上複雑になると、適切な遅延時間をプ
ログラム作成時に算出することが非常に困難となる。
の調整を行なうために、プログラムにＮＯＰ（No Oper
ation）命令や空ループを挿入して、プログラムの実行
を必要な時間だけ遅延させることが広く行なわれてい
る。しかし、マイクロプロセッサがプログラムの実行に
要する時間は、一般に、処理データの値、メモリの動作
時間（アクセス速度）またはクロック信号の周波数等の
種々の要因によって複雑に変化する。そのため、プログ
ラムがある程度以上複雑になると、適切な遅延時間をプ
ログラム作成時に算出することが非常に困難となる。
【０００４】また、信頼性の高いシステムを実現するた
めには、所定の時刻に所定の動作が行なえないような異
常が発生した場合に、これを検出して適切な回復処理を
行なえるような機構を備えることが望ましい。
めには、所定の時刻に所定の動作が行なえないような異
常が発生した場合に、これを検出して適切な回復処理を
行なえるような機構を備えることが望ましい。
【０００５】この問題を解決するための従来技術の１つ
として、特開平５−２３３２７７号公報に開示されたマ
イクロプロセッサがある。図４０は、特開平５−２３３
２７７号公報に開示されたマイクロプロセッサの構成を
示すブロック図である。このマイクロプロセッサ９０１
は、命令コードを実行する処理ユニット９０２と、命令
コード間の時間を調整する時間調整手段９０３と、外部
バスに接続されるバッファ９０８とを含む。また、時間
調整手段９０３は、命令コード間の時間を計測する時間
計測手段９０４と、特定時間を設定する特定時間設定手
段９０５と、特定時間設定手段９０５に設定された時間
と時間計測手段９０４によって計測された時間との差分
を演算する差分演算手段９０６と、差分演算手段９０６
によって得られた差分に相当する時間だけアイドル状態
を挿入するアイドル状態挿入手段９０７とを含む。
として、特開平５−２３３２７７号公報に開示されたマ
イクロプロセッサがある。図４０は、特開平５−２３３
２７７号公報に開示されたマイクロプロセッサの構成を
示すブロック図である。このマイクロプロセッサ９０１
は、命令コードを実行する処理ユニット９０２と、命令
コード間の時間を調整する時間調整手段９０３と、外部
バスに接続されるバッファ９０８とを含む。また、時間
調整手段９０３は、命令コード間の時間を計測する時間
計測手段９０４と、特定時間を設定する特定時間設定手
段９０５と、特定時間設定手段９０５に設定された時間
と時間計測手段９０４によって計測された時間との差分
を演算する差分演算手段９０６と、差分演算手段９０６
によって得られた差分に相当する時間だけアイドル状態
を挿入するアイドル状態挿入手段９０７とを含む。
【０００６】処理ユニット９０２が第１の命令（測定開
始を示す命令）を実行すると、時間計測手段９０４の値
が“０”に初期化され、一定時間周期でその値がインク
リメントされる。ここで、第１の命令が実行された時刻
をｔ９０１とする。
始を示す命令）を実行すると、時間計測手段９０４の値
が“０”に初期化され、一定時間周期でその値がインク
リメントされる。ここで、第１の命令が実行された時刻
をｔ９０１とする。
【０００７】次に、処理ユニット９０２が第２の命令
（測定終了を示す命令）を実行する。ここで、第２の命
令が実行された時刻をｔ９０２とする。差分演算手段９
０６は、特定時間設定手段９０５に設定された値と、時
間計測手段９０４によって計測された時間（＝ｔ９０２
−ｔ９０１）との差分を計算し、その値をアイドル状態
挿入手段９０７へ出力する。アイドル状態挿入手段９０
７は、差分演算手段９０６によって算出された差分に相
当する時間が経過するまで処理ユニット９０２の動作を
停止させる。ここで、処理ユニット９０２が動作を再開
する時刻をｔ９０３とする。
（測定終了を示す命令）を実行する。ここで、第２の命
令が実行された時刻をｔ９０２とする。差分演算手段９
０６は、特定時間設定手段９０５に設定された値と、時
間計測手段９０４によって計測された時間（＝ｔ９０２
−ｔ９０１）との差分を計算し、その値をアイドル状態
挿入手段９０７へ出力する。アイドル状態挿入手段９０
７は、差分演算手段９０６によって算出された差分に相
当する時間が経過するまで処理ユニット９０２の動作を
停止させる。ここで、処理ユニット９０２が動作を再開
する時刻をｔ９０３とする。
【０００８】以上の動作によって、ｔ９０１からｔ９０
２までの経過時間が長くなれば差分演算手段９０６によ
って算出される差分が小さくなり、処理ユニット９０２
の停止時間が短くなる。一方、ｔ９０１からｔ９０２ま
での経過時間が短くなれば差分演算手段９０６によって
算出される差分が大きくなり、処理ユニット９０２の停
止時間が長くなる。このように、処理ユニット９０２の
停止時間は、ｔ９０１からｔ９０２までの経過時間の変
動を補償するように変化する。そのため、ｔ９０１から
ｔ９０３までの経過時間は、特定時間設定手段９０５に
設定された値だけで決まるようになり、種々の要因によ
って複雑に変化する処理ユニット９０２の実行速度に左
右されることなく、ｔ９０１からｔ９０３までの経過時
間は一定に保たれることになる。
２までの経過時間が長くなれば差分演算手段９０６によ
って算出される差分が小さくなり、処理ユニット９０２
の停止時間が短くなる。一方、ｔ９０１からｔ９０２ま
での経過時間が短くなれば差分演算手段９０６によって
算出される差分が大きくなり、処理ユニット９０２の停
止時間が長くなる。このように、処理ユニット９０２の
停止時間は、ｔ９０１からｔ９０２までの経過時間の変
動を補償するように変化する。そのため、ｔ９０１から
ｔ９０３までの経過時間は、特定時間設定手段９０５に
設定された値だけで決まるようになり、種々の要因によ
って複雑に変化する処理ユニット９０２の実行速度に左
右されることなく、ｔ９０１からｔ９０３までの経過時
間は一定に保たれることになる。
【０００９】
【発明が解決しようとする課題】しかし、上述した特開
平５−２３３２７７号公報に開示されたマイクロプロセ
ッサにおいては、２命令間の経過時間の調整のみしか考
慮されていない。そのため、プログラムの命令によって
時間計測手段９０４の値を変化させる方法として、処理
ユニット９０２が測定開始を指示する命令を実行したと
きに時間計測手段９０４の値を“０”に初期化する方法
しか開示されていない。したがって、このマイクロプロ
セッサは、測定開始を指示する命令の実行を挟んだ任意
の命令間の経過時間を調整することができない。
平５−２３３２７７号公報に開示されたマイクロプロセ
ッサにおいては、２命令間の経過時間の調整のみしか考
慮されていない。そのため、プログラムの命令によって
時間計測手段９０４の値を変化させる方法として、処理
ユニット９０２が測定開始を指示する命令を実行したと
きに時間計測手段９０４の値を“０”に初期化する方法
しか開示されていない。したがって、このマイクロプロ
セッサは、測定開始を指示する命令の実行を挟んだ任意
の命令間の経過時間を調整することができない。
【００１０】また、時間計測手段９０４によって計測で
きる時間は有限であるため、時間計測手段９０４がオー
バフローを起こさないようにするためには、処理ユニッ
ト９０２がある制限時間内に必ず１回以上、測定開始を
指示する命令を実行しなければならない。したがって、
このマイクロプロセッサは、ある命令を一定時間間隔で
無限に繰り返し実行するような用途には適していないと
いう問題点があった。
きる時間は有限であるため、時間計測手段９０４がオー
バフローを起こさないようにするためには、処理ユニッ
ト９０２がある制限時間内に必ず１回以上、測定開始を
指示する命令を実行しなければならない。したがって、
このマイクロプロセッサは、ある命令を一定時間間隔で
無限に繰り返し実行するような用途には適していないと
いう問題点があった。
【００１１】さらには、差分演算手段９０６によって算
出された差分が負の値となった場合、すなわちｔ９０１
からｔ９０２までの経過時間が予想外に長くなってｔ９
０３を超えた場合が考慮されていない。したがって、差
分演算手段９０６によって算出された差分が負の値とな
った場合には、このマイクロプロセッサは回復処理が行
なえないという問題点もあった。
出された差分が負の値となった場合、すなわちｔ９０１
からｔ９０２までの経過時間が予想外に長くなってｔ９
０３を超えた場合が考慮されていない。したがって、差
分演算手段９０６によって算出された差分が負の値とな
った場合には、このマイクロプロセッサは回復処理が行
なえないという問題点もあった。
【００１２】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、種々の要因に影響を
受けずに所定の時刻に所定の動作が行なえる実時間プロ
セッサを提供することである。
されたものであり、第１の目的は、種々の要因に影響を
受けずに所定の時刻に所定の動作が行なえる実時間プロ
セッサを提供することである。
【００１３】第２の目的は、時刻を計測するタイマがオ
ーバフローを起こさずに処理を行なえる実時間プロセッ
サを提供することである。
ーバフローを起こさずに処理を行なえる実時間プロセッ
サを提供することである。
【００１４】第３の目的は、所定の時刻に所定の動作が
行なえなかった場合に、これを検出して回復処理を行な
うことが可能な実時間プロセッサを提供することであ
る。
行なえなかった場合に、これを検出して回復処理を行な
うことが可能な実時間プロセッサを提供することであ
る。
【００１５】第４の目的は、種々の要因に影響を受けず
に所定の時刻に所定の動作が行なえる命令実行方法を提
供することである。
に所定の時刻に所定の動作が行なえる命令実行方法を提
供することである。
【００１６】第５の目的は、時刻を計測するタイマがオ
ーバフローを起こさずに処理を行なえる命令実行方法を
提供することである。
ーバフローを起こさずに処理を行なえる命令実行方法を
提供することである。
【００１７】
【課題を解決するための手段】請求項１に記載の実時間
プロセッサは、所定間隔で時刻を更新するタイマレジス
タと、任意の時刻を記憶する時刻レジスタと、タイマレ
ジスタの時刻と時刻レジスタに記憶される時刻とを比較
する時刻比較器と、時刻比較器の比較結果によって実行
状況が変化する命令を実行する命令実行機構とを含む。
プロセッサは、所定間隔で時刻を更新するタイマレジス
タと、任意の時刻を記憶する時刻レジスタと、タイマレ
ジスタの時刻と時刻レジスタに記憶される時刻とを比較
する時刻比較器と、時刻比較器の比較結果によって実行
状況が変化する命令を実行する命令実行機構とを含む。
【００１８】命令実行機構は、時刻比較器の比較結果に
よって実行状況が変化する命令を実行するので、所定の
時刻に所定の動作を正確に行なうことが可能となる。
よって実行状況が変化する命令を実行するので、所定の
時刻に所定の動作を正確に行なうことが可能となる。
【００１９】請求項２に記載の実時間プロセッサは、請
求項１記載の実時間プロセッサであって、実時間プロセ
ッサはさらにタイマレジスタの時刻から所定値を減算し
てタイマレジスタに設定し、時刻レジスタに記憶される
時刻から所定値を減算して時刻レジスタに設定するため
の手段を含む。
求項１記載の実時間プロセッサであって、実時間プロセ
ッサはさらにタイマレジスタの時刻から所定値を減算し
てタイマレジスタに設定し、時刻レジスタに記憶される
時刻から所定値を減算して時刻レジスタに設定するため
の手段を含む。
【００２０】タイマレジスタの時刻から所定値を減算し
てタイマレジスタに設定し、時刻レジスタに記憶される
時刻から所定値を減算して時刻レジスタに設定するの
で、タイマレジスタがオーバフローを起こすことを防止
することが可能となる。
てタイマレジスタに設定し、時刻レジスタに記憶される
時刻から所定値を減算して時刻レジスタに設定するの
で、タイマレジスタがオーバフローを起こすことを防止
することが可能となる。
【００２１】請求項３に記載の実時間プロセッサは、請
求項１または２記載の実時間プロセッサであって、時刻
比較器はタイマレジスタの時刻と時刻レジスタに記憶さ
れる時刻とが一致していることを検出するための手段
と、タイマレジスタの時刻が時刻レジスタに記憶される
時刻よりも大きいことを検出するための手段とを含む。
求項１または２記載の実時間プロセッサであって、時刻
比較器はタイマレジスタの時刻と時刻レジスタに記憶さ
れる時刻とが一致していることを検出するための手段
と、タイマレジスタの時刻が時刻レジスタに記憶される
時刻よりも大きいことを検出するための手段とを含む。
【００２２】時刻比較器は、タイマレジスタの時刻と時
刻レジスタに記憶される時刻とが一致していることを検
出するとともに、タイマレジスタの時刻が時刻レジスタ
に記憶される時刻よりも大きいことを検出するので、ス
ケジューリング成立およびスケジューリング違反を判別
することが可能となり、その状態に応じて命令を実行す
ることが可能となる。
刻レジスタに記憶される時刻とが一致していることを検
出するとともに、タイマレジスタの時刻が時刻レジスタ
に記憶される時刻よりも大きいことを検出するので、ス
ケジューリング成立およびスケジューリング違反を判別
することが可能となり、その状態に応じて命令を実行す
ることが可能となる。
【００２３】請求項４に記載の実時間プロセッサは、請
求項１〜３のいずれかに記載の実時間プロセッサであっ
て、命令実行機構は時刻比較器の比較結果に依存して分
岐するか否かが変化する時刻依存命令を実行する手段を
含む。
求項１〜３のいずれかに記載の実時間プロセッサであっ
て、命令実行機構は時刻比較器の比較結果に依存して分
岐するか否かが変化する時刻依存命令を実行する手段を
含む。
【００２４】命令実行機構は、時刻比較器の比較結果に
依存して分岐するか否かが変化する時刻依存命令を実行
するので、スケジューリングの状態によって異なる処理
を行なうことが可能となる。
依存して分岐するか否かが変化する時刻依存命令を実行
するので、スケジューリングの状態によって異なる処理
を行なうことが可能となる。
【００２５】請求項５に記載の実時間プロセッサは、請
求項１〜４のいずれかに記載の実時間プロセッサであっ
て、命令実行機構は時刻比較器の比較結果に依存して命
令実行を遅延する時刻依存命令を実行する手段を含む。
求項１〜４のいずれかに記載の実時間プロセッサであっ
て、命令実行機構は時刻比較器の比較結果に依存して命
令実行を遅延する時刻依存命令を実行する手段を含む。
【００２６】命令実行機構は、時刻比較器の比較結果に
依存して命令実行を遅延する時刻依存命令を実行するの
で、所定の時刻まで処理を遅延させることが可能とな
る。
依存して命令実行を遅延する時刻依存命令を実行するの
で、所定の時刻まで処理を遅延させることが可能とな
る。
【００２７】請求項６に記載の実時間プロセッサは、請
求項５記載の実時間プロセッサであって、時刻依存命令
は時刻比較器の比較結果に依存して実行が一時的に遅延
されるメモリ参照命令である。
求項５記載の実時間プロセッサであって、時刻依存命令
は時刻比較器の比較結果に依存して実行が一時的に遅延
されるメモリ参照命令である。
【００２８】時刻依存命令は、時刻比較器の比較結果に
依存して実行が一時的に遅延されるメモリ参照命令であ
るので、所定の時刻までメモリの参照を遅延させること
が可能となる。
依存して実行が一時的に遅延されるメモリ参照命令であ
るので、所定の時刻までメモリの参照を遅延させること
が可能となる。
【００２９】請求項７に記載の実時間プロセッサは、請
求項５記載の実時間プロセッサであって、時刻依存命令
は時刻比較器の比較結果に依存して実行が一時的に遅延
される入出力ポート参照命令である。
求項５記載の実時間プロセッサであって、時刻依存命令
は時刻比較器の比較結果に依存して実行が一時的に遅延
される入出力ポート参照命令である。
【００３０】時刻依存命令は、時刻比較器の比較結果に
依存して実行が一時的に遅延される入出力ポート参照命
令であるので、所定の時刻まで入出力ポートの参照を遅
延させることが可能となる。
依存して実行が一時的に遅延される入出力ポート参照命
令であるので、所定の時刻まで入出力ポートの参照を遅
延させることが可能となる。
【００３１】請求項８に記載の実時間プロセッサは、請
求項５記載の実時間プロセッサであって、時刻依存命令
は次に実行される命令が時刻比較器の比較結果に依存し
て一時的に実行が遅延される命令であることを指定する
修飾命令である。
求項５記載の実時間プロセッサであって、時刻依存命令
は次に実行される命令が時刻比較器の比較結果に依存し
て一時的に実行が遅延される命令であることを指定する
修飾命令である。
【００３２】時刻依存命令は、次に実行される命令が時
刻比較器の比較結果に依存して一時的に実行が遅延され
る命令であることを指定する修飾命令であるので、所定
の時刻まで次に実行される命令の実行を遅延させること
が可能となる。
刻比較器の比較結果に依存して一時的に実行が遅延され
る命令であることを指定する修飾命令であるので、所定
の時刻まで次に実行される命令の実行を遅延させること
が可能となる。
【００３３】請求項９に記載の実時間プロセッサは、請
求項４〜８のいずれかに記載の実時間プロセッサであっ
て、実時間プロセッサはさらに命令実行機構によって参
照され、命令実行機構によって時刻依存命令が実行され
た時刻を保存する実行時刻レジスタを含む。
求項４〜８のいずれかに記載の実時間プロセッサであっ
て、実時間プロセッサはさらに命令実行機構によって参
照され、命令実行機構によって時刻依存命令が実行され
た時刻を保存する実行時刻レジスタを含む。
【００３４】実時間プロセッサは、命令実行機構によっ
て時刻依存命令が実行された時刻を保存する実行時刻レ
ジスタを含むので、時刻依存命令が実行された状況をプ
ログラムによって詳細に把握することが可能となる。
て時刻依存命令が実行された時刻を保存する実行時刻レ
ジスタを含むので、時刻依存命令が実行された状況をプ
ログラムによって詳細に把握することが可能となる。
【００３５】請求項１０に記載の実時間プロセッサは、
請求項４〜８のいずれかに記載の実時間プロセッサであ
って、実時間プロセッサはさらに命令実行機構によって
時刻依存命令が実行された時点における前記時刻比較器
の比較結果を保存するフラグレジスタを含み、命令実行
機構はさらにフラグレジスタの値によって実行状況が変
化する実行時刻依存命令を実行するための手段を含む。
請求項４〜８のいずれかに記載の実時間プロセッサであ
って、実時間プロセッサはさらに命令実行機構によって
時刻依存命令が実行された時点における前記時刻比較器
の比較結果を保存するフラグレジスタを含み、命令実行
機構はさらにフラグレジスタの値によって実行状況が変
化する実行時刻依存命令を実行するための手段を含む。
【００３６】命令実行機構は、フラグレジスタの値によ
って実行状況が変化する実行時刻依存命令を実行するの
で、保存されたスケジューリング状況に応じた処理を行
なうことが可能となる。
って実行状況が変化する実行時刻依存命令を実行するの
で、保存されたスケジューリング状況に応じた処理を行
なうことが可能となる。
【００３７】請求項１１に記載の実時間プロセッサは、
請求項１０記載の実時間プロセッサであって、実行時刻
依存命令はフラグレジスタの値に依存して分岐するか否
かが変化する条件分岐命令である。
請求項１０記載の実時間プロセッサであって、実行時刻
依存命令はフラグレジスタの値に依存して分岐するか否
かが変化する条件分岐命令である。
【００３８】実行時刻依存命令は、フラグレジスタの値
に依存して分岐するか否かが変化する条件分岐命令であ
るので、保存されたスケジューリングの状況によって異
なる処理を行なうことが可能となる。
に依存して分岐するか否かが変化する条件分岐命令であ
るので、保存されたスケジューリングの状況によって異
なる処理を行なうことが可能となる。
【００３９】請求項１２に記載の実時間プロセッサは、
請求項１記載の実時間プロセッサであって、実時間プロ
セッサはさらにタイマレジスタの時刻から時刻レジスタ
に記憶される時刻を減算し、減算結果をタイマレジスタ
に設定し、時刻レジスタに所定時刻を設定するための手
段を含む。
請求項１記載の実時間プロセッサであって、実時間プロ
セッサはさらにタイマレジスタの時刻から時刻レジスタ
に記憶される時刻を減算し、減算結果をタイマレジスタ
に設定し、時刻レジスタに所定時刻を設定するための手
段を含む。
【００４０】実時間プロセッサは、タイマレジスタの時
刻から時刻レジスタに記憶される時刻を減算し、減算結
果をタイマレジスタに設定し、時刻レジスタに所定時刻
を設定するので、タイマレジスタのオーバフローを防止
することが可能となる。また、タイマレジスタの減算処
理と時刻レジスタの設定処理とを同時に行なえるので、
タイマレジスタと時刻レジスタとの関係が不正となる期
間が発生することを防止することが可能となる。
刻から時刻レジスタに記憶される時刻を減算し、減算結
果をタイマレジスタに設定し、時刻レジスタに所定時刻
を設定するので、タイマレジスタのオーバフローを防止
することが可能となる。また、タイマレジスタの減算処
理と時刻レジスタの設定処理とを同時に行なえるので、
タイマレジスタと時刻レジスタとの関係が不正となる期
間が発生することを防止することが可能となる。
【００４１】請求項１３に記載の実時間プロセッサは、
請求項１記載の実時間プロセッサであって、実時間プロ
セッサはさらに時刻レジスタに記憶される時刻からタイ
マレジスタの時刻を減算し、減算結果を時刻レジスタに
設定し、タイマレジスタに所定時刻を設定するための手
段を含む。
請求項１記載の実時間プロセッサであって、実時間プロ
セッサはさらに時刻レジスタに記憶される時刻からタイ
マレジスタの時刻を減算し、減算結果を時刻レジスタに
設定し、タイマレジスタに所定時刻を設定するための手
段を含む。
【００４２】実時間プロセッサはさらに時刻レジスタに
記憶される時刻からタイマレジスタの時刻を減算し、減
算結果を時刻レジスタに設定し、タイマレジスタに所定
時刻を設定するので、タイマレジスタのオーバフローを
防止することが可能となる。また、時刻レジスタの減算
処理とタイマレジスタの設定処理とを同時に行なえるの
で、タイマレジスタと時刻レジスタとの関係が不正とな
る期間が発生することを防止することが可能となる。
記憶される時刻からタイマレジスタの時刻を減算し、減
算結果を時刻レジスタに設定し、タイマレジスタに所定
時刻を設定するので、タイマレジスタのオーバフローを
防止することが可能となる。また、時刻レジスタの減算
処理とタイマレジスタの設定処理とを同時に行なえるの
で、タイマレジスタと時刻レジスタとの関係が不正とな
る期間が発生することを防止することが可能となる。
【００４３】請求項１４に記載の実時間プロセッサは、
請求項１記載の実時間プロセッサであって、命令実行機
構は汎用レジスタと、タイマレジスタ、時刻レジスタお
よび汎用レジスタに保持される値を任意の組み合わせで
演算し、演算結果をタイマレジスタ、時刻レジスタおよ
び汎用レジスタの中のいずれかに記憶させる演算回路と
を含む。
請求項１記載の実時間プロセッサであって、命令実行機
構は汎用レジスタと、タイマレジスタ、時刻レジスタお
よび汎用レジスタに保持される値を任意の組み合わせで
演算し、演算結果をタイマレジスタ、時刻レジスタおよ
び汎用レジスタの中のいずれかに記憶させる演算回路と
を含む。
【００４４】演算回路は、各レジスタに保持される値を
任意の組み合わせで演算し、演算結果を任意のレジスタ
に記憶させるので、実時間プロセッサにおける演算回路
を削減することが可能となる。
任意の組み合わせで演算し、演算結果を任意のレジスタ
に記憶させるので、実時間プロセッサにおける演算回路
を削減することが可能となる。
【００４５】請求項１５に記載の実時間プロセッサは、
請求項１記載の実時間プロセッサであって、実時間プロ
セッサはさらに命令実行機構に入力されるクロック周波
数を制御するクロック制御器を含む。
請求項１記載の実時間プロセッサであって、実時間プロ
セッサはさらに命令実行機構に入力されるクロック周波
数を制御するクロック制御器を含む。
【００４６】クロック制御器は、命令実行機構に入力さ
れるクロック周波数を制御するので、実時間プロセッサ
による命令の実行に応じてクロック周波数を変更するこ
とが可能となる。
れるクロック周波数を制御するので、実時間プロセッサ
による命令の実行に応じてクロック周波数を変更するこ
とが可能となる。
【００４７】請求項１６に記載の実時間プロセッサは、
請求項１５記載の実時間プロセッサであって、クロック
制御器は時刻比較器の比較結果に依存して命令実行を遅
延する時刻依存命令が命令実行機構によって実行されて
いる場合は、クロックの出力を停止するための手段を含
む。
請求項１５記載の実時間プロセッサであって、クロック
制御器は時刻比較器の比較結果に依存して命令実行を遅
延する時刻依存命令が命令実行機構によって実行されて
いる場合は、クロックの出力を停止するための手段を含
む。
【００４８】クロック制御器は、時刻比較器の比較結果
に依存して命令実行を遅延する時刻依存命令が命令実行
機構によって実行されている場合は、クロックの出力を
停止するので、消費電力を削減することが可能となる。
に依存して命令実行を遅延する時刻依存命令が命令実行
機構によって実行されている場合は、クロックの出力を
停止するので、消費電力を削減することが可能となる。
【００４９】請求項１７に記載の実時間プロセッサは、
請求項１記載の実時間プロセッサであって、命令実行機
構は外部に接続される入出力装置から入力する値を汎用
レジスタとして参照する命令を実行するための手段を含
む。
請求項１記載の実時間プロセッサであって、命令実行機
構は外部に接続される入出力装置から入力する値を汎用
レジスタとして参照する命令を実行するための手段を含
む。
【００５０】命令実行機構は、外部に接続される入出力
装置から入力する値を汎用レジスタとして参照する命令
を実行するので、外部バスの利用状況等の外部要因に影
響を受けずに命令を実行することが可能となる。
装置から入力する値を汎用レジスタとして参照する命令
を実行するので、外部バスの利用状況等の外部要因に影
響を受けずに命令を実行することが可能となる。
【００５１】請求項１８に記載の実時間プロセッサは、
請求項１または１７に記載の実時間プロセッサであっ
て、命令実行機構は汎用レジスタに値を書き込むことに
より、外部に接続される入出力装置へ値を出力する命令
を実行するための手段を含む。
請求項１または１７に記載の実時間プロセッサであっ
て、命令実行機構は汎用レジスタに値を書き込むことに
より、外部に接続される入出力装置へ値を出力する命令
を実行するための手段を含む。
【００５２】命令実行機構は、汎用レジスタに値を書き
込むことにより、外部に接続される入出力装置へ値を出
力する命令を実行するので、外部バスの利用状況等の外
部要因に影響を受けずに命令を実行することが可能とな
る。
込むことにより、外部に接続される入出力装置へ値を出
力する命令を実行するので、外部バスの利用状況等の外
部要因に影響を受けずに命令を実行することが可能とな
る。
【００５３】請求項１９に記載の命令実行方法は、プロ
セッサにおける命令実行方法であって、所定間隔で時刻
を更新するステップと、任意の時刻を記憶するステップ
と、更新された時刻と前記記憶される任意の時刻とを比
較するステップと、比較結果によって実行状況が変化す
る命令を実行するステップとを含む。
セッサにおける命令実行方法であって、所定間隔で時刻
を更新するステップと、任意の時刻を記憶するステップ
と、更新された時刻と前記記憶される任意の時刻とを比
較するステップと、比較結果によって実行状況が変化す
る命令を実行するステップとを含む。
【００５４】比較結果によって実行状況が変化する命令
を実行するので、所定の時刻に所定の動作を正確に行な
うことが可能となる。
を実行するので、所定の時刻に所定の動作を正確に行な
うことが可能となる。
【００５５】請求項２０に記載の命令実行方法は、請求
項１９記載の命令実行方法であって、命令実行方法はさ
らに更新された時刻から所定値を減算するステップと、
記憶される任意の時刻から所定値を減算するステップと
を含む。
項１９記載の命令実行方法であって、命令実行方法はさ
らに更新された時刻から所定値を減算するステップと、
記憶される任意の時刻から所定値を減算するステップと
を含む。
【００５６】更新された時刻から所定値を減算し、記憶
される任意の時刻から所定値を減算するので、オーバフ
ローを起こすことを防止することが可能となる。
される任意の時刻から所定値を減算するので、オーバフ
ローを起こすことを防止することが可能となる。
【００５７】
【発明の実施の形態】最初に、本発明の実時間プロセッ
サにおけるタイマの動作について説明する。
サにおけるタイマの動作について説明する。
【００５８】以下の説明では、格納値の大きさに制限の
ない理想的なタイマレジスタを想定し、この値を論理タ
イマ値と表記する。また、実装上の制限を考慮に入れた
現実的なタイマレジスタの値を実タイマ値と表記する。
簡単のため、システム起動時の論理タイマ値は“０”と
仮定する。同様に、理想的な時刻レジスタの値を論理時
刻値、現実的な時刻レジスタの値を実時刻値と表記す
る。
ない理想的なタイマレジスタを想定し、この値を論理タ
イマ値と表記する。また、実装上の制限を考慮に入れた
現実的なタイマレジスタの値を実タイマ値と表記する。
簡単のため、システム起動時の論理タイマ値は“０”と
仮定する。同様に、理想的な時刻レジスタの値を論理時
刻値、現実的な時刻レジスタの値を実時刻値と表記す
る。
【００５９】論理タイマ値は単位時間当たりの増加率が
一定で増加し、これ以外の原因による変化は起こらな
い。図３４は、論理タイマ値の変化を示すグラフであ
る。このグラフから明らかなように、１つの論理タイマ
値が与えられれば対応する時刻は一意に定まる。
一定で増加し、これ以外の原因による変化は起こらな
い。図３４は、論理タイマ値の変化を示すグラフであ
る。このグラフから明らかなように、１つの論理タイマ
値が与えられれば対応する時刻は一意に定まる。
【００６０】論理時刻値もまた時刻を指定する。論理時
刻値が指定する時刻は、同じ値の論値タイマ値が指定す
る時刻と同じである。したがって、１つの論理時刻値が
与えられれば対応する時刻は一意に定まる。さらに、２
つの論理タイマ値または論理時刻値が与えられれば、対
応する２時刻間の前後関係および時間間隔もそれぞれ一
意に定まる。
刻値が指定する時刻は、同じ値の論値タイマ値が指定す
る時刻と同じである。したがって、１つの論理時刻値が
与えられれば対応する時刻は一意に定まる。さらに、２
つの論理タイマ値または論理時刻値が与えられれば、対
応する２時刻間の前後関係および時間間隔もそれぞれ一
意に定まる。
【００６１】以下、論理タイマ値が論理時刻値よりも小
さい状態をスケジューリング待ち状態、論理タイマ値と
論理時刻値とが同じ状態をスケジューリング成立状態、
論理タイマ値が論理時刻値よりも大きい状態をスケジュ
ーリング違反状態と呼ぶことにする。図３５は、論理時
刻値を一定に保った場合の論理タイマ値と論理時刻値と
の関係を示すグラフである。この図から明らかなよう
に、スケジューリング待ち、スケジューリング成立、ス
ケジューリング違反の各状態は、それぞれ論理時刻値が
未来の時刻、現在の時刻、および過去の時刻を指定して
いる状態と表現することもできる。したがって、論理時
刻値を更新しない限り、スケジューリングの状態は、ス
ケジューリング待ち→スケジューリング成立、またはス
ケジューリング成立→スケジューリング違反の方向にの
み遷移し、スケジューリング違反から他の状態に遷移す
ることはない。
さい状態をスケジューリング待ち状態、論理タイマ値と
論理時刻値とが同じ状態をスケジューリング成立状態、
論理タイマ値が論理時刻値よりも大きい状態をスケジュ
ーリング違反状態と呼ぶことにする。図３５は、論理時
刻値を一定に保った場合の論理タイマ値と論理時刻値と
の関係を示すグラフである。この図から明らかなよう
に、スケジューリング待ち、スケジューリング成立、ス
ケジューリング違反の各状態は、それぞれ論理時刻値が
未来の時刻、現在の時刻、および過去の時刻を指定して
いる状態と表現することもできる。したがって、論理時
刻値を更新しない限り、スケジューリングの状態は、ス
ケジューリング待ち→スケジューリング成立、またはス
ケジューリング成立→スケジューリング違反の方向にの
み遷移し、スケジューリング違反から他の状態に遷移す
ることはない。
【００６２】回路規模は有限であるため、理想的なタイ
マレジスタや理想的な時刻レジスタを実装することはで
きない。以下では、現実的なタイマレジスタや現実的な
時刻レジスタを用いて、理想的なタイマレジスタや理想
的な時刻レジスタに近い動作を実現する方法を説明す
る。
マレジスタや理想的な時刻レジスタを実装することはで
きない。以下では、現実的なタイマレジスタや現実的な
時刻レジスタを用いて、理想的なタイマレジスタや理想
的な時刻レジスタに近い動作を実現する方法を説明す
る。
【００６３】図３６は、論理時刻値を一定に保った場合
の論理タイマ値、論理時刻値、実タイマ値、および実時
刻値の関係を示すグラフである。実タイマ上限値は現実
的なタイマレジスタの実装上の制限により定まる値であ
り、実タイマ値および実時刻値は“０”以上実タイマ上
限値未満の範囲でのみ変化できるとする。
の論理タイマ値、論理時刻値、実タイマ値、および実時
刻値の関係を示すグラフである。実タイマ上限値は現実
的なタイマレジスタの実装上の制限により定まる値であ
り、実タイマ値および実時刻値は“０”以上実タイマ上
限値未満の範囲でのみ変化できるとする。
【００６４】論理タイマ値と同様に、実タイマ値は単位
時間当たりの増加率が一定で増加する。ただし、時刻ｔ
１および時刻ｔ２において、それぞれｓ１、ｓ２だけ減
算されている。その結果、論理タイマ値が実タイマ上限
値以上となった時刻ｔ３以降も、実タイマ値は実タイマ
上限値未満に収まっている。以下、この減算を補正、減
算する値を補正値と記述する。論理時刻値が一定であれ
ば、実時刻値も一定である。ただし、時刻ｔ１および時
刻ｔ２において、実タイマ値と同様にそれぞれｓ１、ｓ
２だけ補正されている。
時間当たりの増加率が一定で増加する。ただし、時刻ｔ
１および時刻ｔ２において、それぞれｓ１、ｓ２だけ減
算されている。その結果、論理タイマ値が実タイマ上限
値以上となった時刻ｔ３以降も、実タイマ値は実タイマ
上限値未満に収まっている。以下、この減算を補正、減
算する値を補正値と記述する。論理時刻値が一定であれ
ば、実時刻値も一定である。ただし、時刻ｔ１および時
刻ｔ２において、実タイマ値と同様にそれぞれｓ１、ｓ
２だけ補正されている。
【００６５】実タイマ値と実時刻値とが、同時に同じ補
正値で補正される結果、実タイマ値と実時刻値との大小
関係は、論理タイマ値と論理時刻値との大小関係と完全
に一致する。したがって、スケジューリング待ち、スケ
ジューリング成立、スケジューリング違反の各状態は、
それぞれ実タイマ値が実時刻値よりも小さい、実タイマ
値と実時刻値とが同じ、実タイマ値が実時刻値よりも大
きい状態であるということもできる。また、実タイマ値
と実時刻値との差分より、ある時刻からスケジューリン
グ成立までの時間、またはスケジューリング成立からの
経過時間を求めることができる。
正値で補正される結果、実タイマ値と実時刻値との大小
関係は、論理タイマ値と論理時刻値との大小関係と完全
に一致する。したがって、スケジューリング待ち、スケ
ジューリング成立、スケジューリング違反の各状態は、
それぞれ実タイマ値が実時刻値よりも小さい、実タイマ
値と実時刻値とが同じ、実タイマ値が実時刻値よりも大
きい状態であるということもできる。また、実タイマ値
と実時刻値との差分より、ある時刻からスケジューリン
グ成立までの時間、またはスケジューリング成立からの
経過時間を求めることができる。
【００６６】補正値は、以下のようにして定める。すな
わち、スケジューリング待ち状態、またはスケジューリ
ング成立状態であれば、実タイマ値以下の値を補正値と
する。また、スケジューリング成立状態、またはスケジ
ューリング違反状態であれば、実時刻値以下の値を補正
値とする。また、補正は実タイマ値が実タイマ上限値未
満である期間、すなわち現実的なタイマレジスタがオー
バフローを起こす以前に行なわなければならない。
わち、スケジューリング待ち状態、またはスケジューリ
ング成立状態であれば、実タイマ値以下の値を補正値と
する。また、スケジューリング成立状態、またはスケジ
ューリング違反状態であれば、実時刻値以下の値を補正
値とする。また、補正は実タイマ値が実タイマ上限値未
満である期間、すなわち現実的なタイマレジスタがオー
バフローを起こす以前に行なわなければならない。
【００６７】実タイマ値を論理タイマ値に変換するに
は、その時点までの補正値の合計を実タイマ値に加算す
ればよい。たとえば、図３６においてスケジューリング
成立時の論理タイマ値を得るには、実タイマ値にｓ１を
加算すればよい。実時刻値から論理時刻値への変換も同
様に行なうことができる。一般に、実タイマ上限値を大
きくすることはハードウェアの複雑化を招き、コストの
増加にもつながる。これに比べて、実タイマ値から論理
タイマ値への変換はソフトウェアで実現できるため、コ
ストの増加は小さい。
は、その時点までの補正値の合計を実タイマ値に加算す
ればよい。たとえば、図３６においてスケジューリング
成立時の論理タイマ値を得るには、実タイマ値にｓ１を
加算すればよい。実時刻値から論理時刻値への変換も同
様に行なうことができる。一般に、実タイマ上限値を大
きくすることはハードウェアの複雑化を招き、コストの
増加にもつながる。これに比べて、実タイマ値から論理
タイマ値への変換はソフトウェアで実現できるため、コ
ストの増加は小さい。
【００６８】現実的なタイマレジスタの大きさが３２ビ
ットであり、５ナノ秒ごとに１ずつインクリメントされ
るとすると、実タイマ上限値は約４．２×１０9とな
り、最長約２１秒でオーバフローが発生する。一般的
に、この期間内に１回以上の補正を行なうことは容易で
ある。同じ条件で、論理タイマレジスタの値を６４ビッ
ト精度で計算すると、約２９００年でオーバフローが発
生する。実用上十分な時間である。
ットであり、５ナノ秒ごとに１ずつインクリメントされ
るとすると、実タイマ上限値は約４．２×１０9とな
り、最長約２１秒でオーバフローが発生する。一般的
に、この期間内に１回以上の補正を行なうことは容易で
ある。同じ条件で、論理タイマレジスタの値を６４ビッ
ト精度で計算すると、約２９００年でオーバフローが発
生する。実用上十分な時間である。
【００６９】同様に、現実的なタイマレジスタの大きさ
が１６ビットであり、１００マイクロ秒ごとに１ずつイ
ンクリメントされるとすると、実タイマ上限値は６５，
５３６となり、最長約６．６秒でオーバフローが発生す
る。また、論理タイマレジスタの値を３２ビット精度で
計算すると、約５日でオーバフローが発生する。応用に
よっては、実用上十分な時間である。
が１６ビットであり、１００マイクロ秒ごとに１ずつイ
ンクリメントされるとすると、実タイマ上限値は６５，
５３６となり、最長約６．６秒でオーバフローが発生す
る。また、論理タイマレジスタの値を３２ビット精度で
計算すると、約５日でオーバフローが発生する。応用に
よっては、実用上十分な時間である。
【００７０】図３７〜図３９は、本発明のタイマの使用
例におけるタイマ値と時刻値との変化を示すグラフであ
る。タイマは何らかのイベントを発生させるために用い
られ、そのイベントはスケジューリング成立状態になっ
た時刻に発生させられるものとする。簡単のため、グラ
フには論理タイマ値と論理時刻値とを示している。
例におけるタイマ値と時刻値との変化を示すグラフであ
る。タイマは何らかのイベントを発生させるために用い
られ、そのイベントはスケジューリング成立状態になっ
た時刻に発生させられるものとする。簡単のため、グラ
フには論理タイマ値と論理時刻値とを示している。
【００７１】図３７は、一定時間間隔でイベントを起こ
す場合のグラフである。この例では、論理時刻値を更新
する際、それまでの設定値に一定増加量ｓ１１を加えて
いる。その結果、一定時間間隔の時刻ｔ１１〜ｔ１６に
おいてスケジューリング成立状態になり、イベントは一
定時間間隔で発生することになる。
す場合のグラフである。この例では、論理時刻値を更新
する際、それまでの設定値に一定増加量ｓ１１を加えて
いる。その結果、一定時間間隔の時刻ｔ１１〜ｔ１６に
おいてスケジューリング成立状態になり、イベントは一
定時間間隔で発生することになる。
【００７２】図３８は、一定増加率で長くなる時間間隔
でイベントを起こす場合のグラフである。この例では、
論理時刻値を更新する際、それまでの設定値に一定増加
率で増加する増加量ｓ２ｎ（ｎ＝１，２，３…）を加え
ている。ここで、ｓ２（ｎ＋１）＝ｓ２ｎ＋ｄ（ｄは定
数）である。その結果、一定増加率で長くなる時間間隔
ｔ２１〜ｔ２６においてスケジューリング成立状態にな
り、イベントは一定増加率で長くなる時間間隔で発生す
ることになる。
でイベントを起こす場合のグラフである。この例では、
論理時刻値を更新する際、それまでの設定値に一定増加
率で増加する増加量ｓ２ｎ（ｎ＝１，２，３…）を加え
ている。ここで、ｓ２（ｎ＋１）＝ｓ２ｎ＋ｄ（ｄは定
数）である。その結果、一定増加率で長くなる時間間隔
ｔ２１〜ｔ２６においてスケジューリング成立状態にな
り、イベントは一定増加率で長くなる時間間隔で発生す
ることになる。
【００７３】図３９は、あるイベントが発生してから一
定時間経過後に別のイベントを起こす場合のグラフであ
る。この例では、論理時刻値を更新する際、基準となる
イベント発生時の論理タイマ値に一定増加率ｓ３１を加
えた値を設定している。その結果、基準となるイベント
の発生時刻ｔ３１、ｔ３３、ｔ３５から一定時間経過後
の時刻ｔ３２、ｔ３４、ｔ３６に別のイベントが発生す
ることになる。
定時間経過後に別のイベントを起こす場合のグラフであ
る。この例では、論理時刻値を更新する際、基準となる
イベント発生時の論理タイマ値に一定増加率ｓ３１を加
えた値を設定している。その結果、基準となるイベント
の発生時刻ｔ３１、ｔ３３、ｔ３５から一定時間経過後
の時刻ｔ３２、ｔ３４、ｔ３６に別のイベントが発生す
ることになる。
【００７４】以下の説明においては、特に必要がない限
り、現実的なタイマレジスタを単にタイマレジスタ、現
実的な時刻レジスタを単に時刻レジスタと記述する。
り、現実的なタイマレジスタを単にタイマレジスタ、現
実的な時刻レジスタを単に時刻レジスタと記述する。
【００７５】（実施の形態１）図１は、実施の形態１に
おける実時間プロセッサを利用したシステムの一例を示
すブロック図である。このシステムは、実時間プロセッ
サ１と、実時間プロセッサ１が実行するプログラムおよ
びデータが格納されるメモリ装置２と、外部との間でデ
ータを入出力する入出力装置３とを含む。実時間プロセ
ッサ１、メモリ装置２および入出力装置３は、メモリア
ドレスバス（ＭＡＢ）およびメモリデータバス（ＭＤ
Ｂ）に接続されている。なお、実時間プロセッサ１は、
入出力装置３に入力されるタイミング信号を生成して、
入出力装置３を制御するものとする。
おける実時間プロセッサを利用したシステムの一例を示
すブロック図である。このシステムは、実時間プロセッ
サ１と、実時間プロセッサ１が実行するプログラムおよ
びデータが格納されるメモリ装置２と、外部との間でデ
ータを入出力する入出力装置３とを含む。実時間プロセ
ッサ１、メモリ装置２および入出力装置３は、メモリア
ドレスバス（ＭＡＢ）およびメモリデータバス（ＭＤ
Ｂ）に接続されている。なお、実時間プロセッサ１は、
入出力装置３に入力されるタイミング信号を生成して、
入出力装置３を制御するものとする。
【００７６】実時間プロセッサ１が入出力装置３を制御
する方法として、入出力装置３を制御する制御レジスタ
をメモリ空間に割り当てる方法、Ｉ／Ｏ（Input／Outpu
t）空間に割り当てる方法または特定の内部レジスタに
割り当てる方法等が考えられる。以下、制御レジスタを
メモリ空間に割り当てる方法を採用したシステムについ
て説明するが、本発明はこれに限定されるものではな
く、いずれの方法を採用するシステムにおいても適用で
きる。
する方法として、入出力装置３を制御する制御レジスタ
をメモリ空間に割り当てる方法、Ｉ／Ｏ（Input／Outpu
t）空間に割り当てる方法または特定の内部レジスタに
割り当てる方法等が考えられる。以下、制御レジスタを
メモリ空間に割り当てる方法を採用したシステムについ
て説明するが、本発明はこれに限定されるものではな
く、いずれの方法を採用するシステムにおいても適用で
きる。
【００７７】図２は、本発明の実施の形態１における実
時間プロセッサの概略構成を示すブロック図である。こ
の実時間プロセッサは、メモリ装置２に格納されたプロ
グラムを実行する命令実行機構１０と、タイマレジスタ
１１と、時刻レジスタ１２と、タイマレジスタ１１の値
と時刻レジスタ１２の値とを比較する時刻比較器１３
と、タイマレジスタ１１に入力される値を選択するセレ
クタ１４と、タイマレジスタ１１の値から所定の値を減
算する減算器１５と、タイマレジスタ１１の値をインク
リメントするインクリメンタ１６とを含む。
時間プロセッサの概略構成を示すブロック図である。こ
の実時間プロセッサは、メモリ装置２に格納されたプロ
グラムを実行する命令実行機構１０と、タイマレジスタ
１１と、時刻レジスタ１２と、タイマレジスタ１１の値
と時刻レジスタ１２の値とを比較する時刻比較器１３
と、タイマレジスタ１１に入力される値を選択するセレ
クタ１４と、タイマレジスタ１１の値から所定の値を減
算する減算器１５と、タイマレジスタ１１の値をインク
リメントするインクリメンタ１６とを含む。
【００７８】タイマレジスタ１１のデータ入力端子には
ＴＲＤ信号が、クロック入力端子にはＴＲＣＫ信号が、
出力端子にはＴＲＱ信号がそれぞれ接続されている。Ｔ
ＲＤの値は、ＴＲＣＫ信号の立ち上がりエッジでタイマ
レジスタ１１に取り込まれ、ＴＲＱ信号として出力され
る。
ＴＲＤ信号が、クロック入力端子にはＴＲＣＫ信号が、
出力端子にはＴＲＱ信号がそれぞれ接続されている。Ｔ
ＲＤの値は、ＴＲＣＫ信号の立ち上がりエッジでタイマ
レジスタ１１に取り込まれ、ＴＲＱ信号として出力され
る。
【００７９】時刻レジスタ１２のデータ入力端子にはＵ
ＲＤ信号が、クロック入力端子にはＵＲＣＫ信号が、出
力端子にはＵＲＱ信号がそれぞれ接続されている。ＵＲ
Ｄの値は、ＵＲＣＫ信号の立ち上がりエッジで時刻レジ
スタ１２に取り込まれ、ＵＲＱ信号として出力される。
ＲＤ信号が、クロック入力端子にはＵＲＣＫ信号が、出
力端子にはＵＲＱ信号がそれぞれ接続されている。ＵＲ
Ｄの値は、ＵＲＣＫ信号の立ち上がりエッジで時刻レジ
スタ１２に取り込まれ、ＵＲＱ信号として出力される。
【００８０】時刻比較器１３のＡ入力端子にはＴＲＱ信
号が、Ｂ入力端子にはＵＲＱ信号が、一方の比較結果出
力端子（Ａ＝Ｂ）にはＴＥＱＵ信号が、他方の比較結果
出力端子（Ａ＞Ｂ）にはＴＧＴＵ信号がそれぞれ接続さ
れている。時刻比較器１３は、２つの入力信号ＴＲＱと
ＵＲＱとの値を比較し、ＴＲＱの値がＵＲＱの値と同じ
であればＴＥＱＵ信号にハイレベル（以下、Ｈレベルと
記す）を出力し、異なればＴＥＱＵ信号にロウレベル
（以下、Ｌレベルと記す）を出力する。また、ＴＲＱの
値がＵＲＱの値より大きければＴＧＴＵ信号にＨレベル
を出力し、ＴＲＱの値がＵＲＱの値以下であればＴＧＴ
Ｕ信号にＬレベルを出力する。
号が、Ｂ入力端子にはＵＲＱ信号が、一方の比較結果出
力端子（Ａ＝Ｂ）にはＴＥＱＵ信号が、他方の比較結果
出力端子（Ａ＞Ｂ）にはＴＧＴＵ信号がそれぞれ接続さ
れている。時刻比較器１３は、２つの入力信号ＴＲＱと
ＵＲＱとの値を比較し、ＴＲＱの値がＵＲＱの値と同じ
であればＴＥＱＵ信号にハイレベル（以下、Ｈレベルと
記す）を出力し、異なればＴＥＱＵ信号にロウレベル
（以下、Ｌレベルと記す）を出力する。また、ＴＲＱの
値がＵＲＱの値より大きければＴＧＴＵ信号にＨレベル
を出力し、ＴＲＱの値がＵＲＱの値以下であればＴＧＴ
Ｕ信号にＬレベルを出力する。
【００８１】セレクタ１４の一方の入力端子にはＩＴＲ
Ｄ信号が、他方の入力端子にはＭＴＲＤ信号が、一方の
選択信号入力端子にはＴＲＲＳＴ信号が、他方の選択信
号入力端子にはＴＲＳＵＢ信号がそれぞれ接続されてい
る。ＴＲＲＳＴ信号がＨレベルであれば、他の入力信号
に関係なくＴＲＤ信号に“１”が出力される。また、Ｔ
ＲＲＳＴ信号がＬレベルであり、ＴＲＳＵＢ信号がＬレ
ベルであれば、ＩＴＲＤの値がＴＲＤ信号として出力さ
れる。また、ＴＲＲＳＴ信号がＬレベルであり、ＴＲＳ
ＵＢ信号がＨレベルであれば、ＭＴＲＤの値がＴＲＤ信
号として出力される。ＴＲＲＳＴ信号は、タイマレジス
タ１１をリセットするための信号であるが、ＴＲＤの値
がタイマレジスタ１１に取り込まれるタイミングがＴＲ
ＣＫ信号に同期しているために、ＴＲＱの値がＴＲＣＫ
信号の１クロック分遅延することを考慮して、ＴＲＲＳ
Ｔ信号がＨレベルの場合にセレクタ１４が出力する値を
“１”としている。
Ｄ信号が、他方の入力端子にはＭＴＲＤ信号が、一方の
選択信号入力端子にはＴＲＲＳＴ信号が、他方の選択信
号入力端子にはＴＲＳＵＢ信号がそれぞれ接続されてい
る。ＴＲＲＳＴ信号がＨレベルであれば、他の入力信号
に関係なくＴＲＤ信号に“１”が出力される。また、Ｔ
ＲＲＳＴ信号がＬレベルであり、ＴＲＳＵＢ信号がＬレ
ベルであれば、ＩＴＲＤの値がＴＲＤ信号として出力さ
れる。また、ＴＲＲＳＴ信号がＬレベルであり、ＴＲＳ
ＵＢ信号がＨレベルであれば、ＭＴＲＤの値がＴＲＤ信
号として出力される。ＴＲＲＳＴ信号は、タイマレジス
タ１１をリセットするための信号であるが、ＴＲＤの値
がタイマレジスタ１１に取り込まれるタイミングがＴＲ
ＣＫ信号に同期しているために、ＴＲＱの値がＴＲＣＫ
信号の１クロック分遅延することを考慮して、ＴＲＲＳ
Ｔ信号がＨレベルの場合にセレクタ１４が出力する値を
“１”としている。
【００８２】減算器１５の一方の入力端子にはＩＴＲＤ
信号が、他方の入力端子にはＭＴＲＳＤ信号が、出力端
子にはＭＴＲＤ信号がそれぞれ接続されている。減算器
１５は、ＩＴＲＤの値からＭＴＲＳＤの値を減算し、そ
の結果をＭＴＲＤ信号として出力する。この減算器１５
は、タイマレジスタ１１の値から所定の値ＭＴＲＳＤを
減算するものであるが、減算結果がタイマレジスタ１１
に取り込まれるタイミングがＴＲＣＫ信号に同期してい
るために、ＴＲＱの値がＴＲＣＫ信号の１クロック分遅
延することを考慮して、ＴＲＱ信号ではなくＩＴＲＤ信
号が減算器１５の一方の入力端子に接続されている。
信号が、他方の入力端子にはＭＴＲＳＤ信号が、出力端
子にはＭＴＲＤ信号がそれぞれ接続されている。減算器
１５は、ＩＴＲＤの値からＭＴＲＳＤの値を減算し、そ
の結果をＭＴＲＤ信号として出力する。この減算器１５
は、タイマレジスタ１１の値から所定の値ＭＴＲＳＤを
減算するものであるが、減算結果がタイマレジスタ１１
に取り込まれるタイミングがＴＲＣＫ信号に同期してい
るために、ＴＲＱの値がＴＲＣＫ信号の１クロック分遅
延することを考慮して、ＴＲＱ信号ではなくＩＴＲＤ信
号が減算器１５の一方の入力端子に接続されている。
【００８３】インクリメンタ１６の入力端子にはＴＲＱ
信号が、出力端子にはＩＴＲＤ信号がそれぞれ接続され
ている。インクリメンタ１６は、ＴＲＱの値に“１”を
加算した値をＩＴＲＤ信号として出力する。
信号が、出力端子にはＩＴＲＤ信号がそれぞれ接続され
ている。インクリメンタ１６は、ＴＲＱの値に“１”を
加算した値をＩＴＲＤ信号として出力する。
【００８４】命令実行機構１０のメモリアドレス出力端
子にはＭＡＢ信号が、メモリデータ入出力端子にはＭＤ
Ｂ信号が、一方のデータ出力端子にはＭＴＲＳＤ信号
が、他方のデータ出力端子にはＵＲＤ信号が、タイマレ
ジスタ初期化出力端子にはＴＲＲＳＴ信号が、タイマレ
ジスタ減算出力端子にはＴＲＳＵＢ信号が、タイマレジ
スタタイミング信号出力端子にはＴＲＣＫ信号が、時刻
レジスタタイミング信号出力端子にはＵＲＣＫ信号が、
一方の時刻比較結果入力端子にはＴＥＱＵ信号が、他方
の時刻比較結果入力端子にはＴＧＴＵ信号がそれぞれ接
続されている。命令実行機構１０は、命令やデータをメ
モリ装置２または入出力装置３との間で入出力するため
に、メモリアドレスをＭＡＢ信号として出力し、読み出
しデータまたは書き込みデータをＭＤＢ信号によって入
出力する。命令実行機構１０がＭＡＢ信号およびＭＤＢ
信号を用いてメモリアクセスまたはＩ／Ｏアクセスをす
るためには、図示しない複数の制御信号線が必要である
が、これらの信号は本発明の本質と直接関係しないので
省略している。なお、ＭＡＢ信号およびＭＤＢ信号以外
の信号の詳細については後述する。
子にはＭＡＢ信号が、メモリデータ入出力端子にはＭＤ
Ｂ信号が、一方のデータ出力端子にはＭＴＲＳＤ信号
が、他方のデータ出力端子にはＵＲＤ信号が、タイマレ
ジスタ初期化出力端子にはＴＲＲＳＴ信号が、タイマレ
ジスタ減算出力端子にはＴＲＳＵＢ信号が、タイマレジ
スタタイミング信号出力端子にはＴＲＣＫ信号が、時刻
レジスタタイミング信号出力端子にはＵＲＣＫ信号が、
一方の時刻比較結果入力端子にはＴＥＱＵ信号が、他方
の時刻比較結果入力端子にはＴＧＴＵ信号がそれぞれ接
続されている。命令実行機構１０は、命令やデータをメ
モリ装置２または入出力装置３との間で入出力するため
に、メモリアドレスをＭＡＢ信号として出力し、読み出
しデータまたは書き込みデータをＭＤＢ信号によって入
出力する。命令実行機構１０がＭＡＢ信号およびＭＤＢ
信号を用いてメモリアクセスまたはＩ／Ｏアクセスをす
るためには、図示しない複数の制御信号線が必要である
が、これらの信号は本発明の本質と直接関係しないので
省略している。なお、ＭＡＢ信号およびＭＤＢ信号以外
の信号の詳細については後述する。
【００８５】命令実行機構１０は、一般的なマイクロプ
ロセッサが備える命令セットに加えて、追加命令群を解
釈し実行する機能を有している。以下の説明において
は、ＡＲＭ（Advanced RISC Machines）社によって開
発されたＲＩＳＣ（Reduced Instruction Set Compu
ter）型プロセッサであるＡＲＭ−７が備える命令セッ
トを基本とし、この命令セットにいくつかの追加命令を
付加したプロセッサを想定して説明する。以下の説明で
用いるプログラムリストの表記は、ＡＲＭ社のアセンブ
ラフォーマットに従うが、本発明のアセンブラフォーマ
ットはこれらに限られるものではない。また、追加命令
を付加することなく、既存の命令セット群で本発明の特
有の構成であるタイマレジスタ１１および時刻レジスタ
１２等を制御する方法も考えられる。たとえば、特定の
メモリアドレスにデータを書き込むことによって、時刻
レジスタ１２に値を設定するような構成にしても良い。
ロセッサが備える命令セットに加えて、追加命令群を解
釈し実行する機能を有している。以下の説明において
は、ＡＲＭ（Advanced RISC Machines）社によって開
発されたＲＩＳＣ（Reduced Instruction Set Compu
ter）型プロセッサであるＡＲＭ−７が備える命令セッ
トを基本とし、この命令セットにいくつかの追加命令を
付加したプロセッサを想定して説明する。以下の説明で
用いるプログラムリストの表記は、ＡＲＭ社のアセンブ
ラフォーマットに従うが、本発明のアセンブラフォーマ
ットはこれらに限られるものではない。また、追加命令
を付加することなく、既存の命令セット群で本発明の特
有の構成であるタイマレジスタ１１および時刻レジスタ
１２等を制御する方法も考えられる。たとえば、特定の
メモリアドレスにデータを書き込むことによって、時刻
レジスタ１２に値を設定するような構成にしても良い。
【００８６】図３は、本実施の形態における命令実行機
構１０に付加された追加命令の一覧を示す図である。な
お、ＥＴＲはタイマレジスタ１１を示しており、ＥＵＲ
は時刻レジスタ１２を示している。それぞれの命令の動
作は図３に説明されているので、ここでの詳細な説明は
繰り返さない。
構１０に付加された追加命令の一覧を示す図である。な
お、ＥＴＲはタイマレジスタ１１を示しており、ＥＵＲ
は時刻レジスタ１２を示している。それぞれの命令の動
作は図３に説明されているので、ここでの詳細な説明は
繰り返さない。
【００８７】図４は、図２に示す命令実行機構１０の概
略構成を示すブロック図である。この命令実行機構１０
は、メモリ装置２から出力された命令を取り込む命令取
り込みステージ７０と、命令取り込みステージ７０によ
って取り込まれた命令をデコードして解釈する命令解釈
ステージ７１と、命令解釈ステージ７１によって解釈さ
れた内容に従って命令を実行する命令実行ステージ７２
と、各ステージ７０〜７２によるパイプライン処理を遅
延させる実行遅延回路７３とを含む。なお、図４は、Ｗ
ＡＩＴ命令、ＢＴＨＩＵ命令、ＢＴＥＱＵ命令およびＢ
ＴＬＯＵ命令を処理する際の命令実行機構１０の論理的
動作を説明するための図であり、回路の遅延等の実装上
の各種条件を考慮したものではない。また、図４に示す
命令実行機構１０は、３つのステージ７０〜７２によっ
てパイプライン処理を行なっているが、本発明はパイプ
ラインの構成に依存するものではなく、ステージ数や演
算器の数等はシステムの要求に応じて任意に設定するこ
とが可能である。
略構成を示すブロック図である。この命令実行機構１０
は、メモリ装置２から出力された命令を取り込む命令取
り込みステージ７０と、命令取り込みステージ７０によ
って取り込まれた命令をデコードして解釈する命令解釈
ステージ７１と、命令解釈ステージ７１によって解釈さ
れた内容に従って命令を実行する命令実行ステージ７２
と、各ステージ７０〜７２によるパイプライン処理を遅
延させる実行遅延回路７３とを含む。なお、図４は、Ｗ
ＡＩＴ命令、ＢＴＨＩＵ命令、ＢＴＥＱＵ命令およびＢ
ＴＬＯＵ命令を処理する際の命令実行機構１０の論理的
動作を説明するための図であり、回路の遅延等の実装上
の各種条件を考慮したものではない。また、図４に示す
命令実行機構１０は、３つのステージ７０〜７２によっ
てパイプライン処理を行なっているが、本発明はパイプ
ラインの構成に依存するものではなく、ステージ数や演
算器の数等はシステムの要求に応じて任意に設定するこ
とが可能である。
【００８８】命令実行ステージ７２は、命令解釈ステー
ジ７１から出力されるＢＡＤＲの値およびインクリメン
タ７６の値のいずれかを選択して出力するセレクタ７４
と、次に命令パイプラインに取り込む命令の格納アドレ
ス（メモリ装置２における格納アドレス）を記憶するプ
ログラムカウンタ７５と、プログラムカウンタ７５が記
憶する値をインクリメントするインクリメンタ７６と、
論理ゲート７７〜８１とを含む。セレクタ７４は、ＰＣ
ＳＥＬ信号がＬレベルであればインクリメンタ７６の値
を出力し、ＰＣＳＥＬ信号がＨレベルであれば命令解釈
ステージ７１が出力するＢＡＤＲの値を出力する。
ジ７１から出力されるＢＡＤＲの値およびインクリメン
タ７６の値のいずれかを選択して出力するセレクタ７４
と、次に命令パイプラインに取り込む命令の格納アドレ
ス（メモリ装置２における格納アドレス）を記憶するプ
ログラムカウンタ７５と、プログラムカウンタ７５が記
憶する値をインクリメントするインクリメンタ７６と、
論理ゲート７７〜８１とを含む。セレクタ７４は、ＰＣ
ＳＥＬ信号がＬレベルであればインクリメンタ７６の値
を出力し、ＰＣＳＥＬ信号がＨレベルであれば命令解釈
ステージ７１が出力するＢＡＤＲの値を出力する。
【００８９】命令解釈ステージ７１から出力されるＩＤ
ＷＡＩＴ信号、ＩＤＢＴＨＩＵ信号、ＩＤＢＴＥＱＵ信
号、およびＩＤＢＴＬＯＵ信号は、それぞれＷＡＩＴ命
令、ＢＴＨＩＵ命令、ＢＴＥＱＵ命令およびＢＴＬＯＵ
命令が命令解釈ステージ７１に到達したときにＨレベル
となる信号である。それ以外のときには、それぞれの信
号はＬレベルとなる。また、ＢＴＡＫＥＮ信号は、無条
件分岐命令および分岐条件が成立した条件分岐命令が命
令解釈ステージ７１に到達したときにＨレベルとなる信
号である。また、ＢＡＤＲ信号は、命令取り込みステー
ジ７０が無条件分岐命令または条件分岐命令を取り込む
際に、一緒に取り込んだ分岐先アドレスを出力する信号
である。
ＷＡＩＴ信号、ＩＤＢＴＨＩＵ信号、ＩＤＢＴＥＱＵ信
号、およびＩＤＢＴＬＯＵ信号は、それぞれＷＡＩＴ命
令、ＢＴＨＩＵ命令、ＢＴＥＱＵ命令およびＢＴＬＯＵ
命令が命令解釈ステージ７１に到達したときにＨレベル
となる信号である。それ以外のときには、それぞれの信
号はＬレベルとなる。また、ＢＴＡＫＥＮ信号は、無条
件分岐命令および分岐条件が成立した条件分岐命令が命
令解釈ステージ７１に到達したときにＨレベルとなる信
号である。また、ＢＡＤＲ信号は、命令取り込みステー
ジ７０が無条件分岐命令または条件分岐命令を取り込む
際に、一緒に取り込んだ分岐先アドレスを出力する信号
である。
【００９０】実行遅延回路７３から出力されるＭＣＫ信
号は、命令パイプライン（各ステージ７０〜７２）を駆
動するとともに、プログラムカウンタ７５の値を更新す
るためのクロック信号である。
号は、命令パイプライン（各ステージ７０〜７２）を駆
動するとともに、プログラムカウンタ７５の値を更新す
るためのクロック信号である。
【００９１】ＴＧＴＵ信号とＴＥＱＵ信号とがともにＬ
レベルである状態、すなわちスケジューリング待ち状態
のときにＷＡＩＴ命令が命令解釈ステージ７１に到達す
ると、実行遅延回路７３のＯＲ回路８２の出力がＬレベ
ルとなり、ＡＮＤ回路８３がＴＲＣＫ信号をマスクす
る。その結果、命令パイプラインへのＭＣＫ信号の供給
が停止され、スケジューリング待ちの期間ＷＡＩＴ命令
の実行が遅延される。
レベルである状態、すなわちスケジューリング待ち状態
のときにＷＡＩＴ命令が命令解釈ステージ７１に到達す
ると、実行遅延回路７３のＯＲ回路８２の出力がＬレベ
ルとなり、ＡＮＤ回路８３がＴＲＣＫ信号をマスクす
る。その結果、命令パイプラインへのＭＣＫ信号の供給
が停止され、スケジューリング待ちの期間ＷＡＩＴ命令
の実行が遅延される。
【００９２】また、ＴＧＴＵ信号とＴＥＱＵ信号とがと
もにＬレベルである状態、すなわちスケジューリング待
ち状態のときにＢＴＬＯＵ命令が命令解釈ステージ７１
に到達すると、ＩＤＢＴＬＯＵ信号がＨレベルとなるた
めＡＮＤ回路７９がＨレベルとなり、ＰＣＳＥＬ信号が
Ｈレベルとなってプログラムカウンタ７５に分岐先アド
レスが入力され、ＭＣＫ信号の立ち上がりエッジでプロ
グラムカウンタ７５に取り込まれる。その結果、スケジ
ューリング待ち状態のときにＢＴＬＯＵ命令が実行され
ると分岐が行われる。
もにＬレベルである状態、すなわちスケジューリング待
ち状態のときにＢＴＬＯＵ命令が命令解釈ステージ７１
に到達すると、ＩＤＢＴＬＯＵ信号がＨレベルとなるた
めＡＮＤ回路７９がＨレベルとなり、ＰＣＳＥＬ信号が
Ｈレベルとなってプログラムカウンタ７５に分岐先アド
レスが入力され、ＭＣＫ信号の立ち上がりエッジでプロ
グラムカウンタ７５に取り込まれる。その結果、スケジ
ューリング待ち状態のときにＢＴＬＯＵ命令が実行され
ると分岐が行われる。
【００９３】また、ＴＥＱＵ信号がＨレベルである状
態、すなわちスケジューリング成立状態でＢＴＥＱＵ命
令が命令解釈ステージ７１に到達すると、ＩＤＢＴＥＱ
Ｕ信号がＨレベルとなりＡＮＤ回路７８がＨレベルとな
り、ＰＣＳＥＬ信号がＨレベルとなってプログラムカウ
ンタ７５に分岐先アドレスが入力され、ＭＣＫ信号の立
ち上がりエッジでプログラムカウンタ７５に取り込まれ
る。その結果、スケジューリング成立状態のときにＢＴ
ＥＱＵ命令が実行されると分岐が行われる。
態、すなわちスケジューリング成立状態でＢＴＥＱＵ命
令が命令解釈ステージ７１に到達すると、ＩＤＢＴＥＱ
Ｕ信号がＨレベルとなりＡＮＤ回路７８がＨレベルとな
り、ＰＣＳＥＬ信号がＨレベルとなってプログラムカウ
ンタ７５に分岐先アドレスが入力され、ＭＣＫ信号の立
ち上がりエッジでプログラムカウンタ７５に取り込まれ
る。その結果、スケジューリング成立状態のときにＢＴ
ＥＱＵ命令が実行されると分岐が行われる。
【００９４】また、ＴＧＴＵ信号がＨレベルである状
態、すなわちスケジューリング違反状態でＢＴＨＩＵ命
令が命令解釈ステージ７１に到達すると、ＩＤＢＴＨＩ
Ｕ信号がＨレベルとなりＡＮＤ回路７７がＨレベルとな
り、ＰＣＳＥＬ信号がＨレベルとなってプログラムカウ
ンタ７５に分岐先アドレスが入力され、ＭＣＫ信号の立
ち上がりエッジでプログラムカウンタ７５に取り込まれ
る。その結果、スケジューリング違反状態のときにＢＴ
ＨＩＵ命令が実行されると分岐が行われる。
態、すなわちスケジューリング違反状態でＢＴＨＩＵ命
令が命令解釈ステージ７１に到達すると、ＩＤＢＴＨＩ
Ｕ信号がＨレベルとなりＡＮＤ回路７７がＨレベルとな
り、ＰＣＳＥＬ信号がＨレベルとなってプログラムカウ
ンタ７５に分岐先アドレスが入力され、ＭＣＫ信号の立
ち上がりエッジでプログラムカウンタ７５に取り込まれ
る。その結果、スケジューリング違反状態のときにＢＴ
ＨＩＵ命令が実行されると分岐が行われる。
【００９５】以上説明した構成によって、ＷＡＩＴ命
令、ＢＴＨＩＵ命令、ＢＴＥＱＵ命令およびＢＴＬＯＵ
命令を処理する命令実行機構１０を実現することができ
る。なお、ＷＬＤ命令、ＷＳＴＲ命令、ＷＩＮＲ命令お
よびＷＯＵＴＲ命令についても、ＷＡＩＴ命令と同様の
方法によって実行を遅延させることが可能である。ま
た、ＷＰＲＥＦＩＸ命令が命令実行ステージ７２にある
場合に、ＩＤＷＡＩＴ信号がＨレベルとなるように命令
実行機構を構成すれば、修飾された命令の実行を遅延さ
せることができる。
令、ＢＴＨＩＵ命令、ＢＴＥＱＵ命令およびＢＴＬＯＵ
命令を処理する命令実行機構１０を実現することができ
る。なお、ＷＬＤ命令、ＷＳＴＲ命令、ＷＩＮＲ命令お
よびＷＯＵＴＲ命令についても、ＷＡＩＴ命令と同様の
方法によって実行を遅延させることが可能である。ま
た、ＷＰＲＥＦＩＸ命令が命令実行ステージ７２にある
場合に、ＩＤＷＡＩＴ信号がＨレベルとなるように命令
実行機構を構成すれば、修飾された命令の実行を遅延さ
せることができる。
【００９６】図５は、図３に示す追加命令を用いたプロ
グラムの一例を示す図である。このプログラムは、出力
ポートに所定の時間（ｔ３〜ｔ５の時間）Ｈレベルを出
力して入出力装置３を制御するものである。なお、＊を
付した行番号の命令は、追加命令を示している。また、
図６は命令実行機構１０が図５に示すプログラムを実行
した場合の動作タイミングを示すタイミングチャートで
ある。
グラムの一例を示す図である。このプログラムは、出力
ポートに所定の時間（ｔ３〜ｔ５の時間）Ｈレベルを出
力して入出力装置３を制御するものである。なお、＊を
付した行番号の命令は、追加命令を示している。また、
図６は命令実行機構１０が図５に示すプログラムを実行
した場合の動作タイミングを示すタイミングチャートで
ある。
【００９７】まず、出力ポートにアクセスするための準
備を行なう（行１〜行３）。すなわち、レジスタＲ０に
出力ポートアドレスｐｏｒｔが設定され（行１）、レジ
スタＲ１に出力ポートに出力する値ｏｎ（オンにする
値）が設定され（行２）、レジスタＲ２に出力ポートに
出力する値ｏｆｆ（オフにする値）が設定される（行
３）。
備を行なう（行１〜行３）。すなわち、レジスタＲ０に
出力ポートアドレスｐｏｒｔが設定され（行１）、レジ
スタＲ１に出力ポートに出力する値ｏｎ（オンにする
値）が設定され（行２）、レジスタＲ２に出力ポートに
出力する値ｏｆｆ（オフにする値）が設定される（行
３）。
【００９８】次に、タイマレジスタＥＴＲが“１”に初
期化される（行４、この時の時刻をｔ１とする）。命令
実行機構１０がこの命令を実行することによって、図６
に示すようにＴＲＲＳＴ信号にＨレベルが出力され、セ
レクタ１４によってＴＲＤ信号に“１”が出力される。
その結果、ｔ１のタイミングでタイマレジスタ１１が初
期化され、時間の計測が開始される。このタイマレジス
タの初期化は、システムの初期化の際に一度だけ行なえ
ば良い。なお、タイマレジスタのオーバフローを防止す
る処理については後述する。
期化される（行４、この時の時刻をｔ１とする）。命令
実行機構１０がこの命令を実行することによって、図６
に示すようにＴＲＲＳＴ信号にＨレベルが出力され、セ
レクタ１４によってＴＲＤ信号に“１”が出力される。
その結果、ｔ１のタイミングでタイマレジスタ１１が初
期化され、時間の計測が開始される。このタイマレジス
タの初期化は、システムの初期化の際に一度だけ行なえ
ば良い。なお、タイマレジスタのオーバフローを防止す
る処理については後述する。
【００９９】次に、時刻レジスタＥＵＲに“６”が設定
される（行５、この時の時刻をｔ２とする）。図６に示
すように、ｔ２のタイミングでＵＲＤの値“６”が時刻
レジスタ１２に設定される。行４および行５において、
タイマレジスタＥＴＲおよび時刻レジスタＥＵＲに値が
設定されると、時刻比較器１３から出力されるＴＥＱＵ
信号およびＴＧＴＵ信号がＬレベルに確定する。
される（行５、この時の時刻をｔ２とする）。図６に示
すように、ｔ２のタイミングでＵＲＤの値“６”が時刻
レジスタ１２に設定される。行４および行５において、
タイマレジスタＥＴＲおよび時刻レジスタＥＵＲに値が
設定されると、時刻比較器１３から出力されるＴＥＱＵ
信号およびＴＧＴＵ信号がＬレベルに確定する。
【０１００】次に、ＷＡＩＴ命令が実行される（行
６）。命令解釈ステージ７１にこのＷＡＩＴ命令が到達
すると、プログラムカウンタ７５の更新が停止されて、
スケジューリング待ち状態の間、すなわち、タイマレジ
スタ１１の値が“６”となるまで命令パイプラインの処
理が停止される。タイマレジスタ１１の値が“６”にな
ると（この時の時刻をｔ３とする）、ＴＥＱＵ信号にＨ
レベルが出力され、プログラムカウンタ７５の更新なら
びに命令の取り込み、解釈および実行が再開されて、出
力ポートがオン（Ｈレベル）になる（行７）。そして、
時刻レジスタ１２に“１３”が設定され（行８、この時
の時刻をｔ４とする）、再びＷＡＩＴ命令が実行される
（行９）。
６）。命令解釈ステージ７１にこのＷＡＩＴ命令が到達
すると、プログラムカウンタ７５の更新が停止されて、
スケジューリング待ち状態の間、すなわち、タイマレジ
スタ１１の値が“６”となるまで命令パイプラインの処
理が停止される。タイマレジスタ１１の値が“６”にな
ると（この時の時刻をｔ３とする）、ＴＥＱＵ信号にＨ
レベルが出力され、プログラムカウンタ７５の更新なら
びに命令の取り込み、解釈および実行が再開されて、出
力ポートがオン（Ｈレベル）になる（行７）。そして、
時刻レジスタ１２に“１３”が設定され（行８、この時
の時刻をｔ４とする）、再びＷＡＩＴ命令が実行される
（行９）。
【０１０１】タイマレジスタ１１の値が“１３”となる
と（この時の時刻をｔ５とする）、プログラムカウンタ
７５の更新が再開されて、出力ポートをオフ（Ｌレベ
ル）にする（行１０）。時間ｔ３：５（以下、ｔｍから
ｔｎまでの時間をｔｍ：ｎと表記する）は、タイマレジ
スタ１１が７カウントする時間に正確に一致しており、
このカウント数は時刻レジスタ１１に設定された値の差
分（１３−６）によって決定される。時刻ｔ３から行７
の命令によって実際に出力ポートがオンされるまでの遅
れ時間と、時刻ｔ５から行１０の命令によって実際に出
力ポートがオフされるまでの遅れ時間とが同じであれ
ば、出力ポートがオンとなっている時間、すなわちパル
スの長さはタイマレジスタが７カウントを進める時間に
正確に一致する（図６の出力ポートのタイミングを参
照）。
と（この時の時刻をｔ５とする）、プログラムカウンタ
７５の更新が再開されて、出力ポートをオフ（Ｌレベ
ル）にする（行１０）。時間ｔ３：５（以下、ｔｍから
ｔｎまでの時間をｔｍ：ｎと表記する）は、タイマレジ
スタ１１が７カウントする時間に正確に一致しており、
このカウント数は時刻レジスタ１１に設定された値の差
分（１３−６）によって決定される。時刻ｔ３から行７
の命令によって実際に出力ポートがオンされるまでの遅
れ時間と、時刻ｔ５から行１０の命令によって実際に出
力ポートがオフされるまでの遅れ時間とが同じであれ
ば、出力ポートがオンとなっている時間、すなわちパル
スの長さはタイマレジスタが７カウントを進める時間に
正確に一致する（図６の出力ポートのタイミングを参
照）。
【０１０２】図５に示すプログラム例のように、ＷＡＩ
Ｔ命令の次にＳＴＲ命令を記述した場合、ＷＡＩＴ命令
の実行が完了してからＳＴＲ命令によってメモリ（出力
ポート）への書き込みが行われるまでにある時間が経過
する。したがって、メモリ（出力ポート）への書き込み
タイミングは時刻レジスタ１２に設定された時刻よりも
遅れることになる。以下、ＷＡＩＴ命令の実行終了から
次の命令の実行までの時間を遅れ時間と表記する。
Ｔ命令の次にＳＴＲ命令を記述した場合、ＷＡＩＴ命令
の実行が完了してからＳＴＲ命令によってメモリ（出力
ポート）への書き込みが行われるまでにある時間が経過
する。したがって、メモリ（出力ポート）への書き込み
タイミングは時刻レジスタ１２に設定された時刻よりも
遅れることになる。以下、ＷＡＩＴ命令の実行終了から
次の命令の実行までの時間を遅れ時間と表記する。
【０１０３】同じ理由によって、ＷＡＩＴ命令の次にＬ
ＤＲ命令を記述した場合も、ＷＡＩＴ命令の実行が終了
してからＬＤＲ命令によってメモリ（入力ポート）から
読み出しが行われるまでに遅れ時間が発生する。したが
って、メモリ（入力ポート）からの読み出しタイミング
も時刻レジスタ１２に設定された時刻よりも遅れること
になる。
ＤＲ命令を記述した場合も、ＷＡＩＴ命令の実行が終了
してからＬＤＲ命令によってメモリ（入力ポート）から
読み出しが行われるまでに遅れ時間が発生する。したが
って、メモリ（入力ポート）からの読み出しタイミング
も時刻レジスタ１２に設定された時刻よりも遅れること
になる。
【０１０４】本実施の形態における実時間プロセッサが
組み込まれたシステムに、キャッシュメモリ等のメモリ
アクセス時間の変化の要因となる機構が組み込まれてい
る場合には、遅れ時間が複雑に変化する。そのため、メ
モリ（入出力ポート）への入出力を所定の時刻に正確に
行なうことが困難となる。また、遅れ時間が一定であっ
たとしても、遅れ時間を考慮して時刻レジスタ１２に設
定する値を決定しなければならないという問題がある。
組み込まれたシステムに、キャッシュメモリ等のメモリ
アクセス時間の変化の要因となる機構が組み込まれてい
る場合には、遅れ時間が複雑に変化する。そのため、メ
モリ（入出力ポート）への入出力を所定の時刻に正確に
行なうことが困難となる。また、遅れ時間が一定であっ
たとしても、遅れ時間を考慮して時刻レジスタ１２に設
定する値を決定しなければならないという問題がある。
【０１０５】図３に示すＷＬＤＲ命令およびＷＳＴＲ命
令は、これらの問題を解決するための命令であり、所定
の時刻にメモリへアクセスするための追加命令である。
命令実行機構１０がこれらの命令の実行を開始すると、
ＭＡＢ信号にメモリアドレスを出力した後、一旦処理を
停止してメモリへのデータ入出力が遅延される。そし
て、スケジューリング成立またはスケジューリング違反
の状態になると、命令実行機構１０は、処理を再開して
メモリへのデータ入出力を行なう。したがって、このＷ
ＬＤＲ命令およびＷＳＴＲ命令を用いることによって、
遅れ時間の影響を受けずに、所定の時刻にメモリへのデ
ータ入出力を正確に行なうことが可能となる。また、Ｗ
ＩＮＲ命令およびＷＯＵＴＲ命令は、メモリへのデータ
入出力ではなくＩ／Ｏへのデータ入出力命令である点の
み、ＷＬＤＲ命令およびＷＳＴＲ命令と異なる。したが
って、詳細な説明は繰り返さない。
令は、これらの問題を解決するための命令であり、所定
の時刻にメモリへアクセスするための追加命令である。
命令実行機構１０がこれらの命令の実行を開始すると、
ＭＡＢ信号にメモリアドレスを出力した後、一旦処理を
停止してメモリへのデータ入出力が遅延される。そし
て、スケジューリング成立またはスケジューリング違反
の状態になると、命令実行機構１０は、処理を再開して
メモリへのデータ入出力を行なう。したがって、このＷ
ＬＤＲ命令およびＷＳＴＲ命令を用いることによって、
遅れ時間の影響を受けずに、所定の時刻にメモリへのデ
ータ入出力を正確に行なうことが可能となる。また、Ｗ
ＩＮＲ命令およびＷＯＵＴＲ命令は、メモリへのデータ
入出力ではなくＩ／Ｏへのデータ入出力命令である点の
み、ＷＬＤＲ命令およびＷＳＴＲ命令と異なる。したが
って、詳細な説明は繰り返さない。
【０１０６】メモリアクセス命令やＩ／Ｏへの入出力命
令以外にも、プロセッサが外部の影響を受ける、または
外部に影響を与えるような命令を同様に遅延させること
も考えられる。このような命令の一例としては、コ・プ
ロセッサ制御命令が挙げられる。
令以外にも、プロセッサが外部の影響を受ける、または
外部に影響を与えるような命令を同様に遅延させること
も考えられる。このような命令の一例としては、コ・プ
ロセッサ制御命令が挙げられる。
【０１０７】図７は、図３に示す追加命令を用いたプロ
グラムの他の一例を示す図である。このプログラムは、
出力ポートに所定の時間間隔でパルスを出力して入出力
装置３を制御するものである。このプログラムは無限に
ループが継続するため、タイマレジスタ１１のオーバフ
ローを考慮したものである。また、図８は命令実行機構
１０が、図７に示すプログラムを実行した場合の動作タ
イミングを示すタイミングチャートである。
グラムの他の一例を示す図である。このプログラムは、
出力ポートに所定の時間間隔でパルスを出力して入出力
装置３を制御するものである。このプログラムは無限に
ループが継続するため、タイマレジスタ１１のオーバフ
ローを考慮したものである。また、図８は命令実行機構
１０が、図７に示すプログラムを実行した場合の動作タ
イミングを示すタイミングチャートである。
【０１０８】まず、出力ポートにアクセスするための準
備を行なう（行１〜行３）。すなわち、レジスタＲ０に
出力ポートアドレスｐｏｒｔが設定され（行１）、レジ
スタＲ１に出力ポートに出力する値ｏｎ（オンにする
値）が設定され（行２）、レジスタＲ２に出力ポートに
出力する値ｏｆｆ（オフにする値）が設定される（行
３）。
備を行なう（行１〜行３）。すなわち、レジスタＲ０に
出力ポートアドレスｐｏｒｔが設定され（行１）、レジ
スタＲ１に出力ポートに出力する値ｏｎ（オンにする
値）が設定され（行２）、レジスタＲ２に出力ポートに
出力する値ｏｆｆ（オフにする値）が設定される（行
３）。
【０１０９】次に、レジスタＲ３に最初のパルスの出力
時刻“４”が設定され（行４）、タイマレジスタＥＴＲ
が“１”に初期化され（行５）、時刻レジスタＥＵＲに
レジスタＲ３の値“４”が設定される（行６）。レジス
タＲ３は、次にパルスを出力する時刻を計算するための
ワークレジスタとして利用される。より複雑なプログラ
ムにおいては、このレジスタの役割をメモリ装置２内の
ワークエリアに割り当てることが望ましい。
時刻“４”が設定され（行４）、タイマレジスタＥＴＲ
が“１”に初期化され（行５）、時刻レジスタＥＵＲに
レジスタＲ３の値“４”が設定される（行６）。レジス
タＲ３は、次にパルスを出力する時刻を計算するための
ワークレジスタとして利用される。より複雑なプログラ
ムにおいては、このレジスタの役割をメモリ装置２内の
ワークエリアに割り当てることが望ましい。
【０１１０】行７〜行１８は、無限ループを構成してお
り、時刻レジスタ１２には最初に“４”が設定され、以
降“１５”、“２６”、“３７”と１１ずつ増加した値
が設定される。図８に示すタイミングチャートはパルス
が１１回出力された後に時刻レジスタ１２に“１２５”
が設定され、タイマレジスタ１１が“１２３”までカウ
ントした後の各信号のタイミングを示している。
り、時刻レジスタ１２には最初に“４”が設定され、以
降“１５”、“２６”、“３７”と１１ずつ増加した値
が設定される。図８に示すタイミングチャートはパルス
が１１回出力された後に時刻レジスタ１２に“１２５”
が設定され、タイマレジスタ１１が“１２３”までカウ
ントした後の各信号のタイミングを示している。
【０１１１】次に、ＷＡＩＴ命令が実行される（行
７）。命令解釈ステージ７１にこのＷＡＩＴ命令が到達
すると、プログラムカウンタ７５の更新が停止されて、
スケジューリング待ち状態となり、タイマレジスタ１１
の値が“１２５”となるまで命令パイプラインの処理が
停止される。タイマレジスタ１１の値が“１２５”にな
ると（この時の時刻をｔ１１とする）、ＴＥＱＵ信号に
Ｈレベルが出力され、プログラムカウンタ７５の更新が
再開されて、出力ポートがオン（Ｈレベル）になり（行
８）、出力ポートがオフ（Ｌレベル）になって（行
９）、パルスが出力される。
７）。命令解釈ステージ７１にこのＷＡＩＴ命令が到達
すると、プログラムカウンタ７５の更新が停止されて、
スケジューリング待ち状態となり、タイマレジスタ１１
の値が“１２５”となるまで命令パイプラインの処理が
停止される。タイマレジスタ１１の値が“１２５”にな
ると（この時の時刻をｔ１１とする）、ＴＥＱＵ信号に
Ｈレベルが出力され、プログラムカウンタ７５の更新が
再開されて、出力ポートがオン（Ｈレベル）になり（行
８）、出力ポートがオフ（Ｌレベル）になって（行
９）、パルスが出力される。
【０１１２】次に、レジスタＲ３に“１１”を加算し
て、つぎのパルス出力時刻“１３６”を算出する（行１
０）。そして、時刻レジスタ１２に“１３６”が再設定
され（行１１、この時の時刻をｔ１２とする）、レジス
タＲ３の値（時刻レジスタ１２に設定した値）と“１２
８”とが比較される（行１２）。この処理は、時刻レジ
スタ１２に設定された値が規定値未満であることを確認
するための処理である。時刻レジスタ１２に設定された
値が規定値未満であれば、ラベルＬ１へ分岐して行７以
降の処理を実行する。
て、つぎのパルス出力時刻“１３６”を算出する（行１
０）。そして、時刻レジスタ１２に“１３６”が再設定
され（行１１、この時の時刻をｔ１２とする）、レジス
タＲ３の値（時刻レジスタ１２に設定した値）と“１２
８”とが比較される（行１２）。この処理は、時刻レジ
スタ１２に設定された値が規定値未満であることを確認
するための処理である。時刻レジスタ１２に設定された
値が規定値未満であれば、ラベルＬ１へ分岐して行７以
降の処理を実行する。
【０１１３】時刻レジスタ１２に設定された値が規定値
以上であれば、レジスタＲ３の値から“１１”を減算し
てレジスタＲ４に代入し、この値を補正値とする（行１
４）。この処理は、補正された結果が負の値とならない
ように適切な補正値を求めるための処理であり、前回時
刻レジスタ１２に設定されていた値を補正値としてい
る。
以上であれば、レジスタＲ３の値から“１１”を減算し
てレジスタＲ４に代入し、この値を補正値とする（行１
４）。この処理は、補正された結果が負の値とならない
ように適切な補正値を求めるための処理であり、前回時
刻レジスタ１２に設定されていた値を補正値としてい
る。
【０１１４】そして、タイマレジスタＥＴＲからレジス
タＲ４の値（補正値）を減算し（行１５、この時の時刻
をｔ１３とする）、次のパルス出力時刻が格納されたレ
ジスタＲ３からレジスタＲ４の値（補正値）を減算して
レジスタＲ３に代入し（行１６）、時刻レジスタＥＵＲ
にレジスタＲ３の値（補正した時刻）を代入して（行１
７、この時の時刻をｔ１４とする）、ラベルＬ１へ分岐
する（行１８）。命令実行機構１０が行１５の減算命令
を実行する際、ＭＴＲＳＤに補正値“１２５”を出力
し、減算器１５がＩＴＲＤの値からＭＴＲＳＤの値を減
算することによって、補正した値をタイマレジスタ１１
に設定している。なお、このときＴＲＳＵＢ信号がＨレ
ベルとなり、セレクタ１４によってＭＴＲＤの値が選択
される。
タＲ４の値（補正値）を減算し（行１５、この時の時刻
をｔ１３とする）、次のパルス出力時刻が格納されたレ
ジスタＲ３からレジスタＲ４の値（補正値）を減算して
レジスタＲ３に代入し（行１６）、時刻レジスタＥＵＲ
にレジスタＲ３の値（補正した時刻）を代入して（行１
７、この時の時刻をｔ１４とする）、ラベルＬ１へ分岐
する（行１８）。命令実行機構１０が行１５の減算命令
を実行する際、ＭＴＲＳＤに補正値“１２５”を出力
し、減算器１５がＩＴＲＤの値からＭＴＲＳＤの値を減
算することによって、補正した値をタイマレジスタ１１
に設定している。なお、このときＴＲＳＵＢ信号がＨレ
ベルとなり、セレクタ１４によってＭＴＲＤの値が選択
される。
【０１１５】このように、ｔ１３のタイミングでタイマ
レジスタ１１の値から補正値が減算され、ｔ１４のタイ
ミングで時刻レジスタ１２の値から同じ補正値が減算さ
れるので、この補正処理がある場合でも時間間隔ｔ１
１：１５は、タイマレジスタ１１が１１カウントを進め
る時間に正確に一致する。
レジスタ１１の値から補正値が減算され、ｔ１４のタイ
ミングで時刻レジスタ１２の値から同じ補正値が減算さ
れるので、この補正処理がある場合でも時間間隔ｔ１
１：１５は、タイマレジスタ１１が１１カウントを進め
る時間に正確に一致する。
【０１１６】以上説明したように、補正処理によってタ
イマレジスタ１１のオーバフローを防止することが可能
となる。ただし、タイマレジスタ１１が補正されてから
時刻レジスタ１２が補正されるまでの期間、すなわち図
８のｔ１３：１４に相当する期間は両レジスタの関係が
不正になることに留意しなければならない。したがっ
て、時刻レジスタ１２に設定されている時刻までに補正
処理が完了するよう処理を速やかに行なう必要がある。
イマレジスタ１１のオーバフローを防止することが可能
となる。ただし、タイマレジスタ１１が補正されてから
時刻レジスタ１２が補正されるまでの期間、すなわち図
８のｔ１３：１４に相当する期間は両レジスタの関係が
不正になることに留意しなければならない。したがっ
て、時刻レジスタ１２に設定されている時刻までに補正
処理が完了するよう処理を速やかに行なう必要がある。
【０１１７】補正処理が必要になる時間間隔は、タイマ
レジスタ１１によって計測可能な時間に依存する。タイ
マレジスタ１１が３２ビットであり、ＴＲＣＫ信号の周
波数を２００ＭＨｚとすると、約２１ｓｅｃに１回補正
を行なえば良いことになる。この約２１ｓｅｃという時
間は、補正が実質上不要であるほど長い時間ではない
が、この間に１回以上補正処理を行なわなければならな
いという制約があったとしても、ほとんどの場合におい
て問題とはならない。また、上述したようにＴＲＣＫ信
号の周波数を２００ＭＨｚにした場合、５ｎｓｅｃ単位
で出力ポートを制御できることとなり、専用ハードウェ
アによる制御と遜色がない。
レジスタ１１によって計測可能な時間に依存する。タイ
マレジスタ１１が３２ビットであり、ＴＲＣＫ信号の周
波数を２００ＭＨｚとすると、約２１ｓｅｃに１回補正
を行なえば良いことになる。この約２１ｓｅｃという時
間は、補正が実質上不要であるほど長い時間ではない
が、この間に１回以上補正処理を行なわなければならな
いという制約があったとしても、ほとんどの場合におい
て問題とはならない。また、上述したようにＴＲＣＫ信
号の周波数を２００ＭＨｚにした場合、５ｎｓｅｃ単位
で出力ポートを制御できることとなり、専用ハードウェ
アによる制御と遜色がない。
【０１１８】上述したように、ＢＴＬＯＵ命令、ＢＴＥ
ＱＵ命令およびＢＴＨＩＵ命令は、それぞれスケジュー
リング待ち時、スケジューリング成立時およびスケジュ
ーリング違反時に分岐を行なう命令であるが、これらの
命令はＷＡＩＴ命令とは異なり、命令実行が停止せずに
速やかに実行が完了する。したがって、これらの命令は
命令実行が停止することが望ましくないような状況での
使用が有効である。
ＱＵ命令およびＢＴＨＩＵ命令は、それぞれスケジュー
リング待ち時、スケジューリング成立時およびスケジュ
ーリング違反時に分岐を行なう命令であるが、これらの
命令はＷＡＩＴ命令とは異なり、命令実行が停止せずに
速やかに実行が完了する。したがって、これらの命令は
命令実行が停止することが望ましくないような状況での
使用が有効である。
【０１１９】図９は、ＢＴＨＩＵ命令を用いたプログラ
ムの一例である。このプログラムは、所定の時刻に出力
ポートにＨレベルを出力するものである。
ムの一例である。このプログラムは、所定の時刻に出力
ポートにＨレベルを出力するものである。
【０１２０】まず、出力ポートにアクセスするための準
備を行なう（行１〜行２）。すなわち、レジスタＲ０に
出力ポートアドレスｐｏｒｔが設定され（行１）、レジ
スタＲ１に出力ポートに出力する値ｏｎ（オンにする
値）が設定される（行２）。
備を行なう（行１〜行２）。すなわち、レジスタＲ０に
出力ポートアドレスｐｏｒｔが設定され（行１）、レジ
スタＲ１に出力ポートに出力する値ｏｎ（オンにする
値）が設定される（行２）。
【０１２１】次に、レジスタＲ２に出力ポートをオンに
する時刻が設定され（行３）、タイマレジスタＥＴＲが
“１”に初期化される（行４）。そして、レジスタＲ２
から“１００”を減算してレジスタＲ３に設定すること
によって準備開始時刻を求め（行５）、その値を時刻レ
ジスタ１２に設定する（行６）。
する時刻が設定され（行３）、タイマレジスタＥＴＲが
“１”に初期化される（行４）。そして、レジスタＲ２
から“１００”を減算してレジスタＲ３に設定すること
によって準備開始時刻を求め（行５）、その値を時刻レ
ジスタ１２に設定する（行６）。
【０１２２】次に、タイマレジスタ１１の値が時刻レジ
スタ１２に設定された準備開始時刻を過ぎているか否か
を判定し（行７）、タイマレジスタの値が準備開始時刻
を過ぎていなければサブルーチンbackgroundへ処理が移
行する（行８）。このサブルーチンbackgroundは余裕時
間内に完了する処理であり、現在時刻が準備開始時刻よ
りも前であれば出力ポートをオンにするまでに時間的な
余裕があるとみなされて実行される処理である。サブル
ーチンbackgroundから処理が戻ると、ラベルＬ１へ分岐
する（行９）。
スタ１２に設定された準備開始時刻を過ぎているか否か
を判定し（行７）、タイマレジスタの値が準備開始時刻
を過ぎていなければサブルーチンbackgroundへ処理が移
行する（行８）。このサブルーチンbackgroundは余裕時
間内に完了する処理であり、現在時刻が準備開始時刻よ
りも前であれば出力ポートをオンにするまでに時間的な
余裕があるとみなされて実行される処理である。サブル
ーチンbackgroundから処理が戻ると、ラベルＬ１へ分岐
する（行９）。
【０１２３】行７において、タイマレジスタの値が準備
開始時刻を過ぎていればラベルＬ２へ分岐し、時刻レジ
スタにレジスタＲ２に値、すなわち出力ポートをオンに
する時刻を設定し（行１０）、出力ポートをオンにする
時刻まで実行を停止する（行１１）。そして、タイマレ
ジスタの値が出力ポートをオンにする時刻になれば、出
力ポートをオンにする（行１２）。
開始時刻を過ぎていればラベルＬ２へ分岐し、時刻レジ
スタにレジスタＲ２に値、すなわち出力ポートをオンに
する時刻を設定し（行１０）、出力ポートをオンにする
時刻まで実行を停止する（行１１）。そして、タイマレ
ジスタの値が出力ポートをオンにする時刻になれば、出
力ポートをオンにする（行１２）。
【０１２４】以上説明したように、所定時刻までに十分
な余裕がある場合には、命令実行機構１０を停止させる
ことなく別の処理を行なわせることができるとともに、
所定の時刻に所定の動作を行なわせることが可能にな
る。
な余裕がある場合には、命令実行機構１０を停止させる
ことなく別の処理を行なわせることができるとともに、
所定の時刻に所定の動作を行なわせることが可能にな
る。
【０１２５】ＷＰＲＥＦＩＸ命令は、次の命令が時刻依
存命令であることを示す時刻修飾命令であり、次の命令
の実行をスケジューリング待ちの時間遅延させることを
指定する命令である。たとえば、ＷＰＲＥＦＩＸ命令の
次にＳＴＲ命令が記述されていれば、ＳＴＲ命令による
メモリへの書き込みはスケジューリング待ちの期間遅延
される。したがって、このＷＰＲＥＦＩＸ命令を用いる
ことによって、命令実行機構１０に上述したＷＳＴＲ命
令等の命令を追加することなく、同等の動作を行なわせ
ることが可能となる。このように、１つの時刻修飾命令
を追加するだけで、複数の時刻依存命令を追加した場合
と同等の効果が得られるので、基本となる命令セットに
多くの命令を追加して、それぞれに独自のコードを割り
当てるだけの余裕がない場合に有効である。
存命令であることを示す時刻修飾命令であり、次の命令
の実行をスケジューリング待ちの時間遅延させることを
指定する命令である。たとえば、ＷＰＲＥＦＩＸ命令の
次にＳＴＲ命令が記述されていれば、ＳＴＲ命令による
メモリへの書き込みはスケジューリング待ちの期間遅延
される。したがって、このＷＰＲＥＦＩＸ命令を用いる
ことによって、命令実行機構１０に上述したＷＳＴＲ命
令等の命令を追加することなく、同等の動作を行なわせ
ることが可能となる。このように、１つの時刻修飾命令
を追加するだけで、複数の時刻依存命令を追加した場合
と同等の効果が得られるので、基本となる命令セットに
多くの命令を追加して、それぞれに独自のコードを割り
当てるだけの余裕がない場合に有効である。
【０１２６】以上説明したように、本実施の形態におけ
る実時間プロセッサによれば、タイマレジスタ１１は継
続的に一定時間間隔で更新され、初期化等の時刻の前後
関係が不明となる操作が不要となるため、任意の時刻間
における経過時間を指定することが可能になった。ま
た、タイマレジスタ１１から所定時間を減算することが
できるため、タイマレジスタ１１がオーバフローする前
にタイマレジスタ１１の値を補正することが可能となっ
た。
る実時間プロセッサによれば、タイマレジスタ１１は継
続的に一定時間間隔で更新され、初期化等の時刻の前後
関係が不明となる操作が不要となるため、任意の時刻間
における経過時間を指定することが可能になった。ま
た、タイマレジスタ１１から所定時間を減算することが
できるため、タイマレジスタ１１がオーバフローする前
にタイマレジスタ１１の値を補正することが可能となっ
た。
【０１２７】また、時刻比較器１３がタイマレジスタ１
１の値と時刻レジスタ１２の値との一致および大小比較
を行なうようにしたので、スケジューリング待ち、スケ
ジューリング成立またはスケジューリング違反の発生を
検出することが可能となった。また、命令実行機構１０
は、時刻比較器１３による比較結果に依存して分岐を行
なう命令、および命令実行を遅延する命令を実行するよ
うにしたので、スケジューリング待ち、スケジューリン
グ成立およびスケジューリング違反の３つの状態にあわ
せてプログラム処理の流れを制御することが可能となっ
た。
１の値と時刻レジスタ１２の値との一致および大小比較
を行なうようにしたので、スケジューリング待ち、スケ
ジューリング成立またはスケジューリング違反の発生を
検出することが可能となった。また、命令実行機構１０
は、時刻比較器１３による比較結果に依存して分岐を行
なう命令、および命令実行を遅延する命令を実行するよ
うにしたので、スケジューリング待ち、スケジューリン
グ成立およびスケジューリング違反の３つの状態にあわ
せてプログラム処理の流れを制御することが可能となっ
た。
【０１２８】（実施の形態２）図１０は、本発明の実施
の形態２における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、実行時間レジスタ２１、ＴＦ
レジスタ２２および組合わせ論理回路２３が追加され、
命令実行機構にこれらの追加された回路を制御する機能
を付加した点のみが異なる。したがって、重複する構成
および機能の詳細な説明は繰り返さない。なお、実時間
プロセッサの参照符号を１ａとし、命令実行機構の参照
符号を１０ａとして説明する。
の形態２における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、実行時間レジスタ２１、ＴＦ
レジスタ２２および組合わせ論理回路２３が追加され、
命令実行機構にこれらの追加された回路を制御する機能
を付加した点のみが異なる。したがって、重複する構成
および機能の詳細な説明は繰り返さない。なお、実時間
プロセッサの参照符号を１ａとし、命令実行機構の参照
符号を１０ａとして説明する。
【０１２９】実行時刻レジスタ２１のデータ入力端子に
はＴＲＱ信号が、クロック入力端子にはＥＲＣＫ信号
が、出力端子にはＥＲＱ信号がそれぞれ接続されてい
る。ＴＲＱの値は、ＥＲＣＫ信号の立ち上がりエッジで
実行時刻レジスタ２１に取り込まれ、ＥＲＱ信号として
出力される。
はＴＲＱ信号が、クロック入力端子にはＥＲＣＫ信号
が、出力端子にはＥＲＱ信号がそれぞれ接続されてい
る。ＴＲＱの値は、ＥＲＣＫ信号の立ち上がりエッジで
実行時刻レジスタ２１に取り込まれ、ＥＲＱ信号として
出力される。
【０１３０】ＴＦレジスタ２２のデータ入力端子にはＴ
ＦＤ信号が、クロック入力端子にはＴＦＣＫ信号が、出
力端子にはＴＦＱ信号がそれぞれ接続されている。ＴＦ
Ｄの値は、ＴＦＣＫ信号の立ち上がりエッジでＴＦレジ
スタ２２に取り込まれ、ＴＦＱ信号として出力される。
ＦＤ信号が、クロック入力端子にはＴＦＣＫ信号が、出
力端子にはＴＦＱ信号がそれぞれ接続されている。ＴＦ
Ｄの値は、ＴＦＣＫ信号の立ち上がりエッジでＴＦレジ
スタ２２に取り込まれ、ＴＦＱ信号として出力される。
【０１３１】組合わせ論理回路２３の入力端子にはＴＦ
Ｑ信号、ＴＦＬＤ信号、ＴＦＲＳＴ信号、ＴＧＴＵ信号
およびＴＦＳＥＴ信号が、出力端子にはＴＦＤ信号がそ
れぞれ接続されている。ＴＦＬＤ信号、ＴＦＲＳＴ信号
およびＴＦＳＥＴ信号は、2つ以上の信号がＨレベルと
ならないように制御される。
Ｑ信号、ＴＦＬＤ信号、ＴＦＲＳＴ信号、ＴＧＴＵ信号
およびＴＦＳＥＴ信号が、出力端子にはＴＦＤ信号がそ
れぞれ接続されている。ＴＦＬＤ信号、ＴＦＲＳＴ信号
およびＴＦＳＥＴ信号は、2つ以上の信号がＨレベルと
ならないように制御される。
【０１３２】ＴＦＲＳＴ信号がＨレベルであればＴＦＤ
信号がＬレベルとなり、ＴＦＣＫ信号の立ち上がりエッ
ジでＴＦレジスタ２２がクリアされる。また、ＴＦＳＥ
Ｔ信号がＨレベルであればＴＦＤ信号がＨレベルとな
り、ＴＦＣＫ信号の立ち上がりエッジでＴＦレジスタ２
２がセットされる。また、ＴＦＬＤ信号がＨレベルであ
ればＴＧＴＵの値がＴＦＤ信号として出力され、ＴＦＣ
Ｋ信号の立ち上がりエッジでＴＦレジスタ２２に設定さ
れる。また、ＴＦＣＫ信号の立ち上がり時にＴＦＬＤ信
号がＬレベルであれば、一度設定されたＴＦレジスタ２
２の値が保存される。なお、ＴＦレジスタ２２の値は、
命令実行機構１０ａによりＴフラグとして参照される。
信号がＬレベルとなり、ＴＦＣＫ信号の立ち上がりエッ
ジでＴＦレジスタ２２がクリアされる。また、ＴＦＳＥ
Ｔ信号がＨレベルであればＴＦＤ信号がＨレベルとな
り、ＴＦＣＫ信号の立ち上がりエッジでＴＦレジスタ２
２がセットされる。また、ＴＦＬＤ信号がＨレベルであ
ればＴＧＴＵの値がＴＦＤ信号として出力され、ＴＦＣ
Ｋ信号の立ち上がりエッジでＴＦレジスタ２２に設定さ
れる。また、ＴＦＣＫ信号の立ち上がり時にＴＦＬＤ信
号がＬレベルであれば、一度設定されたＴＦレジスタ２
２の値が保存される。なお、ＴＦレジスタ２２の値は、
命令実行機構１０ａによりＴフラグとして参照される。
【０１３３】図１１は、本実施の形態における実時間プ
ロセッサに追加された命令の一覧を示す図である。それ
ぞれの命令の動作は図１１に説明されているので、ここ
での詳細な説明は行なわない。
ロセッサに追加された命令の一覧を示す図である。それ
ぞれの命令の動作は図１１に説明されているので、ここ
での詳細な説明は行なわない。
【０１３４】図１２は、図１１に示す追加命令を用いた
プログラムの一例を示す図である。このプログラムは、
実行時刻レジスタ２１を用いてスケジューリング違反を
検出して回復処理を行なうものである。また、図１３は
命令実行機構１０ａが図1２に示すプログラムを実行し
た場合の動作タイミングを示すタイミングチャートであ
る。
プログラムの一例を示す図である。このプログラムは、
実行時刻レジスタ２１を用いてスケジューリング違反を
検出して回復処理を行なうものである。また、図１３は
命令実行機構１０ａが図1２に示すプログラムを実行し
た場合の動作タイミングを示すタイミングチャートであ
る。
【０１３５】まず、時刻レジスタ１２に“２”が設定さ
れ（行１）、タイマレジスタ１１の値が時刻レジスタ１
２の値以上となるまで、すなわち、スケジューリング待
ち状態にある期間、命令実行完了が遅延される（行
２）。タイマレジスタ１１の値が“２”となってスケジ
ューリングが成立すると、実行完了時のタイマレジスタ
１１の値、すなわち、“２”が実行時刻レジスタ２１に
設定される。図１３に示すように、命令実行機構１０ａ
がスケジューリング成立を検出すると、ｔ２２に示すタ
イミングで命令実行機構１０ａがＥＲＣＫ信号にパルス
を出力する。その立ち上がりエッジで、実行時刻レジス
タ２１にタイマレジスタ１１から出力されるＴＲＱの値
が取り込まれ、ＥＲＱ信号に“２”が出力される。
れ（行１）、タイマレジスタ１１の値が時刻レジスタ１
２の値以上となるまで、すなわち、スケジューリング待
ち状態にある期間、命令実行完了が遅延される（行
２）。タイマレジスタ１１の値が“２”となってスケジ
ューリングが成立すると、実行完了時のタイマレジスタ
１１の値、すなわち、“２”が実行時刻レジスタ２１に
設定される。図１３に示すように、命令実行機構１０ａ
がスケジューリング成立を検出すると、ｔ２２に示すタ
イミングで命令実行機構１０ａがＥＲＣＫ信号にパルス
を出力する。その立ち上がりエッジで、実行時刻レジス
タ２１にタイマレジスタ１１から出力されるＴＲＱの値
が取り込まれ、ＥＲＱ信号に“２”が出力される。
【０１３６】次に、時刻レジスタ１２に“７”が設定さ
れ（行３）、実行時間が不定であるサブルーチンsubrou
tineへ処理が移行する（行４）。そして、このサブルー
チンから処理が戻ると、再びＷＭＯＶ命令が実行される
（行５）。サブルーチンsubroutineの実行が予想外に長
くなったために、指定時刻“７”（図１３のｔ２３に示
すタイミング）よりも遅れてＷＭＯＶ命令が実行された
とする。この時スケジューリング違反が発生しており
（図１３のｔ２４に示すタイミング）、時刻レジスタ１
２に“７”が設定されているにもかかわらず、実行時刻
レジスタ２１には“８”が設定されている。実行時刻レ
ジスタ２１の値を設定値“７”と比較すると（行６）、
実行時刻レジスタ２１の値の方が設定値よりも大きいの
で、回復処理ルーチンrecoverへ処理が移行する（行
７）。
れ（行３）、実行時間が不定であるサブルーチンsubrou
tineへ処理が移行する（行４）。そして、このサブルー
チンから処理が戻ると、再びＷＭＯＶ命令が実行される
（行５）。サブルーチンsubroutineの実行が予想外に長
くなったために、指定時刻“７”（図１３のｔ２３に示
すタイミング）よりも遅れてＷＭＯＶ命令が実行された
とする。この時スケジューリング違反が発生しており
（図１３のｔ２４に示すタイミング）、時刻レジスタ１
２に“７”が設定されているにもかかわらず、実行時刻
レジスタ２１には“８”が設定されている。実行時刻レ
ジスタ２１の値を設定値“７”と比較すると（行６）、
実行時刻レジスタ２１の値の方が設定値よりも大きいの
で、回復処理ルーチンrecoverへ処理が移行する（行
７）。
【０１３７】回復処理ルーチンrecoverから処理が戻る
と、時刻レジスタ１２に“１３”を設定し（行８）、再
びＷＭＯＶ命令を実行する（行９）。このＷＭＯＶ命令
の実行完了時（図１３のｔ２５に示すタイミング）に、
タイマレジスタ１１の値が“１３”となり、ｔ２６に示
すタイミングで実行時刻レジスタ２１に値“１３”が設
定される。そして、実行時刻レジスタ２１と指定時刻
“１３”とが比較される（行１０）。この比較によって
は、スケジューリング違反が検出されないので、回復処
理ルーチンrecoverへ処理が移行せず（行１１）、次の
命令の実行を行なう。このように、実行時刻レジスタ２
１の値と指定時刻とを比較することによって、スケジュ
ーリング違反を検出することが可能となり、その回復処
理を行なうことが可能となる。
と、時刻レジスタ１２に“１３”を設定し（行８）、再
びＷＭＯＶ命令を実行する（行９）。このＷＭＯＶ命令
の実行完了時（図１３のｔ２５に示すタイミング）に、
タイマレジスタ１１の値が“１３”となり、ｔ２６に示
すタイミングで実行時刻レジスタ２１に値“１３”が設
定される。そして、実行時刻レジスタ２１と指定時刻
“１３”とが比較される（行１０）。この比較によって
は、スケジューリング違反が検出されないので、回復処
理ルーチンrecoverへ処理が移行せず（行１１）、次の
命令の実行を行なう。このように、実行時刻レジスタ２
１の値と指定時刻とを比較することによって、スケジュ
ーリング違反を検出することが可能となり、その回復処
理を行なうことが可能となる。
【０１３８】図１４は、図１１に示す追加命令を用いた
プログラムの他の一例を示している。このプログラム
は、図１１に示すＷＡＩＴ２命令とＴフラグとを用いて
スケジューリング違反を検出するものである。Ｔフラグ
は、ＷＡＩＴ２命令またはＷＡＩＴ３命令によって変化
する条件フラグであって、図１０に示すＴＦレジスタ２
２に設定された値と一致する。また、図１５は、命令実
行機構１０ａが図1４に示すプログラムを実行した場合
の動作タイミングを示すタイミングチャートである。
プログラムの他の一例を示している。このプログラム
は、図１１に示すＷＡＩＴ２命令とＴフラグとを用いて
スケジューリング違反を検出するものである。Ｔフラグ
は、ＷＡＩＴ２命令またはＷＡＩＴ３命令によって変化
する条件フラグであって、図１０に示すＴＦレジスタ２
２に設定された値と一致する。また、図１５は、命令実
行機構１０ａが図1４に示すプログラムを実行した場合
の動作タイミングを示すタイミングチャートである。
【０１３９】まず、時刻レジスタ１２に指定時刻“２”
が設定される（行１）。そして、指定時刻まで実行を停
止した後、Ｔフラグを設定する（行２）。図１５のｔ３
１に示すタイミングまで命令の実行完了が遅延され、ｔ
３２に示すタイミングでＴフラグの設定が行なわれる。
ｔ３２においては、スケジューリングが成立した状態
（ＴＧＴＵ信号がＬレベル）であるので、Ｔフラグはク
リアされる。
が設定される（行１）。そして、指定時刻まで実行を停
止した後、Ｔフラグを設定する（行２）。図１５のｔ３
１に示すタイミングまで命令の実行完了が遅延され、ｔ
３２に示すタイミングでＴフラグの設定が行なわれる。
ｔ３２においては、スケジューリングが成立した状態
（ＴＧＴＵ信号がＬレベル）であるので、Ｔフラグはク
リアされる。
【０１４０】次に、時刻レジスタ１２に指定時刻“７”
が設定される（行３）。そして、実行時間が不定である
サブルーチンsubroutineへ処理が移行する（行４）。サ
ブルーチンsubroutineから処理が戻ると、指定時刻まで
実行を停止した後、Ｔフラグを設定する（行５）。サブ
ルーチンsubroutineの実行が予想外に長くなったため
に、指定時刻“７”（図１５のｔ３３に示すタイミン
グ）よりも遅れてＷＡＩＴ２命令が実行されたとする。
この時スケジューリング違反が発生しており（図１５の
ｔ３４に示すタイミング）、ＴＦレジスタ２２から出力
されるＴＦＱ信号がＨレベルとなる。
が設定される（行３）。そして、実行時間が不定である
サブルーチンsubroutineへ処理が移行する（行４）。サ
ブルーチンsubroutineから処理が戻ると、指定時刻まで
実行を停止した後、Ｔフラグを設定する（行５）。サブ
ルーチンsubroutineの実行が予想外に長くなったため
に、指定時刻“７”（図１５のｔ３３に示すタイミン
グ）よりも遅れてＷＡＩＴ２命令が実行されたとする。
この時スケジューリング違反が発生しており（図１５の
ｔ３４に示すタイミング）、ＴＦレジスタ２２から出力
されるＴＦＱ信号がＨレベルとなる。
【０１４１】Ｔフラグがセットされているため、ラベル
ＯＫ１への分岐は行なわれず（行６）、回復処理ルーチ
ンrecoverへ処理が移行する（行７）。回復処理ルーチ
ンrecoverから処理が戻ると、時刻レジスタ１２に指定
時刻“１３”を設定する（行８）。そして、指定時刻ま
で実行を停止した後（図１５のｔ３５に示すタイミン
グ）、Ｔフラグが設定される（行９）。この時、スケジ
ューリング成立状態（ＴＧＴＵ信号がＬレベル）にある
ため、図１５のｔ３６に示すタイミングでＴフラグがク
リアされる。
ＯＫ１への分岐は行なわれず（行６）、回復処理ルーチ
ンrecoverへ処理が移行する（行７）。回復処理ルーチ
ンrecoverから処理が戻ると、時刻レジスタ１２に指定
時刻“１３”を設定する（行８）。そして、指定時刻ま
で実行を停止した後（図１５のｔ３５に示すタイミン
グ）、Ｔフラグが設定される（行９）。この時、スケジ
ューリング成立状態（ＴＧＴＵ信号がＬレベル）にある
ため、図１５のｔ３６に示すタイミングでＴフラグがク
リアされる。
【０１４２】再びスケジューリング違反であるか否かの
判定を行なうが（行１０）、Ｔフラグがクリアされてい
るのでラベルＯＫ２へ分岐して、回復処理ルーチンreco
verの処理は行なわれない。
判定を行なうが（行１０）、Ｔフラグがクリアされてい
るのでラベルＯＫ２へ分岐して、回復処理ルーチンreco
verの処理は行なわれない。
【０１４３】図１６は、図１１に示す追加命令を用いた
プログラムのさらに他の一例を示している。このプログ
ラムは、図１１に示すＷＡＩＴ３命令とＴフラグとを用
いてスケジューリング違反を検出するものである。Ｔフ
ラグは、ＷＡＩＴ３命令の実行完了時点でＴＧＴＵ信号
がＨレベルである場合、すなわち、スケジューリング違
反が発生している場合にセットされる。しかし、Ｔフラ
グが一度セットされると、次にＷＡＩＴ３命令の実行終
了時点でＴＧＴＵ信号がＬレベルであり、ＴＥＱＵ信号
がＨレベルの場合、すなわち、スケジューリング成立状
態の場合であっても、Ｔフラグがクリアされない点がＷ
ＡＩＴ２命令と異なる。また、図１７は、命令実行機構
１０ａが図１６に示すプログラムを実行した場合の動作
タイミングを示すタイミングチャートである。
プログラムのさらに他の一例を示している。このプログ
ラムは、図１１に示すＷＡＩＴ３命令とＴフラグとを用
いてスケジューリング違反を検出するものである。Ｔフ
ラグは、ＷＡＩＴ３命令の実行完了時点でＴＧＴＵ信号
がＨレベルである場合、すなわち、スケジューリング違
反が発生している場合にセットされる。しかし、Ｔフラ
グが一度セットされると、次にＷＡＩＴ３命令の実行終
了時点でＴＧＴＵ信号がＬレベルであり、ＴＥＱＵ信号
がＨレベルの場合、すなわち、スケジューリング成立状
態の場合であっても、Ｔフラグがクリアされない点がＷ
ＡＩＴ２命令と異なる。また、図１７は、命令実行機構
１０ａが図１６に示すプログラムを実行した場合の動作
タイミングを示すタイミングチャートである。
【０１４４】まず、時刻レジスタ１２に指定時刻“２”
が設定される（行１）。そして、指定時刻まで実行を停
止した後、Ｔフラグが設定される（行２）。図１７のｔ
４１に示すタイミングまで命令の実行完了が遅延され、
ｔ４２に示すタイミングでＴフラグの設定が行なわれ
る。ｔ４２においては、スケジューリングが成立した状
態（ＴＧＴＵ信号がＬレベル）であるので、Ｔフラグは
クリアされる。
が設定される（行１）。そして、指定時刻まで実行を停
止した後、Ｔフラグが設定される（行２）。図１７のｔ
４１に示すタイミングまで命令の実行完了が遅延され、
ｔ４２に示すタイミングでＴフラグの設定が行なわれ
る。ｔ４２においては、スケジューリングが成立した状
態（ＴＧＴＵ信号がＬレベル）であるので、Ｔフラグは
クリアされる。
【０１４５】次に、時刻レジスタ１２に指定時刻“７”
が設定される（行３）。そして、実行時間が不定である
サブルーチンsubroutineへ処理が移行する（行４）。サ
ブルーチンsubroutineから処理が戻ると、指定時刻まで
実行を停止した後、Ｔフラグを設定する（行５）。サブ
ルーチンsubroutineの実行が予想外に長くなったため
に、指定時刻“７”（図１７のｔ４３に示すタイミン
グ）よりも遅れてＷＡＩＴ３命令が実行されたとする。
この時スケジューリング違反が発生しており（図１７の
ｔ４４に示すタイミング）、ＴＦレジスタ２２から出力
されるＴＦＱ信号がＨレベルとなる。
が設定される（行３）。そして、実行時間が不定である
サブルーチンsubroutineへ処理が移行する（行４）。サ
ブルーチンsubroutineから処理が戻ると、指定時刻まで
実行を停止した後、Ｔフラグを設定する（行５）。サブ
ルーチンsubroutineの実行が予想外に長くなったため
に、指定時刻“７”（図１７のｔ４３に示すタイミン
グ）よりも遅れてＷＡＩＴ３命令が実行されたとする。
この時スケジューリング違反が発生しており（図１７の
ｔ４４に示すタイミング）、ＴＦレジスタ２２から出力
されるＴＦＱ信号がＨレベルとなる。
【０１４６】次に、時刻レジスタ１２に指定時刻“１
３”が設定される（行６）。そして、指定時刻まで実行
を停止した後（図１７のｔ４４に示すタイミング）、Ｔ
フラグが設定される（行９）。この時、ＴＧＴＵ信号が
ＬレベルでありＴＥＱＵ信号がＨレベルである状態、す
なわち、スケジューリング成立状態にあるが、図１７の
ｔ４６のタイミングに示すようにＴフラグがセットされ
た状態が保存される。
３”が設定される（行６）。そして、指定時刻まで実行
を停止した後（図１７のｔ４４に示すタイミング）、Ｔ
フラグが設定される（行９）。この時、ＴＧＴＵ信号が
ＬレベルでありＴＥＱＵ信号がＨレベルである状態、す
なわち、スケジューリング成立状態にあるが、図１７の
ｔ４６のタイミングに示すようにＴフラグがセットされ
た状態が保存される。
【０１４７】次に、スケジューリング違反であるか否か
の判定を行なうが（行８）、Ｔフラグがセットされてい
るのでラベルＯＫへ分岐せず、回復処理ルーチンrecove
rへ処理が移行する（行９）。このように、ＷＡＩＴ３
命令を用いてプログラムを作成することによって、スケ
ジューリング違反の検出と回復とを行なうことが可能と
なる。上述したＷＡＩＴ２命令と比較して、ＷＡＩＴ３
命令を用いたプログラムにおいては、複数箇所のいずれ
かでスケジューリング違反が発生したことを、一箇所の
チェックで検出することが可能となる。
の判定を行なうが（行８）、Ｔフラグがセットされてい
るのでラベルＯＫへ分岐せず、回復処理ルーチンrecove
rへ処理が移行する（行９）。このように、ＷＡＩＴ３
命令を用いてプログラムを作成することによって、スケ
ジューリング違反の検出と回復とを行なうことが可能と
なる。上述したＷＡＩＴ２命令と比較して、ＷＡＩＴ３
命令を用いたプログラムにおいては、複数箇所のいずれ
かでスケジューリング違反が発生したことを、一箇所の
チェックで検出することが可能となる。
【０１４８】以上説明したように、本実施の形態におけ
る実時間プロセッサによれば、実行時刻レジスタ２１が
時刻依存命令を実行した時の時刻を保存するようにした
ので、たとえば、スケジューリング違反が発生した場合
に時刻依存命令の実行時刻が指定時刻にどれだけ遅れて
いるかを知ることができ、スケジューリング違反の回復
処理を行なうことが容易になった。
る実時間プロセッサによれば、実行時刻レジスタ２１が
時刻依存命令を実行した時の時刻を保存するようにした
ので、たとえば、スケジューリング違反が発生した場合
に時刻依存命令の実行時刻が指定時刻にどれだけ遅れて
いるかを知ることができ、スケジューリング違反の回復
処理を行なうことが容易になった。
【０１４９】また、ＴＦレジスタ２２はスケジューリン
グ違反があったことを保存するようにしたので、その後
で実行されるプログラムによってスケジューリング違反
があったことを容易に知ることができるようになった。
また、命令実行機構１０ａはＴＦレジスタ２２の値に依
存して分岐を行なう命令を実行するようにしたので、ス
ケジューリング違反が発生した場合におけるプログラム
処理の流れを制御することが可能となった。
グ違反があったことを保存するようにしたので、その後
で実行されるプログラムによってスケジューリング違反
があったことを容易に知ることができるようになった。
また、命令実行機構１０ａはＴＦレジスタ２２の値に依
存して分岐を行なう命令を実行するようにしたので、ス
ケジューリング違反が発生した場合におけるプログラム
処理の流れを制御することが可能となった。
【０１５０】（実施の形態３）図１８は、本発明の実施
の形態３における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、減算器１５に入力する値を選
択するセレクタ３０と、時刻レジスタ１２に入力する値
を選択するセレクタ３１と、時刻レジスタ１２に記憶さ
れる値からタイマレジスタ１１の値を減算する減算器３
２が追加され、命令実行機構にこれらの追加された回路
を制御する機能を付加した点のみが異なる。したがっ
て、重複する構成および機能の詳細な説明は繰り返さな
い。なお、実時間プロセッサの参照符号を１ｂとし、命
令実行機構の参照符号を１０ｂとして説明する。
の形態３における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、減算器１５に入力する値を選
択するセレクタ３０と、時刻レジスタ１２に入力する値
を選択するセレクタ３１と、時刻レジスタ１２に記憶さ
れる値からタイマレジスタ１１の値を減算する減算器３
２が追加され、命令実行機構にこれらの追加された回路
を制御する機能を付加した点のみが異なる。したがっ
て、重複する構成および機能の詳細な説明は繰り返さな
い。なお、実時間プロセッサの参照符号を１ｂとし、命
令実行機構の参照符号を１０ｂとして説明する。
【０１５１】セレクタ３０の一方の入力端子にはＭＴＲ
ＳＤ信号が、他方の入力端子にはＵＲＱ信号が、選択信
号入力端子にはＴＲＳＤＳ信号が、出力端子にはＴＲＳ
Ｄ信号がそれぞれ接続されている。ＴＲＳＤＳ信号がＬ
レベルの場合には、ＭＴＲＳＤの値がＴＲＳＤ信号とし
て出力され、ＴＲＳＤＳ信号がＨレベルの場合には、Ｕ
ＲＱの値がＴＲＳＤ信号として出力される。
ＳＤ信号が、他方の入力端子にはＵＲＱ信号が、選択信
号入力端子にはＴＲＳＤＳ信号が、出力端子にはＴＲＳ
Ｄ信号がそれぞれ接続されている。ＴＲＳＤＳ信号がＬ
レベルの場合には、ＭＴＲＳＤの値がＴＲＳＤ信号とし
て出力され、ＴＲＳＤＳ信号がＨレベルの場合には、Ｕ
ＲＱの値がＴＲＳＤ信号として出力される。
【０１５２】セレクタ３１の一方の入力端子にはＭＵＲ
Ｄ信号が、他方の入力端子にはＭＵＲＳＤ信号が、一方
の選択信号入力端子にはＵＲＲＳＴ信号が、他方の選択
信号入力端子にはＵＲＳＵＢ信号が、出力端子にはＵＲ
Ｄ信号がそれぞれ接続されている。ＵＲＲＳＴ信号がＨ
レベルであれば、他の入力信号に関係なくＵＲＤ信号に
“０”が出力される。また、ＵＲＲＳＴ信号がＬレベル
であり、ＵＲＳＵＢ信号がＬレベルであれば、ＭＵＲＤ
の値がＵＲＤ信号として出力される。また、ＵＲＲＳＴ
信号がＬレベルであり、ＵＲＳＵＢ信号がＨレベルであ
れば、ＭＵＲＳＤの値がＵＲＤ信号として出力される。
Ｄ信号が、他方の入力端子にはＭＵＲＳＤ信号が、一方
の選択信号入力端子にはＵＲＲＳＴ信号が、他方の選択
信号入力端子にはＵＲＳＵＢ信号が、出力端子にはＵＲ
Ｄ信号がそれぞれ接続されている。ＵＲＲＳＴ信号がＨ
レベルであれば、他の入力信号に関係なくＵＲＤ信号に
“０”が出力される。また、ＵＲＲＳＴ信号がＬレベル
であり、ＵＲＳＵＢ信号がＬレベルであれば、ＭＵＲＤ
の値がＵＲＤ信号として出力される。また、ＵＲＲＳＴ
信号がＬレベルであり、ＵＲＳＵＢ信号がＨレベルであ
れば、ＭＵＲＳＤの値がＵＲＤ信号として出力される。
【０１５３】減算器３２の一方の入力端子にはＵＲＱ信
号が、他方の入力端子にはＴＲＱ信号が、出力端子には
ＭＵＲＳＤ信号がそれぞれ接続されている。減算器３２
は、ＵＲＱの値からＴＲＱの値を減算し、その結果をＭ
ＵＲＳＤ信号として出力する。
号が、他方の入力端子にはＴＲＱ信号が、出力端子には
ＭＵＲＳＤ信号がそれぞれ接続されている。減算器３２
は、ＵＲＱの値からＴＲＱの値を減算し、その結果をＭ
ＵＲＳＤ信号として出力する。
【０１５４】図１９は、本実施の形態における実時間プ
ロセッサに追加された命令の一覧を示す図である。ＮＯ
ＲＭ１命令、ＮＯＲＭ２命令およびＮＯＲＭ３命令は、
時刻を補正する命令であり、それぞれの命令の動作は図
１９に説明されているので、ここでの詳細な説明は行な
わない。
ロセッサに追加された命令の一覧を示す図である。ＮＯ
ＲＭ１命令、ＮＯＲＭ２命令およびＮＯＲＭ３命令は、
時刻を補正する命令であり、それぞれの命令の動作は図
１９に説明されているので、ここでの詳細な説明は行な
わない。
【０１５５】図２０は、図１９に示す追加命令を用いた
プログラムの一例を示す図である。このプログラムは、
ＮＯＲＭ１命令、ＮＯＲＭ２命令およびＮＯＲＭ３命令
を用いて時刻を補正しているが、それぞれの命令を説明
するためのものであり、特に意味のある動作ではない。
また、図２１は命令実行機構１０ｂが図２０に示すプロ
グラムを実行した場合の動作タイミングを示すタイミン
グチャートである。
プログラムの一例を示す図である。このプログラムは、
ＮＯＲＭ１命令、ＮＯＲＭ２命令およびＮＯＲＭ３命令
を用いて時刻を補正しているが、それぞれの命令を説明
するためのものであり、特に意味のある動作ではない。
また、図２１は命令実行機構１０ｂが図２０に示すプロ
グラムを実行した場合の動作タイミングを示すタイミン
グチャートである。
【０１５６】まず、ＮＯＲＭ２命令によって時刻の補正
を行なう（行１）。ＮＯＲＭ２命令は、時刻レジスタ１
２の値がタイマレジスタ１１の値より大きい場合、すな
わち、スケジューリング待ち状態の場合に利用可能な時
刻補正命令である。したがって、ＮＯＲＭ２命令はＷＡ
ＩＴ命令等の命令実行の遅延を伴う時刻依存命令の実行
完了後、さらに時刻レジスタ１２の値を更新した後での
利用が望ましい。
を行なう（行１）。ＮＯＲＭ２命令は、時刻レジスタ１
２の値がタイマレジスタ１１の値より大きい場合、すな
わち、スケジューリング待ち状態の場合に利用可能な時
刻補正命令である。したがって、ＮＯＲＭ２命令はＷＡ
ＩＴ命令等の命令実行の遅延を伴う時刻依存命令の実行
完了後、さらに時刻レジスタ１２の値を更新した後での
利用が望ましい。
【０１５７】図２１のｔ５１のタイミングに示すよう
に、ＮＯＲＭ２命令が実行されると時刻レジスタ１２の
値ＵＲＱからタイマレジスタ１１の値ＴＲＱが減算さ
れ、タイマレジスタ１１に値“１”が設定される。この
ように、時刻レジスタ１２の値とタイマレジスタ１１の
値との差分を一定に保ったまま、各レジスタの値の絶対
値が小さくなるように補正される。
に、ＮＯＲＭ２命令が実行されると時刻レジスタ１２の
値ＵＲＱからタイマレジスタ１１の値ＴＲＱが減算さ
れ、タイマレジスタ１１に値“１”が設定される。この
ように、時刻レジスタ１２の値とタイマレジスタ１１の
値との差分を一定に保ったまま、各レジスタの値の絶対
値が小さくなるように補正される。
【０１５８】ＮＯＲＭ２命令の実行前には時刻レジスタ
１２の値からタイマレジスタ１１の値を減算した値が３
（＝１２０−１１７）であり、ＮＯＲＭ２命令の実行後
にはその減算した値が２（＝３−１）となっている。各
レジスタの補正の間にＴＲＣＫ信号の立ち上がりエッジ
が１つあるため、タイマレジスタ１１の値がインクリメ
ントされていることを考慮すれば、時刻レジスタ１１の
値とタイマレジスタ１１の値との差分は保存されている
と言える。
１２の値からタイマレジスタ１１の値を減算した値が３
（＝１２０−１１７）であり、ＮＯＲＭ２命令の実行後
にはその減算した値が２（＝３−１）となっている。各
レジスタの補正の間にＴＲＣＫ信号の立ち上がりエッジ
が１つあるため、タイマレジスタ１１の値がインクリメ
ントされていることを考慮すれば、時刻レジスタ１１の
値とタイマレジスタ１１の値との差分は保存されている
と言える。
【０１５９】次に、サブルーチンsubroutineへ処理が移
行する（行２）。そして、サブルーチンsubroutineから
処理が戻ると、ＮＯＲＭ１命令によって時刻の補正を行
なう（行３）。ＮＯＲＭ１命令は、タイマレジスタ１１
の値が時刻レジスタ１２の値より大きい場合、すなわ
ち、スケジューリング違反の場合に利用可能な時刻補正
命令である。したがって、ＮＯＲＭ１命令はＷＡＩＴ命
令等の命令実行の遅延を伴う時刻依存命令の実行完了後
での利用が望ましい。
行する（行２）。そして、サブルーチンsubroutineから
処理が戻ると、ＮＯＲＭ１命令によって時刻の補正を行
なう（行３）。ＮＯＲＭ１命令は、タイマレジスタ１１
の値が時刻レジスタ１２の値より大きい場合、すなわ
ち、スケジューリング違反の場合に利用可能な時刻補正
命令である。したがって、ＮＯＲＭ１命令はＷＡＩＴ命
令等の命令実行の遅延を伴う時刻依存命令の実行完了後
での利用が望ましい。
【０１６０】図２１のｔ５２のタイミングに示すよう
に、ＮＯＲＭ１命令が実行されるとタイマレジスタ１１
の値ＴＲＱから時刻レジスタ１２の値ＵＲＱが減算さ
れ、時刻レジスタ１２に値“０”が設定される。このよ
うに、タイマレジスタ１１と時刻レジスタ１２の値との
差分を一定に保ったまま、各レジスタの値の絶対値が小
さくなるように補正される。
に、ＮＯＲＭ１命令が実行されるとタイマレジスタ１１
の値ＴＲＱから時刻レジスタ１２の値ＵＲＱが減算さ
れ、時刻レジスタ１２に値“０”が設定される。このよ
うに、タイマレジスタ１１と時刻レジスタ１２の値との
差分を一定に保ったまま、各レジスタの値の絶対値が小
さくなるように補正される。
【０１６１】ＮＯＲＭ１命令の実行前にはタイマレジス
タ１１の値から時刻レジスタ１２の値を減算した値が１
（＝４−３）であり、ＮＯＲＭ１命令の実行後にはその
減算した値が２（＝２−０）となっている。各レジスタ
の補正の間にＴＲＣＫ信号の立ち上がりエッジが１つあ
るため、タイマレジスタ１１の値がインクリメントされ
ていることを考慮すれば、タイマレジスタ１１の値と時
刻レジスタ１２の値との差分は保存されていると言え
る。
タ１１の値から時刻レジスタ１２の値を減算した値が１
（＝４−３）であり、ＮＯＲＭ１命令の実行後にはその
減算した値が２（＝２−０）となっている。各レジスタ
の補正の間にＴＲＣＫ信号の立ち上がりエッジが１つあ
るため、タイマレジスタ１１の値がインクリメントされ
ていることを考慮すれば、タイマレジスタ１１の値と時
刻レジスタ１２の値との差分は保存されていると言え
る。
【０１６２】次に、時刻レジスタ１２に指定時刻“６”
が設定される（行４）。そして、実行時間が不定である
サブルーチンsubroutineへ処理が移行する（行５）。サ
ブルーチンsubroutineから処理が戻ると、ＮＯＲＭ３命
令によって時刻の補正を行なう（行６）。ＮＯＲＭ３命
令は、タイマレジスタ１１の値と時刻レジスタ１２の値
との関係にかかわらず利用可能な時刻補正命令である。
したがって、ＮＯＲＭ２命令（行１）またはＮＯＲＭ１
命令（行３）の代わりにＮＯＲＭ３命令を用いることも
可能である。
が設定される（行４）。そして、実行時間が不定である
サブルーチンsubroutineへ処理が移行する（行５）。サ
ブルーチンsubroutineから処理が戻ると、ＮＯＲＭ３命
令によって時刻の補正を行なう（行６）。ＮＯＲＭ３命
令は、タイマレジスタ１１の値と時刻レジスタ１２の値
との関係にかかわらず利用可能な時刻補正命令である。
したがって、ＮＯＲＭ２命令（行１）またはＮＯＲＭ１
命令（行３）の代わりにＮＯＲＭ３命令を用いることも
可能である。
【０１６３】図２１のｔ５４のタイミングに示すよう
に、タイマレジスタ１１の値と時刻レジスタ１２の値と
が等しいため、タイマレジスタ１１に“１”が設定さ
れ、時刻レジスタ１２に“０”が設定される。このよう
に、タイマレジスタ１１の値と時刻レジスタ１２の値と
の差分を一定に保ったまま、各レジスタの値の絶対値が
小さくなるように補正される。なお、図１９に示すよう
に、ＮＯＲＭ３命令は、スケジューリング違反の場合に
はＮＯＲＭ１命令と同じ動作を行ない、スケジューリン
グ待ち状態の場合にはＮＯＲＭ２命令と同じ動作を行な
う。
に、タイマレジスタ１１の値と時刻レジスタ１２の値と
が等しいため、タイマレジスタ１１に“１”が設定さ
れ、時刻レジスタ１２に“０”が設定される。このよう
に、タイマレジスタ１１の値と時刻レジスタ１２の値と
の差分を一定に保ったまま、各レジスタの値の絶対値が
小さくなるように補正される。なお、図１９に示すよう
に、ＮＯＲＭ３命令は、スケジューリング違反の場合に
はＮＯＲＭ１命令と同じ動作を行ない、スケジューリン
グ待ち状態の場合にはＮＯＲＭ２命令と同じ動作を行な
う。
【０１６４】ＮＯＲＭ３命令の実行前にはタイマレジス
タ１１の値から時刻レジスタ１２の値を減算した値が０
（＝６−６）であり、ＮＯＲＭ３命令の実行後にはその
減算した値が１（＝１−０）となっている。各レジスタ
の補正の間にＴＲＣＫ信号の立ち上がりエッジが１つあ
るため、タイマレジスタ１１の値がインクリメントされ
ていることを考慮すれば、タイマレジスタ１１の値と時
刻レジスタ１２の値との差分は保存されていると言え
る。
タ１１の値から時刻レジスタ１２の値を減算した値が０
（＝６−６）であり、ＮＯＲＭ３命令の実行後にはその
減算した値が１（＝１−０）となっている。各レジスタ
の補正の間にＴＲＣＫ信号の立ち上がりエッジが１つあ
るため、タイマレジスタ１１の値がインクリメントされ
ていることを考慮すれば、タイマレジスタ１１の値と時
刻レジスタ１２の値との差分は保存されていると言え
る。
【０１６５】以上説明したように、本実施の形態におけ
る実時間プロセッサによれば、命令実行機構１０ｂが時
刻補正命令を解釈して実行するようにしたので、容易に
タイマレジスタ１１のオーバフローを防止することが可
能となった。また、タイマレジスタ１１の補正と時刻レ
ジスタ１２の補正とが同時に行なわれるため、タイマレ
ジスタ１１の値と時刻レジスタ１２の値との大小関係の
不整合となる期間の発生を抑制することが可能となっ
た。
る実時間プロセッサによれば、命令実行機構１０ｂが時
刻補正命令を解釈して実行するようにしたので、容易に
タイマレジスタ１１のオーバフローを防止することが可
能となった。また、タイマレジスタ１１の補正と時刻レ
ジスタ１２の補正とが同時に行なわれるため、タイマレ
ジスタ１１の値と時刻レジスタ１２の値との大小関係の
不整合となる期間の発生を抑制することが可能となっ
た。
【０１６６】（実施の形態４）図２２は、本発明の実施
の形態４における実時間プロセッサの概略構成を示すブ
ロック図である。実施の形態３における実時間プロセッ
サは、図１８に示すように２つの減算器１５および３２
が用意されている。また、命令実行機構１０ｂも算術演
算命令を実行するため、減算機能を含んだ図示しないＡ
ＬＵ（Arithmetic and Logical Unit）を有してい
る。したがって、３つの減算回路が用意されていること
になる。
の形態４における実時間プロセッサの概略構成を示すブ
ロック図である。実施の形態３における実時間プロセッ
サは、図１８に示すように２つの減算器１５および３２
が用意されている。また、命令実行機構１０ｂも算術演
算命令を実行するため、減算機能を含んだ図示しないＡ
ＬＵ（Arithmetic and Logical Unit）を有してい
る。したがって、３つの減算回路が用意されていること
になる。
【０１６７】しかし、図１９に示す時刻補正命令を実行
する場合、その動作から明らかなように２つの減算器が
同時に動作することはない。また、命令実行機構１０ｂ
がスーパースカラになっていない場合、すなわち、複数
命令を同時に実行する構造になっていない場合には、時
刻補正命令と同時に算術演算命令が実行されることもな
い。したがって、３つの減算回路は常に最大でも１つし
か使用されていないことになるので、これら３つの減算
回路を１つにすることが可能である。
する場合、その動作から明らかなように２つの減算器が
同時に動作することはない。また、命令実行機構１０ｂ
がスーパースカラになっていない場合、すなわち、複数
命令を同時に実行する構造になっていない場合には、時
刻補正命令と同時に算術演算命令が実行されることもな
い。したがって、３つの減算回路は常に最大でも１つし
か使用されていないことになるので、これら３つの減算
回路を１つにすることが可能である。
【０１６８】本実施の形態における実時間プロセッサ
は、図１８に示す実施の形態３における実時間プロセッ
サを再構成したものである。実施の形態３における実時
間プロセッサ１ｂと比較して、減算器１５および３２と
セレクタ３０とを削除して、命令実行機構内の内部バス
４２、４３、４４およびＡＬＵ４１にその機能を持たせ
た点のみが異なる。したがって、重複する構成および機
能の詳細な説明は繰り返さない。なお、実時間プロセッ
サの参照符号を１ｃとし、命令実行機構の参照符号を１
０ｃとして説明する。
は、図１８に示す実施の形態３における実時間プロセッ
サを再構成したものである。実施の形態３における実時
間プロセッサ１ｂと比較して、減算器１５および３２と
セレクタ３０とを削除して、命令実行機構内の内部バス
４２、４３、４４およびＡＬＵ４１にその機能を持たせ
た点のみが異なる。したがって、重複する構成および機
能の詳細な説明は繰り返さない。なお、実時間プロセッ
サの参照符号を１ｃとし、命令実行機構の参照符号を１
０ｃとして説明する。
【０１６９】レジスタファイル４０の入力ポートにはＲ
ＢＵＳ４２が、一方の出力ポートにはＡＢＵＳ４３が、
他方の出力ポートにはＢＢＵＳ４４がそれぞれ接続され
ている。また、ＡＬＵ４１の一方の入力ポートにはＡＢ
ＵＳ４３が、他方の入力ポートにはＢＢＵＳ４４が、出
力ポートにはＲＢＵＳ４２が接続されている。命令実行
機構１０ｃは、レジスタファイル４０の値に基づいてＡ
ＬＵ４１に演算を行なわせ、その結果をレジスタファイ
ル４０に書き込んで命令実行を行なう。なお、ＡＬＵ４
１は、各種論理演算および算術演算を行なう機能を有し
ており、その１つとして減算機能を有している。
ＢＵＳ４２が、一方の出力ポートにはＡＢＵＳ４３が、
他方の出力ポートにはＢＢＵＳ４４がそれぞれ接続され
ている。また、ＡＬＵ４１の一方の入力ポートにはＡＢ
ＵＳ４３が、他方の入力ポートにはＢＢＵＳ４４が、出
力ポートにはＲＢＵＳ４２が接続されている。命令実行
機構１０ｃは、レジスタファイル４０の値に基づいてＡ
ＬＵ４１に演算を行なわせ、その結果をレジスタファイ
ル４０に書き込んで命令実行を行なう。なお、ＡＬＵ４
１は、各種論理演算および算術演算を行なう機能を有し
ており、その１つとして減算機能を有している。
【０１７０】ＲＢＵＳ４２には、レジスタファイル４０
の入力ポートおよびＡＬＵ４１の出力ポート以外に、セ
レクタ１４の一方の入力端子に接続されるＭＴＲＤ信号
と、時刻レジスタ１２のデータ入力端子に接続されるＭ
ＵＲＤ信号とが接続されている。したがって、ＡＬＵ４
１の演算結果をタイマレジスタ１１または時刻レジスタ
１２に設定することが可能になる。
の入力ポートおよびＡＬＵ４１の出力ポート以外に、セ
レクタ１４の一方の入力端子に接続されるＭＴＲＤ信号
と、時刻レジスタ１２のデータ入力端子に接続されるＭ
ＵＲＤ信号とが接続されている。したがって、ＡＬＵ４
１の演算結果をタイマレジスタ１１または時刻レジスタ
１２に設定することが可能になる。
【０１７１】また、ＡＢＵＳ４３およびＢＢＵＳ４４に
は、レジスタファイル４０の出力ポートおよびＡＬＵ４
１の入力ポート以外に、タイマレジスタ１１の出力端子
に接続されるＴＲＱ信号、時刻レジスタ１２の出力端子
に接続されるＵＲＱ信号およびインクリメンタ１６の出
力端子に接続されるＩＴＲＤ信号が接続されている。し
たがって、ＡＬＵ４１の演算入力としてタイマレジスタ
１１または時刻レジスタ１２の値を用いることができ
る。このようにして、命令実行機構１０ｃ内のＡＬＵ４
１に、時刻補正に必要な演算処理を行なわせることが可
能になる。
は、レジスタファイル４０の出力ポートおよびＡＬＵ４
１の入力ポート以外に、タイマレジスタ１１の出力端子
に接続されるＴＲＱ信号、時刻レジスタ１２の出力端子
に接続されるＵＲＱ信号およびインクリメンタ１６の出
力端子に接続されるＩＴＲＤ信号が接続されている。し
たがって、ＡＬＵ４１の演算入力としてタイマレジスタ
１１または時刻レジスタ１２の値を用いることができ
る。このようにして、命令実行機構１０ｃ内のＡＬＵ４
１に、時刻補正に必要な演算処理を行なわせることが可
能になる。
【０１７２】また、図２２に示すように、ＡＬＵ４１は
汎用レジスタ（レジスタファイル４０）の値、タイマレ
ジスタ１１の値および時刻レジスタ１２の値のうち任意
の組み合わせで演算を行なうことができ、その演算結果
を汎用レジスタ、タイマレジスタ１１または時刻レジス
タ１２のいずれに書き込むことも可能となる。
汎用レジスタ（レジスタファイル４０）の値、タイマレ
ジスタ１１の値および時刻レジスタ１２の値のうち任意
の組み合わせで演算を行なうことができ、その演算結果
を汎用レジスタ、タイマレジスタ１１または時刻レジス
タ１２のいずれに書き込むことも可能となる。
【０１７３】図２３は、本実施の形態における実時間プ
ロセッサによって実現可能になる追加命令の一例を示す
図である。このように、タイマレジスタ１１または時刻
レジスタ１２と、汎用レジスタとの間の転送や演算が可
能になる。それぞれの命令の動作は図２３に説明されて
いるので、ここでの詳細な説明は繰り返さない。
ロセッサによって実現可能になる追加命令の一例を示す
図である。このように、タイマレジスタ１１または時刻
レジスタ１２と、汎用レジスタとの間の転送や演算が可
能になる。それぞれの命令の動作は図２３に説明されて
いるので、ここでの詳細な説明は繰り返さない。
【０１７４】図２４は、本実施の形態において追加され
た命令“SUB Rd,ETR,EUR”を実行したときのデータの
流れを示す図である。タイマレジスタ１１からのＴＲＱ
信号がＡＢＵＳ４３を経由して、時刻レジスタ１２から
のＵＲＱ信号がＢＢＵＳ４４を経由してそれぞれＡＬＵ
４１に入力される。ＡＬＵ４１は、タイマレジスタ１１
の値ＴＲＱから時刻レジスタ１２の値ＵＲＱを減算し、
その結果をＲＢＵＳ４２へ出力する。レジスタファイル
４０は、ＲＢＵＳ４２を介して演算結果を入力してレジ
スタＲｄに格納する。
た命令“SUB Rd,ETR,EUR”を実行したときのデータの
流れを示す図である。タイマレジスタ１１からのＴＲＱ
信号がＡＢＵＳ４３を経由して、時刻レジスタ１２から
のＵＲＱ信号がＢＢＵＳ４４を経由してそれぞれＡＬＵ
４１に入力される。ＡＬＵ４１は、タイマレジスタ１１
の値ＴＲＱから時刻レジスタ１２の値ＵＲＱを減算し、
その結果をＲＢＵＳ４２へ出力する。レジスタファイル
４０は、ＲＢＵＳ４２を介して演算結果を入力してレジ
スタＲｄに格納する。
【０１７５】以上説明したように、本実施の形態におけ
る実時間プロセッサによれば、命令実行機構１０ｃ内の
ＡＬＵ４１が汎用レジスタの値、タイマレジスタ１１の
値および時刻レジスタ１２の値のうち任意の組み合わせ
で演算を行なうようにしたので、減算器の数を減らすこ
とができコストを削減することが可能となった。また、
その演算結果を汎用レジスタ、タイマレジスタ１１また
は時刻レジスタ１２のいずれに書き込むこともできるた
め、命令実行機構が持つ命令体系の柔軟性を増すことが
可能となった。また、タイマレジスタ１１および時刻レ
ジスタ１２を汎用レジスタとして扱うようにすれば、直
行性の高い命令体系を実現することも可能となる。その
結果、プログラミング上の制約が緩和されて、プログラ
ム作成が容易になるとともに、命令実行機構１０ｃ内の
命令デコーダの構成を簡略化することができコストを削
減することが可能となった。
る実時間プロセッサによれば、命令実行機構１０ｃ内の
ＡＬＵ４１が汎用レジスタの値、タイマレジスタ１１の
値および時刻レジスタ１２の値のうち任意の組み合わせ
で演算を行なうようにしたので、減算器の数を減らすこ
とができコストを削減することが可能となった。また、
その演算結果を汎用レジスタ、タイマレジスタ１１また
は時刻レジスタ１２のいずれに書き込むこともできるた
め、命令実行機構が持つ命令体系の柔軟性を増すことが
可能となった。また、タイマレジスタ１１および時刻レ
ジスタ１２を汎用レジスタとして扱うようにすれば、直
行性の高い命令体系を実現することも可能となる。その
結果、プログラミング上の制約が緩和されて、プログラ
ム作成が容易になるとともに、命令実行機構１０ｃ内の
命令デコーダの構成を簡略化することができコストを削
減することが可能となった。
【０１７６】（実施の形態５）図２５は、本発明の実施
の形態５における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、クロック制御器５０が付加さ
れた点のみが異なる。したがって、重複する構成および
機能の詳細な説明は繰り返さない。なお、実時間プロセ
ッサの参照符号を１ｄとし、命令実行機構の参照符号を
１０ｄとして説明する。
の形態５における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、クロック制御器５０が付加さ
れた点のみが異なる。したがって、重複する構成および
機能の詳細な説明は繰り返さない。なお、実時間プロセ
ッサの参照符号を１ｄとし、命令実行機構の参照符号を
１０ｄとして説明する。
【０１７７】クロック制御器５０のクロックモード選択
入力端子にはＣＫＭＤ信号が、クロック出力端子にはＭ
ＣＫ信号が、タイマクロック出力端子にはＴＲＣＫ信号
がそれぞれ接続されている。
入力端子にはＣＫＭＤ信号が、クロック出力端子にはＭ
ＣＫ信号が、タイマクロック出力端子にはＴＲＣＫ信号
がそれぞれ接続されている。
【０１７８】命令実行機構１０ｄには、ＭＣＫ信号に接
続される入力端子とＣＫＭＤ信号に接続される出力端子
とが付加されており、クロック制御器５０へＣＫＭＤ信
号を出力してクロック制御器５０を制御する。命令実行
機構１０ｄがＣＫＭＤ信号に出力する値は命令実行機構
１０ｄの命令実行速度を変更するために用いられる。ク
ロック制御器５０は、ＣＫＭＤの値が“０”であればＭ
ＣＫ信号の出力を停止し、ＣＫＭＤの値が“１”であれ
ば標準的な周波数でＭＣＫ信号を出力し、ＣＫＭＤの値
が“２”であれば標準よりも低い周波数でＭＣＫ信号を
出力し、ＣＫＭＤの値が“３”であれば標準よりも高い
周波数でＭＣＫ信号を出力する。
続される入力端子とＣＫＭＤ信号に接続される出力端子
とが付加されており、クロック制御器５０へＣＫＭＤ信
号を出力してクロック制御器５０を制御する。命令実行
機構１０ｄがＣＫＭＤ信号に出力する値は命令実行機構
１０ｄの命令実行速度を変更するために用いられる。ク
ロック制御器５０は、ＣＫＭＤの値が“０”であればＭ
ＣＫ信号の出力を停止し、ＣＫＭＤの値が“１”であれ
ば標準的な周波数でＭＣＫ信号を出力し、ＣＫＭＤの値
が“２”であれば標準よりも低い周波数でＭＣＫ信号を
出力し、ＣＫＭＤの値が“３”であれば標準よりも高い
周波数でＭＣＫ信号を出力する。
【０１７９】図２６は、本実施の形態における命令実行
機構１０ｄおよびクロック制御器５０の概略構成を示す
ブロック図である。命令実行機構１０ｄは、組合せ回路
９０と、ＯＲ回路９４とを含む。また、クロック発生回
路９１は、クロック発生回路９１と、分周器９２と、組
合せ回路９３とを含む。
機構１０ｄおよびクロック制御器５０の概略構成を示す
ブロック図である。命令実行機構１０ｄは、組合せ回路
９０と、ＯＲ回路９４とを含む。また、クロック発生回
路９１は、クロック発生回路９１と、分周器９２と、組
合せ回路９３とを含む。
【０１８０】組合せ回路９０は、図２７に示すように、
入力値Ｃ０およびＣ１がともにＬレベル、すなわち、Ｉ
ＤＷＡＩＴ信号、ＴＥＱＵ信号およびＴＧＴＵ信号が全
てＬレベルであれば、ＤＣＫＭＤの値をＣＫＭＤ信号に
出力する。このＤＣＫＭＤ信号はプログラムによって値
が設定される信号であり、スケジューリング待ち状態で
あり、かつＷＡＩＴ命令等の命令実行を遅延する命令が
命令解釈ステージにない場合における命令実行機構１０
ｄの処理速度を指定する信号である。また、入力値Ｃ１
がＨレベル、すなわち、ＴＥＱＵ信号またはＴＧＴＵ信
号のいずれかがＨレベルであれば、ＩＤＷＡＩＴ信号に
関係なく“１”を出力する。また、入力値Ｃ０がＨレベ
ルでありＣ１がＬレベル、すなわち、ＴＥＱＵ信号およ
びＴＧＴＵ信号のいずれもＬレベルであり、ＩＤＷＡＩ
Ｔ信号がＨレベルであれば“０”を出力する。
入力値Ｃ０およびＣ１がともにＬレベル、すなわち、Ｉ
ＤＷＡＩＴ信号、ＴＥＱＵ信号およびＴＧＴＵ信号が全
てＬレベルであれば、ＤＣＫＭＤの値をＣＫＭＤ信号に
出力する。このＤＣＫＭＤ信号はプログラムによって値
が設定される信号であり、スケジューリング待ち状態で
あり、かつＷＡＩＴ命令等の命令実行を遅延する命令が
命令解釈ステージにない場合における命令実行機構１０
ｄの処理速度を指定する信号である。また、入力値Ｃ１
がＨレベル、すなわち、ＴＥＱＵ信号またはＴＧＴＵ信
号のいずれかがＨレベルであれば、ＩＤＷＡＩＴ信号に
関係なく“１”を出力する。また、入力値Ｃ０がＨレベ
ルでありＣ１がＬレベル、すなわち、ＴＥＱＵ信号およ
びＴＧＴＵ信号のいずれもＬレベルであり、ＩＤＷＡＩ
Ｔ信号がＨレベルであれば“０”を出力する。
【０１８１】クロック発生回路９１は、発振子または外
部からのクロック供給によってクロックを発生する回路
である。また、分周器９２は、クロック発生回路９１か
ら出力されるクロック信号を分周して、１／１、１／２
および１／４のクロックを出力する回路である。また、
組合せ回路９３は、図２８に示すように、命令実行機構
１０ｄからのＣＫＭＤ信号が“０”の場合にはＬレベル
を出力し、ＣＫＭＤ信号が“１”の場合には１／２のク
ロックを出力し、ＣＭＫＤ信号が“２”の場合には１／
４のクロックを出力し、ＣＭＫＤ信号が“３”の場合に
は１／１のクロックを出力する。
部からのクロック供給によってクロックを発生する回路
である。また、分周器９２は、クロック発生回路９１か
ら出力されるクロック信号を分周して、１／１、１／２
および１／４のクロックを出力する回路である。また、
組合せ回路９３は、図２８に示すように、命令実行機構
１０ｄからのＣＫＭＤ信号が“０”の場合にはＬレベル
を出力し、ＣＫＭＤ信号が“１”の場合には１／２のク
ロックを出力し、ＣＭＫＤ信号が“２”の場合には１／
４のクロックを出力し、ＣＭＫＤ信号が“３”の場合に
は１／１のクロックを出力する。
【０１８２】ＴＥＱＵ信号とＴＧＴＵ信号とがともにＬ
レベルの状態、すなわち、スケジューリング待ち状態で
ＷＡＩＴ命令等の命令実行を遅延する命令が命令解釈ス
テージに到達すると、組合せ回路９０がＣＫＭＤ信号に
“０”を出力し、組合せ回路９３がＭＣＫ信号にＬレベ
ルを出力する。その結果、命令実行機構１０ｄへのクロ
ック供給が停止され、命令の実行が遅延される。
レベルの状態、すなわち、スケジューリング待ち状態で
ＷＡＩＴ命令等の命令実行を遅延する命令が命令解釈ス
テージに到達すると、組合せ回路９０がＣＫＭＤ信号に
“０”を出力し、組合せ回路９３がＭＣＫ信号にＬレベ
ルを出力する。その結果、命令実行機構１０ｄへのクロ
ック供給が停止され、命令の実行が遅延される。
【０１８３】また、ＴＥＱＵ信号またはＴＧＴＵ信号の
いずれかがＨレベルの状態、すなわち、スケジューリン
グ成立状態またはスケジューリング違反状態であれば、
組合せ回路９０がＣＫＭＤ信号に“１”を出力し、組合
せ回路９３がＭＣＫ信号に１／２のクロック（標準的な
クロック）を出力する。その結果、命令実行機構１０ｄ
は標準的な命令実行速度でプログラムの実行を行なう。
いずれかがＨレベルの状態、すなわち、スケジューリン
グ成立状態またはスケジューリング違反状態であれば、
組合せ回路９０がＣＫＭＤ信号に“１”を出力し、組合
せ回路９３がＭＣＫ信号に１／２のクロック（標準的な
クロック）を出力する。その結果、命令実行機構１０ｄ
は標準的な命令実行速度でプログラムの実行を行なう。
【０１８４】また、ＴＥＱＵ信号とＴＧＴＵ信号とがと
もにＬレベルの状態、すなわち、スケジューリング待ち
状態であり、かつＷＡＩＴ命令等の命令実行を遅延する
命令が命令解釈ステージになければ、組合せ回路９０が
ＣＫＭＤ信号にＤＳＫＭＤの値を出力し、組合せ回路９
３が設定された周波数のクロックを出力する。その結
果、命令実行機構１０ｄは設定された命令実行速度でプ
ログラムの実行を行なう。
もにＬレベルの状態、すなわち、スケジューリング待ち
状態であり、かつＷＡＩＴ命令等の命令実行を遅延する
命令が命令解釈ステージになければ、組合せ回路９０が
ＣＫＭＤ信号にＤＳＫＭＤの値を出力し、組合せ回路９
３が設定された周波数のクロックを出力する。その結
果、命令実行機構１０ｄは設定された命令実行速度でプ
ログラムの実行を行なう。
【０１８５】図２９は、クロック制御器５０によるクロ
ックの制御を示すタイミングチャートの一例である。ク
ロック制御器５０は、タイミングｔ６１までクロックの
出力を停止しており、スケジューリング成立と同時にＴ
ＥＱＵ信号がＨレベルとなり、ＣＫＭＤの値が“１”と
なってクロックの供給が再開される。なお、ＤＣＫＭＤ
の値は“１”に設定されている。
ックの制御を示すタイミングチャートの一例である。ク
ロック制御器５０は、タイミングｔ６１までクロックの
出力を停止しており、スケジューリング成立と同時にＴ
ＥＱＵ信号がＨレベルとなり、ＣＫＭＤの値が“１”と
なってクロックの供給が再開される。なお、ＤＣＫＭＤ
の値は“１”に設定されている。
【０１８６】命令実行機構１０ｄが一連の処理を完了
し、タイミングｔ６２においてＷＡＩＴ命令を実行する
と、ＩＤＷＡＩＴ信号が“１”となってＣＫＭＤに値
“０”が出力される。その結果、クロックの供給が再び
停止される。タイミングｔ６３においてスケジューリン
グが成立すると、クロック制御器５０は再び命令実行機
構１０ｄへのクロックの供給を開始する。
し、タイミングｔ６２においてＷＡＩＴ命令を実行する
と、ＩＤＷＡＩＴ信号が“１”となってＣＫＭＤに値
“０”が出力される。その結果、クロックの供給が再び
停止される。タイミングｔ６３においてスケジューリン
グが成立すると、クロック制御器５０は再び命令実行機
構１０ｄへのクロックの供給を開始する。
【０１８７】このように、命令実行が一時的に遅延され
るＷＡＩＴ命令等を実行する際、スケジューリングが成
立するまで命令実行機構１０ｄは動作を停止するため、
クロックを供給する必要がない。したがって、その間命
令実行機構１０ｄへのクロックを停止させて消費電力を
削減することが可能となる。なお、図２６に示す実時間
プロセッサ１ｄの構成において、クロック供給の制御対
象が命令実行機構１０ｄのみとなっているが、図１に示
すシステムの構成要素である入出力装置３へ供給される
クロックも制御するようにしても良い。
るＷＡＩＴ命令等を実行する際、スケジューリングが成
立するまで命令実行機構１０ｄは動作を停止するため、
クロックを供給する必要がない。したがって、その間命
令実行機構１０ｄへのクロックを停止させて消費電力を
削減することが可能となる。なお、図２６に示す実時間
プロセッサ１ｄの構成において、クロック供給の制御対
象が命令実行機構１０ｄのみとなっているが、図１に示
すシステムの構成要素である入出力装置３へ供給される
クロックも制御するようにしても良い。
【０１８８】図３０は、クロック制御器５０によるクロ
ックの制御を示すタイミングチャートの他の一例であ
る。クロック制御器５０は、タイミングｔ７１までクロ
ックの出力を停止しており、スケジューリング成立と同
時にＴＥＱＵ信号がＨレベルとなり、ＣＫＭＤの値が
“１”となってクロックの供給が再開される。なお、Ｄ
ＣＫＭＤの値は“１”に設定されているものとする。し
たがって、ｔ７１：７２の期間のクロックＭＣＫには、
標準的な周波数のクロック（１／２のクロック）が出力
されるため、実行されるそれぞれの命令の実行タイミン
グを予測することが容易であり、実行速度に依存したプ
ログラム部分を実行する際にこのモードが適している。
ックの制御を示すタイミングチャートの他の一例であ
る。クロック制御器５０は、タイミングｔ７１までクロ
ックの出力を停止しており、スケジューリング成立と同
時にＴＥＱＵ信号がＨレベルとなり、ＣＫＭＤの値が
“１”となってクロックの供給が再開される。なお、Ｄ
ＣＫＭＤの値は“１”に設定されているものとする。し
たがって、ｔ７１：７２の期間のクロックＭＣＫには、
標準的な周波数のクロック（１／２のクロック）が出力
されるため、実行されるそれぞれの命令の実行タイミン
グを予測することが容易であり、実行速度に依存したプ
ログラム部分を実行する際にこのモードが適している。
【０１８９】タイミングｔ７２において、命令の実行速
度に依存したプログラム部分の実行を終了すると、プロ
グラムによって時刻レジスタ１２が更新され、またＤＣ
ＫＭＤに“２”が設定され、標準よりも低い周波数のク
ロック（１／４のクロック）が出力される。その結果、
命令実行機構１０ｄは低速な実行速度で処理を行なう。
クロックの周波数を標準よりも低くすることによって、
命令実行機構１０ｄの消費電力を削減することが可能で
あるが、同時に命令実行機構１０ｄへ供給する電源電圧
等を変更するようにすれば、さらに消費電力を削減する
ことが可能となる。
度に依存したプログラム部分の実行を終了すると、プロ
グラムによって時刻レジスタ１２が更新され、またＤＣ
ＫＭＤに“２”が設定され、標準よりも低い周波数のク
ロック（１／４のクロック）が出力される。その結果、
命令実行機構１０ｄは低速な実行速度で処理を行なう。
クロックの周波数を標準よりも低くすることによって、
命令実行機構１０ｄの消費電力を削減することが可能で
あるが、同時に命令実行機構１０ｄへ供給する電源電圧
等を変更するようにすれば、さらに消費電力を削減する
ことが可能となる。
【０１９０】タイミングｔ７３において、ＷＡＩＴ命令
が実行されるとクロックの供給が再び停止される。その
後、タイミングｔ７４でスケジューリングが成立する
と、ＣＫＭＤに“１”が出力されてクロックの供給が再
開される。なお、ｔ７２：７３の期間にＣＫＭＤ信号に
“２”が設定されているが、“３”が設定されてより周
波数の高いクロックが供給されるようにしても良い。
が実行されるとクロックの供給が再び停止される。その
後、タイミングｔ７４でスケジューリングが成立する
と、ＣＫＭＤに“１”が出力されてクロックの供給が再
開される。なお、ｔ７２：７３の期間にＣＫＭＤ信号に
“２”が設定されているが、“３”が設定されてより周
波数の高いクロックが供給されるようにしても良い。
【０１９１】図３１は、クロック制御器５０によるクロ
ックの制御を示すタイミングチャートのさらに他の一例
である。クロック制御器５０は、タイミングｔ８１まで
クロックの出力を停止しており、スケジューリング成立
と同時にＴＥＱＵ信号がＨレベルとなり、ＣＫＭＤの値
が“１”となってクロックの供給が再開される。ＴＥＱ
Ｕ信号がＨレベルとなった後、スケジューリング違反が
発生してＴＧＴＵ信号がＨレベルとなる。ＴＧＴＵ信号
がＨレベルの状態を維持するタイミングｔ８２まで、Ｄ
ＣＫＭＤ信号の値にかかわらずＣＫＭＤ信号に“１”が
出力されるため、標準的な周波数のクロックが出力され
る。なお、ＤＣＫＭＤの値は“２”に設定されているも
のとする。
ックの制御を示すタイミングチャートのさらに他の一例
である。クロック制御器５０は、タイミングｔ８１まで
クロックの出力を停止しており、スケジューリング成立
と同時にＴＥＱＵ信号がＨレベルとなり、ＣＫＭＤの値
が“１”となってクロックの供給が再開される。ＴＥＱ
Ｕ信号がＨレベルとなった後、スケジューリング違反が
発生してＴＧＴＵ信号がＨレベルとなる。ＴＧＴＵ信号
がＨレベルの状態を維持するタイミングｔ８２まで、Ｄ
ＣＫＭＤ信号の値にかかわらずＣＫＭＤ信号に“１”が
出力されるため、標準的な周波数のクロックが出力され
る。なお、ＤＣＫＭＤの値は“２”に設定されているも
のとする。
【０１９２】タイミングｔ８２において、時刻レジスタ
１２に値が再設定される等によってＴＧＴＵ信号がＬレ
ベルになると、ＤＣＫＭＤの値“２”がＣＫＭＤ信号に
出力されて、標準よりも低い周波数のクロックが出力さ
れて、命令実行機構１０ｄは低速な実行速度で処理を行
なう。このように、以前プログラムによって設定したＤ
ＣＫＭＤの値が保存されているため、プログラムによっ
てＤＣＫＭＤの値を変更する必要がなくなる。
１２に値が再設定される等によってＴＧＴＵ信号がＬレ
ベルになると、ＤＣＫＭＤの値“２”がＣＫＭＤ信号に
出力されて、標準よりも低い周波数のクロックが出力さ
れて、命令実行機構１０ｄは低速な実行速度で処理を行
なう。このように、以前プログラムによって設定したＤ
ＣＫＭＤの値が保存されているため、プログラムによっ
てＤＣＫＭＤの値を変更する必要がなくなる。
【０１９３】タイミングｔ８３において、ＷＡＩＴ命令
が実行されるとクロックの供給が再び停止される。その
後、タイミングｔ８４でスケジューリングが成立する
と、ＣＫＭＤ信号に“１”が出力されてクロックの供給
が再開される。
が実行されるとクロックの供給が再び停止される。その
後、タイミングｔ８４でスケジューリングが成立する
と、ＣＫＭＤ信号に“１”が出力されてクロックの供給
が再開される。
【０１９４】図２９〜図３１に示すタイミングチャート
において、タイミングｔ６１、ｔ７１およびｔ８１の直
後にクロックの供給が再開されているが、ＴＥＱＵ信号
の立ち上がりから一定時間後にクロックが立ち上がるよ
うに制御されている。タイマレジスタの更新周期と命令
実行機構１０ｄの動作周期とが独立している回路構成で
あっても、タイマレジスタ１１の更新に同期して、命令
実行機構１０ｄが命令の解釈実行を行なうことが可能と
なる。
において、タイミングｔ６１、ｔ７１およびｔ８１の直
後にクロックの供給が再開されているが、ＴＥＱＵ信号
の立ち上がりから一定時間後にクロックが立ち上がるよ
うに制御されている。タイマレジスタの更新周期と命令
実行機構１０ｄの動作周期とが独立している回路構成で
あっても、タイマレジスタ１１の更新に同期して、命令
実行機構１０ｄが命令の解釈実行を行なうことが可能と
なる。
【０１９５】また、図２５に示す本実施の形態における
実時間プロセッサでは、命令実行機構１０ｄの動作がク
ロックＭＣＫによって規定される同期回路によって構成
されているが、命令実行機構を非同期回路で構成するよ
うにしても良い。命令実行機構を非同期回路で構成した
場合、構成要素である非同期回路間のデータハンドシェ
ーク信号を遅延させることで、非同期回路間の動作速度
を制御することができる。このように、命令実行機構を
命令実行のタイミング予測が困難な非同期回路で構成し
た場合であっても、命令実行のタイミングを正確に制御
することが可能となる。
実時間プロセッサでは、命令実行機構１０ｄの動作がク
ロックＭＣＫによって規定される同期回路によって構成
されているが、命令実行機構を非同期回路で構成するよ
うにしても良い。命令実行機構を非同期回路で構成した
場合、構成要素である非同期回路間のデータハンドシェ
ーク信号を遅延させることで、非同期回路間の動作速度
を制御することができる。このように、命令実行機構を
命令実行のタイミング予測が困難な非同期回路で構成し
た場合であっても、命令実行のタイミングを正確に制御
することが可能となる。
【０１９６】また、図２５に示す本実施の形態における
実時間プロセッサでは、クロックの周波数を制御するこ
とによって命令実行機構の動作速度を制御しているが、
命令実行機構がスーパースカラ処理を行なっているもの
であれば、標準的な命令実行速度で処理を行なわせる期
間はスーパースカラ動作を抑制し、並列処理ではなく逐
次処理で命令を解釈実行させるようにする。このように
して、各種ハザードによる命令実行速度の変化がなくな
り、命令実行タイミングの予測が容易となる。また、最
新のプロセッサにおいては、スーパースカラの他に分岐
予測機構、アドレス変換機構またはキャッシュメモリ等
の命令実行速度を変化させる要素が組み込まれている。
したがって、これらの機構の動作を一時的に抑制するこ
とは、標準的な命令実行速度を得るために有効である。
実時間プロセッサでは、クロックの周波数を制御するこ
とによって命令実行機構の動作速度を制御しているが、
命令実行機構がスーパースカラ処理を行なっているもの
であれば、標準的な命令実行速度で処理を行なわせる期
間はスーパースカラ動作を抑制し、並列処理ではなく逐
次処理で命令を解釈実行させるようにする。このように
して、各種ハザードによる命令実行速度の変化がなくな
り、命令実行タイミングの予測が容易となる。また、最
新のプロセッサにおいては、スーパースカラの他に分岐
予測機構、アドレス変換機構またはキャッシュメモリ等
の命令実行速度を変化させる要素が組み込まれている。
したがって、これらの機構の動作を一時的に抑制するこ
とは、標準的な命令実行速度を得るために有効である。
【０１９７】以上説明したように、本実施の形態におけ
る実時間プロセッサによれば、クロック制御器５０がク
ロック周波数を制御して命令実行機構１０ｄの命令実行
速度を調整するようにしたので、たとえば、高速にプロ
グラムを実行して実行時間を短縮する、または低速でプ
ログラムを実行して消費電力を削減する等の選択が行な
えるようになった。また、命令実行機構１０ｄが命令実
行を遅延している場合には、クロック制御器５０が命令
実行機構１０ｄへのクロックの供給を停止するようにし
たので、さらに消費電力を削減することが可能となっ
た。
る実時間プロセッサによれば、クロック制御器５０がク
ロック周波数を制御して命令実行機構１０ｄの命令実行
速度を調整するようにしたので、たとえば、高速にプロ
グラムを実行して実行時間を短縮する、または低速でプ
ログラムを実行して消費電力を削減する等の選択が行な
えるようになった。また、命令実行機構１０ｄが命令実
行を遅延している場合には、クロック制御器５０が命令
実行機構１０ｄへのクロックの供給を停止するようにし
たので、さらに消費電力を削減することが可能となっ
た。
【０１９８】（実施の形態６）図３２は、本発明の実施
の形態６における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、出力レジスタ６０および入力
バッファ６１が付加された点のみが異なる。したがっ
て、重複する構成および機能の詳細な説明は繰り返さな
い。なお、実時間プロセッサの参照符号を１ｅとし、命
令実行機構の参照符号を１０ｅとして説明する。
の形態６における実時間プロセッサの概略構成を示すブ
ロック図である。図２に示す実施の形態１における実時
間プロセッサと比較して、出力レジスタ６０および入力
バッファ６１が付加された点のみが異なる。したがっ
て、重複する構成および機能の詳細な説明は繰り返さな
い。なお、実時間プロセッサの参照符号を１ｅとし、命
令実行機構の参照符号を１０ｅとして説明する。
【０１９９】出力レジスタ６０の命令実行機構側入出力
端子にはＭＯＵＴ信号が、外部側出力端子にはＯＵＴ信
号が接続されている。ＭＯＵＴ信号は、命令実行機構１
０ｅが出力レジスタ６０に値を書き込むとき、または出
力レジスタ６０に設定された値を読み出すときに使用さ
れる信号であって、双方向信号となっている。このよう
な構成にすることによって、ＯＵＴ信号の中の特定の１
ビットだけを選択して反転させる等の処理が可能とな
る。
端子にはＭＯＵＴ信号が、外部側出力端子にはＯＵＴ信
号が接続されている。ＭＯＵＴ信号は、命令実行機構１
０ｅが出力レジスタ６０に値を書き込むとき、または出
力レジスタ６０に設定された値を読み出すときに使用さ
れる信号であって、双方向信号となっている。このよう
な構成にすることによって、ＯＵＴ信号の中の特定の１
ビットだけを選択して反転させる等の処理が可能とな
る。
【０２００】入力バッファ６１の出力端子にはＭＩＮ信
号が、入力端子にはＩＮ信号が接続されている。ＭＩＮ
信号は、入力バッファ６１に入力されている値を読み出
すための信号である。また、ＩＮ信号は入出力装置３に
接続される信号である。
号が、入力端子にはＩＮ信号が接続されている。ＭＩＮ
信号は、入力バッファ６１に入力されている値を読み出
すための信号である。また、ＩＮ信号は入出力装置３に
接続される信号である。
【０２０１】図３３は、本実施の形態における命令実行
機構１０ｅに付加された追加命令の一覧を示す図であ
る。ＩＮＲおよびＯＵＴＲはそれぞれ、入力バッファ６
１および出力レジスタ６０を示している。このように、
メモリ参照命令やＩ／Ｏ参照命令を用いることなく、入
力バッファ６１または出力レジスタ６０から値を参照す
ることが可能となる。
機構１０ｅに付加された追加命令の一覧を示す図であ
る。ＩＮＲおよびＯＵＴＲはそれぞれ、入力バッファ６
１および出力レジスタ６０を示している。このように、
メモリ参照命令やＩ／Ｏ参照命令を用いることなく、入
力バッファ６１または出力レジスタ６０から値を参照す
ることが可能となる。
【０２０２】通常、メモリ参照命令やＩ／Ｏ参照命令の
実行タイミングは、命令実行機構１０ｅに接続されるＭ
ＡＢおよびＭＤＢの使用状況に依存する。たとえば、入
出力装置３がＭＡＢおよびＭＤＢ等の外部バスを介して
メモリ装置に直接アクセスするＤＭＡ（Direct Memory
Access）処理中であれば、命令実行機構１０ｅは外部
バスの利用権を獲得するまで実行が遅延されることにな
る。したがって、命令実行機構１０ｅは、所定の動作を
所定時刻までに行なえない場合が発生する。上述した命
令を利用すれば、外部バスを使用せずに入力バッファ６
１または出力レジスタ６０の値を参照することができる
ため、外的要因による遅延を防止でき、所定の動作を所
定時刻までに正確に行なえるようになる。
実行タイミングは、命令実行機構１０ｅに接続されるＭ
ＡＢおよびＭＤＢの使用状況に依存する。たとえば、入
出力装置３がＭＡＢおよびＭＤＢ等の外部バスを介して
メモリ装置に直接アクセスするＤＭＡ（Direct Memory
Access）処理中であれば、命令実行機構１０ｅは外部
バスの利用権を獲得するまで実行が遅延されることにな
る。したがって、命令実行機構１０ｅは、所定の動作を
所定時刻までに行なえない場合が発生する。上述した命
令を利用すれば、外部バスを使用せずに入力バッファ６
１または出力レジスタ６０の値を参照することができる
ため、外的要因による遅延を防止でき、所定の動作を所
定時刻までに正確に行なえるようになる。
【０２０３】以上説明したように、本実施の形態におけ
る実時間プロセッサによれば、出力レジスタ６０および
入力バッファ６１を付加することにより外部要因による
遅延を防止できるため、所定の入出力動作を所定の時刻
に正確に行なわせることが可能となった。
る実時間プロセッサによれば、出力レジスタ６０および
入力バッファ６１を付加することにより外部要因による
遅延を防止できるため、所定の入出力動作を所定の時刻
に正確に行なわせることが可能となった。
【０２０４】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【図１】本発明の実施の形態１における実時間プロセッ
サを利用したシステムの一例を示すブロック図である。
サを利用したシステムの一例を示すブロック図である。
【図２】本発明の実施の形態１における実時間プロセッ
サの概略構成を示すブロック図である。
サの概略構成を示すブロック図である。
【図３】本発明の実施の形態１における命令実行機構１
０に付加された追加命令の一覧を示す図である。
０に付加された追加命令の一覧を示す図である。
【図４】本発明の実施の形態１における命令実行機構１
０の概略構成を示すブロック図である。
０の概略構成を示すブロック図である。
【図５】図３に示す追加命令を用いたプログラムの一例
を示す図である。
を示す図である。
【図６】本発明の実施の形態１における命令実行機構１
０が、図５に示すプログラムを実行した場合の動作タイ
ミングを示すタイミングチャートである。
０が、図５に示すプログラムを実行した場合の動作タイ
ミングを示すタイミングチャートである。
【図７】図３に示す追加命令を用いたプログラムの他の
一例を示す図である。
一例を示す図である。
【図８】本発明の実施の形態１における命令実行機構１
０が、図７に示すプログラムを実行した場合の動作タイ
ミングを示すタイミングチャートである。
０が、図７に示すプログラムを実行した場合の動作タイ
ミングを示すタイミングチャートである。
【図９】ＢＴＨＩＵ命令を用いたプログラムの一例であ
る。
る。
【図１０】本発明の実施の形態２における実時間プロセ
ッサの概略構成を示すブロック図である。
ッサの概略構成を示すブロック図である。
【図１１】本発明の実施の形態２における命令実行機構
１０ａに付加された追加命令の一覧を示す図である。
１０ａに付加された追加命令の一覧を示す図である。
【図１２】図１１に示す追加命令を用いたプログラムの
一例を示す図である。
一例を示す図である。
【図１３】本発明の実施の形態２における命令実行機構
１０ａが、図１２に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
１０ａが、図１２に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
【図１４】図１１に示す追加命令を用いたプログラムの
他の一例を示す図である。
他の一例を示す図である。
【図１５】本発明の実施の形態２における命令実行機構
１０ａが、図１４に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
１０ａが、図１４に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
【図１６】図１１に示す追加命令を用いたプログラムの
さらに他の一例を示す図である。
さらに他の一例を示す図である。
【図１７】本発明の実施の形態２における命令実行機構
１０ａが、図１６に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
１０ａが、図１６に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
【図１８】本発明の実施の形態３における実時間プロセ
ッサの概略構成を示すブロック図である。
ッサの概略構成を示すブロック図である。
【図１９】本発明の実施の形態３における命令実行機構
１０ｂに付加された追加命令の一覧を示す図である。
１０ｂに付加された追加命令の一覧を示す図である。
【図２０】図１９に示す追加命令を用いたプログラムの
一例を示す図である。
一例を示す図である。
【図２１】本発明の実施の形態３における命令実行機構
１０ｂが、図２０に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
１０ｂが、図２０に示すプログラムを実行した場合の動
作タイミングを示すタイミングチャートである。
【図２２】本発明の実施の形態４における実時間プロセ
ッサの概略構成を示すブロック図である。
ッサの概略構成を示すブロック図である。
【図２３】本発明の実施の形態４における命令実行機構
１０ｃに付加された追加命令の一覧を示す図である。
１０ｃに付加された追加命令の一覧を示す図である。
【図２４】図２３に示す追加命令を用いたプログラムの
一例を示す図である。
一例を示す図である。
【図２５】本発明の実施の形態５における実時間プロセ
ッサの概略構成を示すブロック図である。
ッサの概略構成を示すブロック図である。
【図２６】本発明の実施の形態５における実時間プロセ
ッサ１ｄおよびクロック制御器５０の概略構成を示すブ
ロック図である。
ッサ１ｄおよびクロック制御器５０の概略構成を示すブ
ロック図である。
【図２７】組合せ回路９０の動作を説明するための図で
ある。
ある。
【図２８】組合せ回路９３の動作を説明するための図で
ある。
ある。
【図２９】クロック制御器５０によるクロックの制御を
説明するためのタイミングチャートの一例である。
説明するためのタイミングチャートの一例である。
【図３０】クロック制御器５０によるクロックの制御を
説明するためのタイミングチャートの他の一例である。
説明するためのタイミングチャートの他の一例である。
【図３１】クロック制御器５０によるクロックの制御を
説明するためのタイミングチャートのさらに他の一例で
ある。
説明するためのタイミングチャートのさらに他の一例で
ある。
【図３２】本発明の実施の形態６における実時間プロセ
ッサの概略構成を示すブロック図である。
ッサの概略構成を示すブロック図である。
【図３３】本発明の実施の形態６における命令実行機構
１０ｅに付加された追加命令の一覧を示す図である。
１０ｅに付加された追加命令の一覧を示す図である。
【図３４】論理タイマ値の変化を示すグラフである。
【図３５】論理時刻値を一定に保った場合の論理タイマ
値と論理時刻値との関係を示すグラフである。
値と論理時刻値との関係を示すグラフである。
【図３６】論理時刻値を一定に保った場合の論理タイマ
値、論理時刻値、実タイマ値および実時刻値の関係を示
すグラフである。
値、論理時刻値、実タイマ値および実時刻値の関係を示
すグラフである。
【図３７】一定時間間隔でイベントを起こす場合のグラ
フである。
フである。
【図３８】一定増加率で長くなる時間間隔でイベントを
起こす場合のグラフである。
起こす場合のグラフである。
【図３９】あるイベントが発生してから一定時間経過後
に別のイベントを起こす場合のグラフである。
に別のイベントを起こす場合のグラフである。
【図４０】従来のマイクロプロセッサの概略構成を示す
ブロック図である。
ブロック図である。
【符号の説明】 １，１ａ，１ｂ，１ｃ，１ｄ，１ｅ 実時間プロセッサ ２ メモリ装置 ３ 入出力装置 １０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ 命令
実行機構 １１ タイマレジスタ １２ 時刻レジスタ １３ 時刻比較器 １４，３０，３１，７４ セレクタ １５，３２ 減算器 １６，７６ インクリメンタ ２１ 実行時間レジスタ ２２ ＴＦレジスタ ２３，９０，９３ 組合せ回路 ４０ レジスタファイル ４１ ＡＬＵ ４２ ＲＢＵＳ ４３ ＡＢＵＳ ４４ ＢＢＵＳ ５０ クロック制御器 ６０ 出力レジスタ ６１ 入力バッファ ７０ 命令取り込みステージ ７１ 命令解釈ステージ ７２ 命令実行ステージ ７３ 実行遅延回路 ７５ プログラムカウンタ ７７，７８，７９，８３ ＡＮＤ回路 ８０，８１，８２，９４ ＯＲ回路 ９１ クロック発生回路 ９２ 分周器
実行機構 １１ タイマレジスタ １２ 時刻レジスタ １３ 時刻比較器 １４，３０，３１，７４ セレクタ １５，３２ 減算器 １６，７６ インクリメンタ ２１ 実行時間レジスタ ２２ ＴＦレジスタ ２３，９０，９３ 組合せ回路 ４０ レジスタファイル ４１ ＡＬＵ ４２ ＲＢＵＳ ４３ ＡＢＵＳ ４４ ＢＢＵＳ ５０ クロック制御器 ６０ 出力レジスタ ６１ 入力バッファ ７０ 命令取り込みステージ ７１ 命令解釈ステージ ７２ 命令実行ステージ ７３ 実行遅延回路 ７５ プログラムカウンタ ７７，７８，７９，８３ ＡＮＤ回路 ８０，８１，８２，９４ ＯＲ回路 ９１ クロック発生回路 ９２ 分周器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 1/04 ３５１Ａ
Claims (20)
- 【請求項１】 所定間隔で時刻を更新するタイマレジス
タと、 任意の時刻を記憶する時刻レジスタと、 前記タイマレジスタの時刻と前記時刻レジスタに記憶さ
れる時刻とを比較する時刻比較器と、 前記時刻比較器の比較結果によって実行状況が変化する
命令を実行する命令実行機構とを含む実時間プロセッ
サ。 - 【請求項２】 前記実時間プロセッサはさらに、前記タ
イマレジスタの時刻から所定値を減算して前記タイマレ
ジスタに設定し、前記時刻レジスタに記憶される時刻か
ら前記所定値を減算して前記時刻レジスタに設定するた
めの手段を含む、請求項１記載の実時間プロセッサ。 - 【請求項３】 前記時刻比較器は、前記タイマレジスタ
の時刻と前記時刻レジスタに記憶される時刻とが一致し
ていることを検出するための手段と、 前記タイマレジスタの時刻が前記時刻レジスタに記憶さ
れる時刻よりも大きいことを検出するための手段とを含
む、請求項１または２記載の実時間プロセッサ。 - 【請求項４】 前記命令実行機構は、前記時刻比較器の
比較結果に依存して分岐するか否かが変化する時刻依存
命令を実行する手段を含む、請求項１〜３のいずれかに
記載の実時間プロセッサ。 - 【請求項５】 前記命令実行機構は、前記時刻比較器の
比較結果に依存して命令実行を遅延する時刻依存命令を
実行する手段を含む、請求項１〜４のいずれかに記載の
実時間プロセッサ。 - 【請求項６】 前記時刻依存命令は、前記時刻比較器の
比較結果に依存して実行が一時的に遅延されるメモリ参
照命令である、請求項５記載の実時間プロセッサ。 - 【請求項７】 前記時刻依存命令は、前記時刻比較器の
比較結果に依存して実行が一時的に遅延される入出力ポ
ート参照命令である、請求項５記載の実時間プロセッ
サ。 - 【請求項８】 前記時刻依存命令は、次に実行される命
令が前記時刻比較器の比較結果に依存して一時的に実行
が遅延される命令であることを指定する修飾命令であ
る、請求項５記載の実時間プロセッサ。 - 【請求項９】 前記実時間プロセッサはさらに、前記命
令実行機構によって参照され、前記命令実行機構によっ
て前記時刻依存命令が実行された時刻を保存する実行時
刻レジスタを含む、請求項４〜８のいずれかに記載の実
時間プロセッサ。 - 【請求項１０】 前記実時間プロセッサはさらに、前記
命令実行機構によって前記時刻依存命令が実行された時
点における前記時刻比較器の比較結果を保存するフラグ
レジスタを含み、 前記命令実行機構はさらに、前記フラグレジスタの値に
よって実行状況が変化する実行時刻依存命令を実行する
ための手段を含む、請求項４〜８のいずれかに記載の実
時間プロセッサ。 - 【請求項１１】 前記実行時刻依存命令は、前記フラグ
レジスタの値に依存して分岐するか否かが変化する条件
分岐命令である、請求項１０記載の実時間プロセッサ。 - 【請求項１２】 前記実時間プロセッサはさらに、前記
タイマレジスタの時刻から前記時刻レジスタに記憶され
る時刻を減算し、該減算結果を前記タイマレジスタに設
定し、前記時刻レジスタに所定時刻を設定するための手
段を含む、請求項１記載の実時間プロセッサ。 - 【請求項１３】 前記実時間プロセッサはさらに、前記
時刻レジスタに記憶される時刻から前記タイマレジスタ
の時刻を減算し、該減算結果を前記時刻レジスタに設定
し、前記タイマレジスタに所定時刻を設定するための手
段を含む、請求項１記載の実時間プロセッサ。 - 【請求項１４】 前記命令実行機構は、汎用レジスタ
と、 前記タイマレジスタ、前記時刻レジスタおよび前記汎用
レジスタに保持される値を任意の組み合わせで演算し、
該演算結果を前記タイマレジスタ、前記時刻レジスタお
よび前記汎用レジスタの中のいずれかに記憶させる演算
回路とを含む、請求項１記載の実時間プロセッサ。 - 【請求項１５】 前記実時間プロセッサはさらに、前記
命令実行機構に入力されるクロック周波数を制御するク
ロック制御器を含む、請求項１記載の実時間プロセッ
サ。 - 【請求項１６】 前記クロック制御器は、前記時刻比較
器の比較結果に依存して命令実行を遅延する時刻依存命
令が前記命令実行機構によって実行されている場合は、
前記クロックの出力を停止するための手段を含む、請求
項１５記載の実時間プロセッサ。 - 【請求項１７】 前記命令実行機構は、外部に接続され
る入出力装置から入力する値を汎用レジスタとして参照
する命令を実行するための手段を含む、請求項１記載の
実時間プロセッサ。 - 【請求項１８】 前記命令実行機構は、汎用レジスタに
値を書き込むことにより、外部に接続される入出力装置
へ値を出力する命令を実行するための手段を含む、請求
項１または１７記載の実時間プロセッサ。 - 【請求項１９】 プロセッサにおける命令実行方法であ
って、 所定間隔で時刻を更新するステップと、 任意の時刻を記憶するステップと、 前記更新された時刻と前記記憶される任意の時刻とを比
較するステップと、 前記比較結果によって実行状況が変化する命令を実行す
るステップとを含む命令実行方法。 - 【請求項２０】 前記命令実行方法はさらに、前記更新
された時刻から所定値を減算するステップと、 前記記憶される任意の時刻から所定値を減算するステッ
プとを含む、請求項１９記載の命令実行方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137638A JP2000330785A (ja) | 1999-05-18 | 1999-05-18 | 実時間プロセッサおよび命令実行方法 |
| US09/573,258 US7069425B1 (en) | 1999-05-18 | 2000-05-18 | Real-time processor executing predetermined operation defined by program correctly at predetermined time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137638A JP2000330785A (ja) | 1999-05-18 | 1999-05-18 | 実時間プロセッサおよび命令実行方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000330785A true JP2000330785A (ja) | 2000-11-30 |
Family
ID=15203330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137638A Withdrawn JP2000330785A (ja) | 1999-05-18 | 1999-05-18 | 実時間プロセッサおよび命令実行方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7069425B1 (ja) |
| JP (1) | JP2000330785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007004719A (ja) * | 2005-06-27 | 2007-01-11 | Sony Computer Entertainment Inc | エミュレート装置及びエミュレート方法 |
| JP2009507299A (ja) * | 2005-09-02 | 2009-02-19 | アステリオン・インコーポレイテッド | 決定性処理を遂行するシステム及び方法 |
| US7991986B2 (en) | 2006-09-20 | 2011-08-02 | Denso Corporation | Microprocessor starting to execute a computer program at a predetermined interval |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070260907A1 (en) * | 2006-05-02 | 2007-11-08 | Dixon Martin G | Technique to modify a timer |
| US9983905B2 (en) | 2012-12-06 | 2018-05-29 | White Eagle Sonic Technologies, Inc. | Apparatus and system for real-time execution of ultrasound system actions |
| US9773496B2 (en) | 2012-12-06 | 2017-09-26 | White Eagle Sonic Technologies, Inc. | Apparatus and system for adaptively scheduling ultrasound system actions |
| US10076313B2 (en) | 2012-12-06 | 2018-09-18 | White Eagle Sonic Technologies, Inc. | System and method for automatically adjusting beams to scan an object in a body |
| US10499884B2 (en) | 2012-12-06 | 2019-12-10 | White Eagle Sonic Technologies, Inc. | System and method for scanning for a second object within a first object using an adaptive scheduler |
| US9529080B2 (en) | 2012-12-06 | 2016-12-27 | White Eagle Sonic Technologies, Inc. | System and apparatus having an application programming interface for flexible control of execution ultrasound actions |
| CN104317685A (zh) * | 2014-10-14 | 2015-01-28 | 英业达科技有限公司 | 计算器系统的启动方法 |
| US11829187B2 (en) | 2022-01-30 | 2023-11-28 | Simplex Micro, Inc. | Microprocessor with time counter for statically dispatching instructions |
| US11829767B2 (en) | 2022-01-30 | 2023-11-28 | Simplex Micro, Inc. | Register scoreboard for a microprocessor with a time counter for statically dispatching instructions |
| US11954491B2 (en) | 2022-01-30 | 2024-04-09 | Simplex Micro, Inc. | Multi-threading microprocessor with a time counter for statically dispatching instructions |
| US12001848B2 (en) | 2022-01-30 | 2024-06-04 | Simplex Micro, Inc. | Microprocessor with time counter for statically dispatching instructions with phantom registers |
| US11829762B2 (en) | 2022-01-30 | 2023-11-28 | Simplex Micro, Inc. | Time-resource matrix for a microprocessor with time counter for statically dispatching instructions |
| US20230315474A1 (en) * | 2022-04-05 | 2023-10-05 | Simplex Micro, Inc. | Microprocessor with apparatus and method for replaying instructions |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4040021A (en) * | 1975-10-30 | 1977-08-02 | Bell Telephone Laboratories, Incorporated | Circuit for increasing the apparent occupancy of a processor |
| US4101761A (en) * | 1976-11-26 | 1978-07-18 | Pacific Western Systems | Timing pulse generator |
| US4497023A (en) * | 1982-11-04 | 1985-01-29 | Lucasfilm Ltd. | Linked list of timed and untimed commands |
| US5021945A (en) * | 1985-10-31 | 1991-06-04 | Mcc Development, Ltd. | Parallel processor system for processing natural concurrencies and method therefor |
| US4847755A (en) * | 1985-10-31 | 1989-07-11 | Mcc Development, Ltd. | Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies |
| US4887279A (en) * | 1988-09-19 | 1989-12-12 | Tektronix, Inc. | Timing measurement for jitter display |
| JPH05233277A (ja) | 1992-02-21 | 1993-09-10 | Fujitsu Ltd | マイクロプロセッサ |
| US5546037A (en) * | 1993-11-15 | 1996-08-13 | Cirrus Logic, Inc. | NAPNOP circuit for conserving power in computer systems |
| JPH07248958A (ja) * | 1994-03-14 | 1995-09-26 | Fujitsu Ltd | メモリ制御方式 |
| JP2836552B2 (ja) * | 1995-11-20 | 1998-12-14 | 日本電気株式会社 | 分散型ネットワーク障害回復装置 |
| JP3463460B2 (ja) * | 1996-05-20 | 2003-11-05 | ヤマハ株式会社 | データ伝送方式 |
| US6115083A (en) * | 1996-11-08 | 2000-09-05 | Texas Instruments Incorporated | Load/reset sequence controller for spatial light modulator |
| US5966544A (en) * | 1996-11-13 | 1999-10-12 | Intel Corporation | Data speculatable processor having reply architecture |
| US5958044A (en) * | 1997-01-24 | 1999-09-28 | Texas Instruments Incorporated | Multicycle NOP |
| JPH1117528A (ja) * | 1997-06-23 | 1999-01-22 | Mitsubishi Electric Corp | 出力タイマ |
| US6000029A (en) * | 1997-11-03 | 1999-12-07 | Motorola, Inc. | Method and apparatus for affecting subsequent instruction processing in a data processor |
| US6370638B1 (en) * | 1997-11-21 | 2002-04-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of computer program control in computer systems using pipeline processing |
| US6230263B1 (en) * | 1998-09-17 | 2001-05-08 | Charles P. Ryan | Data processing system processor delay instruction |
-
1999
- 1999-05-18 JP JP11137638A patent/JP2000330785A/ja not_active Withdrawn
-
2000
- 2000-05-18 US US09/573,258 patent/US7069425B1/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007004719A (ja) * | 2005-06-27 | 2007-01-11 | Sony Computer Entertainment Inc | エミュレート装置及びエミュレート方法 |
| JP2009507299A (ja) * | 2005-09-02 | 2009-02-19 | アステリオン・インコーポレイテッド | 決定性処理を遂行するシステム及び方法 |
| US8719556B2 (en) | 2005-09-02 | 2014-05-06 | Bini Ate Llc | System and method for performing deterministic processing |
| US9189239B2 (en) | 2005-09-02 | 2015-11-17 | Bin1 Ate, Llc | System and method for performing deterministic processing |
| US7991986B2 (en) | 2006-09-20 | 2011-08-02 | Denso Corporation | Microprocessor starting to execute a computer program at a predetermined interval |
Also Published As
| Publication number | Publication date |
|---|---|
| US7069425B1 (en) | 2006-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000330785A (ja) | 実時間プロセッサおよび命令実行方法 | |
| Hamann et al. | Communication centric design in complex automotive embedded systems | |
| TWI481993B (zh) | 用於多核心及執行緒的時間戳記計數器偏移的控制設備、方法及系統與處理器 | |
| US5987620A (en) | Method and apparatus for a self-timed and self-enabled distributed clock | |
| US7921317B2 (en) | Method and apparatus for synchronizing central processing units in a multiprocessor apparatus | |
| EP0365188A2 (en) | Central processor condition code method and apparatus | |
| JP4749431B2 (ja) | パイプラインスループットを促進するための方法及び装置 | |
| KR20170001568A (ko) | 영구 커밋 프로세서들, 방법들, 시스템들 및 명령어들 | |
| US20170329877A1 (en) | Method for creating an fpga netlist | |
| WO2018149495A1 (en) | A method and system to fetch multicore instruction traces from a virtual platform emulator to a performance simulation model | |
| WO2017088456A1 (zh) | 多输入多输出处理器流水线数据同步装置及方法 | |
| JPH08221272A (ja) | 命令キャッシュに命令をロードする方法 | |
| US11379242B2 (en) | Methods and apparatus for using load and store addresses to resolve memory dependencies | |
| JPH1078887A (ja) | デバッグシステム及びデバッグ方法 | |
| US6993674B2 (en) | System LSI architecture and method for controlling the clock of a data processing system through the use of instructions | |
| KR100321745B1 (ko) | 외부메모리액세스를위한마이크로컨트롤러유닛 | |
| JPH07182170A (ja) | マイクロプロセッサ | |
| EP1121630A1 (en) | Calendar clock caching in a multiprocessor system | |
| US7861067B1 (en) | Adjustable cycle pipeline system and method | |
| US6920547B2 (en) | Register adjustment based on adjustment values determined at multiple stages within a pipeline of a processor | |
| JP2001014161A (ja) | プログラマブルコントローラ | |
| US6427205B1 (en) | Digital signal processor and processor reducing the number of instructions upon processing condition execution instructions | |
| JP5501074B2 (ja) | リコンフィギュラブル回路及びリコンフィギュラブル回路の駆動方法 | |
| US20230244955A1 (en) | Decision Diagram-Based Management of a Computer System or its Part | |
| JP2002082813A (ja) | プログラムロジック装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |