JPH1117528A - 出力タイマ - Google Patents
出力タイマInfo
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- JPH1117528A JPH1117528A JP9166300A JP16630097A JPH1117528A JP H1117528 A JPH1117528 A JP H1117528A JP 9166300 A JP9166300 A JP 9166300A JP 16630097 A JP16630097 A JP 16630097A JP H1117528 A JPH1117528 A JP H1117528A
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- Japan
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- count value
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F1/00—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers
- G04F1/005—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers using electronic timing, e.g. counting means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
- Debugging And Monitoring (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 従来の出力タイマではＣＰＵが割り込み処理
を実行しなければならず、それ故、ＣＰＵの負荷を増大
させてしまうという課題があった。 【解決手段】 イベント信号に応答してフリーランアッ
プカウンタ２のカウント値を取り込むキャプチャレジス
タ６と、キャプチャレジスタ６が取り込んだカウント値
に予め加算値レジスタ７に格納された所定の値を加算す
る加算器８と、この加算結果とフリーランアップカウン
タ２が保持するカウント値とが一致すると一致信号を出
力する比較器４と、イベント信号を受信するセット端子
Ｓと比較器４に接続されたリセット端子Ｒとを有するリ
セット・セットフリップフロップ５とを備えた。
を実行しなければならず、それ故、ＣＰＵの負荷を増大
させてしまうという課題があった。 【解決手段】 イベント信号に応答してフリーランアッ
プカウンタ２のカウント値を取り込むキャプチャレジス
タ６と、キャプチャレジスタ６が取り込んだカウント値
に予め加算値レジスタ７に格納された所定の値を加算す
る加算器８と、この加算結果とフリーランアップカウン
タ２が保持するカウント値とが一致すると一致信号を出
力する比較器４と、イベント信号を受信するセット端子
Ｓと比較器４に接続されたリセット端子Ｒとを有するリ
セット・セットフリップフロップ５とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明はマイコン制御を行
う炊飯器等の家電製品、自動車などの製品、および工業
製品に使用される出力タイマに関するものである。
う炊飯器等の家電製品、自動車などの製品、および工業
製品に使用される出力タイマに関するものである。
【０００２】
【従来の技術】図９は従来の出力タイマの一例の構成を
示すブロック図であり、図において、１はイベント発生
を示すイベント信号を受信するイベント端子、２は外部
からイベント信号が加えられても、外部からストップ信
号が印加されない限り動作し続けるように構成されてお
り、一定時間間隔で印加されるクロックパルスをカウン
トしてカウント値をインクリメントし、そのカウント値
を保持するフリーランアップカウンタ、３はフリーラン
アップカウンタ２が保持するカウント値と比較される所
定の値がデータバス１６を介してＣＰＵ１５より書き込
まれるコンペアレジスタ、４はフリーランアップカウン
タ２が保持するカウント値とコンペアレジスタ３に書き
込まれた所定の値とを比較し、それらが一致した場合に
一致信号を出力する比較器、５はイベント端子１に接続
されたセット端子Ｓと比較器４の出力端子に接続された
リセット端子Ｒと出力端子ＯＵＴとを備えたリセット・
セットフリップフロップ（ＲＳ−Ｆ．Ｆ．）である。
示すブロック図であり、図において、１はイベント発生
を示すイベント信号を受信するイベント端子、２は外部
からイベント信号が加えられても、外部からストップ信
号が印加されない限り動作し続けるように構成されてお
り、一定時間間隔で印加されるクロックパルスをカウン
トしてカウント値をインクリメントし、そのカウント値
を保持するフリーランアップカウンタ、３はフリーラン
アップカウンタ２が保持するカウント値と比較される所
定の値がデータバス１６を介してＣＰＵ１５より書き込
まれるコンペアレジスタ、４はフリーランアップカウン
タ２が保持するカウント値とコンペアレジスタ３に書き
込まれた所定の値とを比較し、それらが一致した場合に
一致信号を出力する比較器、５はイベント端子１に接続
されたセット端子Ｓと比較器４の出力端子に接続された
リセット端子Ｒと出力端子ＯＵＴとを備えたリセット・
セットフリップフロップ（ＲＳ−Ｆ．Ｆ．）である。
【０００３】次に動作について説明する。図１０は図９
に示す従来の出力タイマの動作を示すタイムチャートで
あり、以下、この図１０および図９を参照しながら動作
について説明する。あるイベントが発生すると、出力タ
イマを動作させる必要がある場合、そのイベントが発生
した旨を知らせるイベント信号がイベント端子１に印加
される。イベント端子１に印加されたイベント信号はリ
セット・セットフリップフロップ５のセット端子Ｓに入
力される。この結果、リセット・セットフリップフロッ
プ５は出力端子ＯＵＴを介して出力している出力信号を
Ｌｏｗ状態からＨｉｇｈ状態に遷移させる。また、同時
に、イベント端子１を介して入力されたイベント信号は
割り込み信号としてＣＰＵ１５に入力され、割り込み信
号を受けたＣＰＵ１５はフリーランアップカウンタ２が
保持するカウント値（ａ）をデータバス１６を介して読
み込む。そして、ＣＰＵ１５は予めプログラムされた加
算値（１ショット出力のＨｉｇｈ状態の期間に相当する
カウント値）（ｘ）を読み込んだフリーランアップカウ
ンタ２のカウント値（ａ）に加算し、加算結果（ａ＋
ｘ）をデータバス１６を介してコンペアレジスタ３に格
納する。
に示す従来の出力タイマの動作を示すタイムチャートで
あり、以下、この図１０および図９を参照しながら動作
について説明する。あるイベントが発生すると、出力タ
イマを動作させる必要がある場合、そのイベントが発生
した旨を知らせるイベント信号がイベント端子１に印加
される。イベント端子１に印加されたイベント信号はリ
セット・セットフリップフロップ５のセット端子Ｓに入
力される。この結果、リセット・セットフリップフロッ
プ５は出力端子ＯＵＴを介して出力している出力信号を
Ｌｏｗ状態からＨｉｇｈ状態に遷移させる。また、同時
に、イベント端子１を介して入力されたイベント信号は
割り込み信号としてＣＰＵ１５に入力され、割り込み信
号を受けたＣＰＵ１５はフリーランアップカウンタ２が
保持するカウント値（ａ）をデータバス１６を介して読
み込む。そして、ＣＰＵ１５は予めプログラムされた加
算値（１ショット出力のＨｉｇｈ状態の期間に相当する
カウント値）（ｘ）を読み込んだフリーランアップカウ
ンタ２のカウント値（ａ）に加算し、加算結果（ａ＋
ｘ）をデータバス１６を介してコンペアレジスタ３に格
納する。
【０００４】その後、比較器４はフリーランアップカウ
ンタ２が保持するカウント値とコンペアレジスタ３に格
納された加算結果（ａ＋ｘ）との比較を開始し、これら
の値が一致した際に一致した旨を示す一致信号をリセッ
ト・セットフリップフロップ５のリセット端子Ｒに送出
する。この結果、リセット・セットフリップフロップ５
はリセットされ、出力端子ＯＵＴを介して出力している
出力信号をＨｉｇｈ状態からＬｏｗ状態に遷移させる。
このようにして、出力タイマは所定の加算値（ｘ）に対
応するパルス幅を有するＨｉｇｈ状態アクティブの１シ
ョット出力の送出を完了する。
ンタ２が保持するカウント値とコンペアレジスタ３に格
納された加算結果（ａ＋ｘ）との比較を開始し、これら
の値が一致した際に一致した旨を示す一致信号をリセッ
ト・セットフリップフロップ５のリセット端子Ｒに送出
する。この結果、リセット・セットフリップフロップ５
はリセットされ、出力端子ＯＵＴを介して出力している
出力信号をＨｉｇｈ状態からＬｏｗ状態に遷移させる。
このようにして、出力タイマは所定の加算値（ｘ）に対
応するパルス幅を有するＨｉｇｈ状態アクティブの１シ
ョット出力の送出を完了する。
【０００５】また、イベント発生時にＣＰＵ１５が読み
込んだフリーランアップカウンタ２のカウント値が
（ｂ）であった場合においても、同様に、ＣＰＵ１５は
予めプログラムされた加算値（ｘ）を読み込んだフリー
ランアップカウンタ２のカウント値（ｂ）に加算し、加
算結果（ｂ＋ｘ）をデータバス１６を介してコンペアレ
ジスタ３に格納する。そして、比較器４はフリーランア
ップカウンタ２が保持するカウント値とコンペアレジス
タ３に格納された加算結果（ｂ＋ｘ）との比較を開始
し、これらの値が一致した際に一致した旨を示す一致信
号をリセット・セットフリップフロップ５のリセット端
子Ｒに送出する。この結果、リセット・セットフリップ
フロップ５はリセットされ、出力端子ＯＵＴを介して出
力している出力信号をＨｉｇｈ状態からＬｏｗ状態に遷
移させる。このようにして、上記の場合と同様に、出力
タイマは所定の加算値（ｘ）に対応するパルス幅を有す
るＨｉｇｈ状態アクティブの１ショット出力の送出を完
了する。
込んだフリーランアップカウンタ２のカウント値が
（ｂ）であった場合においても、同様に、ＣＰＵ１５は
予めプログラムされた加算値（ｘ）を読み込んだフリー
ランアップカウンタ２のカウント値（ｂ）に加算し、加
算結果（ｂ＋ｘ）をデータバス１６を介してコンペアレ
ジスタ３に格納する。そして、比較器４はフリーランア
ップカウンタ２が保持するカウント値とコンペアレジス
タ３に格納された加算結果（ｂ＋ｘ）との比較を開始
し、これらの値が一致した際に一致した旨を示す一致信
号をリセット・セットフリップフロップ５のリセット端
子Ｒに送出する。この結果、リセット・セットフリップ
フロップ５はリセットされ、出力端子ＯＵＴを介して出
力している出力信号をＨｉｇｈ状態からＬｏｗ状態に遷
移させる。このようにして、上記の場合と同様に、出力
タイマは所定の加算値（ｘ）に対応するパルス幅を有す
るＨｉｇｈ状態アクティブの１ショット出力の送出を完
了する。
【０００６】
【発明が解決しようとする課題】従来の出力タイマは以
上のように構成されているので、イベントが発生する度
にＣＰＵ１５へ割り込みを発生させてフリーランアップ
カウンタ２が保持するカウント値を読み込み、この値に
予め設定した所定の加算値（ｘ）を加算し、さらにコン
ペアレジスタ３にその加算結果を格納するという割り込
み処理を実行しなければならず、それ故、ＣＰＵ１５の
負荷を増大させてしまうという課題があった。
上のように構成されているので、イベントが発生する度
にＣＰＵ１５へ割り込みを発生させてフリーランアップ
カウンタ２が保持するカウント値を読み込み、この値に
予め設定した所定の加算値（ｘ）を加算し、さらにコン
ペアレジスタ３にその加算結果を格納するという割り込
み処理を実行しなければならず、それ故、ＣＰＵ１５の
負荷を増大させてしまうという課題があった。
【０００７】また、ＣＰＵ１５が上記割り込み処理を実
行するためにある程度の時間を要するので、コンペアレ
ジスタ３に加算結果を格納した時点でフリーランアップ
カウンタ２が保持するカウント値が加算結果を越えてし
まい、その結果、リセット・セットフリップフロップ５
がリセットされないままになってしまい、所望の出力が
得られないという課題があった。
行するためにある程度の時間を要するので、コンペアレ
ジスタ３に加算結果を格納した時点でフリーランアップ
カウンタ２が保持するカウント値が加算結果を越えてし
まい、その結果、リセット・セットフリップフロップ５
がリセットされないままになってしまい、所望の出力が
得られないという課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、ＣＰＵ１５の負荷を低減できると
ともに、リセット・セットフリップフロップ５がリセッ
トされないままになってしまうという不具合が発生する
ことがない、リアルタイム性に優れた出力タイマを得る
ことを目的とする。
めになされたもので、ＣＰＵ１５の負荷を低減できると
ともに、リセット・セットフリップフロップ５がリセッ
トされないままになってしまうという不具合が発生する
ことがない、リアルタイム性に優れた出力タイマを得る
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
る出力タイマは、イベント端子を介して入力されたイベ
ント信号に応答してカウンタが保持するカウント値を取
り込み記憶するキャプチャ手段と、キャプチャ手段に記
憶されたカウント値と所定の値とにもとづき、イベント
信号が入力してから所定の時間が経過した後のカウンタ
のカウント値を求める演算手段と、カウンタに保持され
たカウント値と演算結果とが一致した際に一致信号を出
力端子を介して出力する比較器と、イベント端子に接続
されたセットのための第１の入力端子と比較器の出力端
子に接続されたリセットのための第２の入力端子とを有
するリセット・セットフリップフロップとを備えたもの
である。
る出力タイマは、イベント端子を介して入力されたイベ
ント信号に応答してカウンタが保持するカウント値を取
り込み記憶するキャプチャ手段と、キャプチャ手段に記
憶されたカウント値と所定の値とにもとづき、イベント
信号が入力してから所定の時間が経過した後のカウンタ
のカウント値を求める演算手段と、カウンタに保持され
たカウント値と演算結果とが一致した際に一致信号を出
力端子を介して出力する比較器と、イベント端子に接続
されたセットのための第１の入力端子と比較器の出力端
子に接続されたリセットのための第２の入力端子とを有
するリセット・セットフリップフロップとを備えたもの
である。
【００１０】請求項２記載の発明に係る出力タイマは、
カウンタが外部からストップ信号が印加されない限り動
作し続けるフリーランカウンタであるものである。
カウンタが外部からストップ信号が印加されない限り動
作し続けるフリーランカウンタであるものである。
【００１１】請求項３記載の発明に係る出力タイマは、
フリーランカウンタがカウント値をインクリメントする
フリーランアップカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値に所定の値を加算して加
算結果を出力する加算器であるものである。
フリーランカウンタがカウント値をインクリメントする
フリーランアップカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値に所定の値を加算して加
算結果を出力する加算器であるものである。
【００１２】請求項４記載の発明に係る出力タイマは、
フリーランカウンタがカウント値をデクリメントするフ
リーランダウンカウンタであり、演算手段がキャプチャ
手段に記憶されたカウント値から所定の値を減算して減
算結果を出力する減算器であるものである。
フリーランカウンタがカウント値をデクリメントするフ
リーランダウンカウンタであり、演算手段がキャプチャ
手段に記憶されたカウント値から所定の値を減算して減
算結果を出力する減算器であるものである。
【００１３】請求項５記載の発明に係る出力タイマは、
イベント端子を介して入力されたイベント信号に応答し
てカウンタのカウント値を取り込み記憶するキャプチャ
手段と、キャプチャ手段に記憶されたカウント値と複数
の所定の値とにもとづき、イベント信号が入力してから
各所定の時間が経過した後のカウンタのカウント値をそ
れぞれ求める演算手段と、カウンタに保持されたカウン
ト値と各演算結果とが一致した際に一致信号を出力端子
を介してそれぞれ出力する複数の比較器と、イベント端
子に接続された入力端子と、複数の比較器の各出力端子
にそれぞれ接続された複数の他の入力端子とを有するＯ
Ｒゲートと、ＯＲゲートの出力端子に接続された入力端
子を有するトリガフリップフロップとを備えたものであ
る。
イベント端子を介して入力されたイベント信号に応答し
てカウンタのカウント値を取り込み記憶するキャプチャ
手段と、キャプチャ手段に記憶されたカウント値と複数
の所定の値とにもとづき、イベント信号が入力してから
各所定の時間が経過した後のカウンタのカウント値をそ
れぞれ求める演算手段と、カウンタに保持されたカウン
ト値と各演算結果とが一致した際に一致信号を出力端子
を介してそれぞれ出力する複数の比較器と、イベント端
子に接続された入力端子と、複数の比較器の各出力端子
にそれぞれ接続された複数の他の入力端子とを有するＯ
Ｒゲートと、ＯＲゲートの出力端子に接続された入力端
子を有するトリガフリップフロップとを備えたものであ
る。
【００１４】請求項６記載の発明に係る出力タイマは、
カウンタが外部からストップ信号が印加されない限り動
作し続けるフリーランカウンタであるものである。
カウンタが外部からストップ信号が印加されない限り動
作し続けるフリーランカウンタであるものである。
【００１５】請求項７記載の発明に係る出力タイマは、
フリーランカウンタがカウント値をインクリメントする
フリーランアップカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値に複数の所定の値をそれ
ぞれ加算してその加算結果をそれぞれ出力する複数の加
算器であるものである。
フリーランカウンタがカウント値をインクリメントする
フリーランアップカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値に複数の所定の値をそれ
ぞれ加算してその加算結果をそれぞれ出力する複数の加
算器であるものである。
【００１６】請求項８記載の発明に係る出力タイマは、
フリーランカウンタがカウント値をデクリメントするフ
リーランダウンカウンタであり、演算手段がキャプチャ
手段に記憶されたカウント値から複数の所定の値をそれ
ぞれ減算してその減算結果をそれぞれ出力する複数の減
算器であるものである。
フリーランカウンタがカウント値をデクリメントするフ
リーランダウンカウンタであり、演算手段がキャプチャ
手段に記憶されたカウント値から複数の所定の値をそれ
ぞれ減算してその減算結果をそれぞれ出力する複数の減
算器であるものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による出
力タイマの構成を示すブロック図であり、図において、
１はイベント発生を示すイベント信号を受信するイベン
ト端子、２は外部からイベント信号が加えられても、外
部からストップ信号が印加されない限り動作し続けるよ
うに構成されており、一定時間間隔で印加されるクロッ
クパルスをカウントしてカウント値をインクリメント
し、そのカウント値を保持するフリーランアップカウン
タ（カウンタ）、３は以下で述べる加算器による加算結
果を格納するコンペアレジスタ（第２の記憶手段）、４
はフリーランアップカウンタ２が保持するカウント値と
コンペアレジスタ３に格納された加算結果とを比較し、
それらが一致した場合に一致信号を出力する比較器、５
はイベント端子１に接続されたセット端子Ｓと比較器４
の出力端子に接続されたリセット端子Ｒと出力端子ＯＵ
Ｔとを備えたリセット・セットフリップフロップ、６は
フリーランアップカウンタ２が保持するカウント値を取
り込み、記憶するキャプチャレジスタ、７はこの実施の
形態１による出力タイマが出力する出力信号のパルス幅
を決定する（すなわち、所定の時間に対応する）所定の
加算値（ｘ）を格納する加算値レジスタ（第１の記憶手
段）、８はキャプチャレジスタ６に取り込まれたカウン
ト値に加算値レジスタ７に格納された所定の加算値
（ｘ）を加算してその加算結果を出力する加算器（演算
手段）、１４はイベント端子１に印加されるイベント信
号に応答してフリーランアップカウンタ２の出力端子を
キャプチャレジスタ６の入力端子に接続させ、フリーラ
ンアップカウンタ２が保持するカウント値をキャプチャ
レジスタ６に送出するためのトランスミッションゲート
である。なお、キャプチャ手段は、キャプチャレジスタ
６とトランスミッションゲート１４とから構成される。
説明する。 実施の形態１．図１はこの発明の実施の形態１による出
力タイマの構成を示すブロック図であり、図において、
１はイベント発生を示すイベント信号を受信するイベン
ト端子、２は外部からイベント信号が加えられても、外
部からストップ信号が印加されない限り動作し続けるよ
うに構成されており、一定時間間隔で印加されるクロッ
クパルスをカウントしてカウント値をインクリメント
し、そのカウント値を保持するフリーランアップカウン
タ（カウンタ）、３は以下で述べる加算器による加算結
果を格納するコンペアレジスタ（第２の記憶手段）、４
はフリーランアップカウンタ２が保持するカウント値と
コンペアレジスタ３に格納された加算結果とを比較し、
それらが一致した場合に一致信号を出力する比較器、５
はイベント端子１に接続されたセット端子Ｓと比較器４
の出力端子に接続されたリセット端子Ｒと出力端子ＯＵ
Ｔとを備えたリセット・セットフリップフロップ、６は
フリーランアップカウンタ２が保持するカウント値を取
り込み、記憶するキャプチャレジスタ、７はこの実施の
形態１による出力タイマが出力する出力信号のパルス幅
を決定する（すなわち、所定の時間に対応する）所定の
加算値（ｘ）を格納する加算値レジスタ（第１の記憶手
段）、８はキャプチャレジスタ６に取り込まれたカウン
ト値に加算値レジスタ７に格納された所定の加算値
（ｘ）を加算してその加算結果を出力する加算器（演算
手段）、１４はイベント端子１に印加されるイベント信
号に応答してフリーランアップカウンタ２の出力端子を
キャプチャレジスタ６の入力端子に接続させ、フリーラ
ンアップカウンタ２が保持するカウント値をキャプチャ
レジスタ６に送出するためのトランスミッションゲート
である。なお、キャプチャ手段は、キャプチャレジスタ
６とトランスミッションゲート１４とから構成される。
【００１８】次に動作について説明する。図２は図１に
示すこの実施の形態１による出力タイマの動作を示すタ
イムチャートであり、以下、この図２および図１を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はリセット・セットフリップフロップ５のセッ
ト端子Ｓに入力される。この結果、リセット・セットフ
リップフロップ５は出力端子ＯＵＴを介して出力してい
る出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移させ
る。また、同時に、イベント端子１を介して入力された
イベント信号に応答してトランスミッションゲート１４
はフリーランアップカウンタ２の出力端子をキャプチャ
レジスタ６の入力端子に接続させ、フリーランアップカ
ウンタ２が保持するカウント値（ａ）をキャプチャレジ
スタ６に送出する。これにより、キャプチャレジスタ６
はフリーランアップカウンタ２が保持するカウント値
（ａ）を取り込むことができる。そして、加算器８は、
キャプチャレジスタ６に取り込まれたカウント値（ａ）
と、予め加算値レジスタ７にセットしておいた所定の加
算値（１ショット出力のＨｉｇｈ状態の期間に相当する
カウント値）（ｘ）とを加算し、その加算結果（ａ＋
ｘ）をコンペアレジスタ３に格納する。すなわち、加算
器８は、イベント信号を受信してから所定のパルス幅に
相当する所定の時間が経過した後のフリーランアップカ
ウンタ２のカウント値を求める。
示すこの実施の形態１による出力タイマの動作を示すタ
イムチャートであり、以下、この図２および図１を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はリセット・セットフリップフロップ５のセッ
ト端子Ｓに入力される。この結果、リセット・セットフ
リップフロップ５は出力端子ＯＵＴを介して出力してい
る出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移させ
る。また、同時に、イベント端子１を介して入力された
イベント信号に応答してトランスミッションゲート１４
はフリーランアップカウンタ２の出力端子をキャプチャ
レジスタ６の入力端子に接続させ、フリーランアップカ
ウンタ２が保持するカウント値（ａ）をキャプチャレジ
スタ６に送出する。これにより、キャプチャレジスタ６
はフリーランアップカウンタ２が保持するカウント値
（ａ）を取り込むことができる。そして、加算器８は、
キャプチャレジスタ６に取り込まれたカウント値（ａ）
と、予め加算値レジスタ７にセットしておいた所定の加
算値（１ショット出力のＨｉｇｈ状態の期間に相当する
カウント値）（ｘ）とを加算し、その加算結果（ａ＋
ｘ）をコンペアレジスタ３に格納する。すなわち、加算
器８は、イベント信号を受信してから所定のパルス幅に
相当する所定の時間が経過した後のフリーランアップカ
ウンタ２のカウント値を求める。
【００１９】その後、比較器４はフリーランアップカウ
ンタ２が保持するカウント値とコンペアレジスタ３に格
納された加算結果（ａ＋ｘ）との比較を開始し、これら
の値が一致した際に一致した旨を示す一致信号をリセッ
ト・セットフリップフロップ５のリセット端子Ｒに送出
する。この結果、リセット・セットフリップフロップ５
はリセットされ、出力端子ＯＵＴを介して出力している
出力信号をＨｉｇｈ状態からＬｏｗ状態に遷移させる。
このようにして、出力タイマは所定の加算値（ｘ）に対
応するパルス幅を有するＨｉｇｈ状態アクティブの１シ
ョット出力の送出を完了する。
ンタ２が保持するカウント値とコンペアレジスタ３に格
納された加算結果（ａ＋ｘ）との比較を開始し、これら
の値が一致した際に一致した旨を示す一致信号をリセッ
ト・セットフリップフロップ５のリセット端子Ｒに送出
する。この結果、リセット・セットフリップフロップ５
はリセットされ、出力端子ＯＵＴを介して出力している
出力信号をＨｉｇｈ状態からＬｏｗ状態に遷移させる。
このようにして、出力タイマは所定の加算値（ｘ）に対
応するパルス幅を有するＨｉｇｈ状態アクティブの１シ
ョット出力の送出を完了する。
【００２０】また、イベント発生時にキャプチャレジス
タ６に取り込まれたフリーランアップカウンタ２のカウ
ント値が（ｂ）であった場合においても、同様に、加算
器８は予め加算値レジスタ７にセットされた所定の加算
値（ｘ）をキャプチャレジスタ６に取り込んだフリーラ
ンアップカウンタ２のカウント値（ｂ）に加算し、その
加算結果（ｂ＋ｘ）をコンペアレジスタ３に格納する。
そして、比較器４はフリーランアップカウンタ２が保持
するカウント値とコンペアレジスタ３に格納された加算
結果（ｂ＋ｘ）との比較を開始し、これらの値が一致し
た際に一致した旨を示す一致信号をリセット・セットフ
リップフロップ５のリセット端子Ｒに送出する。この結
果、リセット・セットフリップフロップ５はリセットさ
れ、出力端子ＯＵＴを介して出力している出力信号をＨ
ｉｇｈ状態からＬｏｗ状態に遷移させる。このようにし
て、上記の場合と同様に、出力タイマは所定の加算値
（ｘ）に対応するパルス幅を有するＨｉｇｈ状態アクテ
ィブの１ショット出力の送出を完了する。
タ６に取り込まれたフリーランアップカウンタ２のカウ
ント値が（ｂ）であった場合においても、同様に、加算
器８は予め加算値レジスタ７にセットされた所定の加算
値（ｘ）をキャプチャレジスタ６に取り込んだフリーラ
ンアップカウンタ２のカウント値（ｂ）に加算し、その
加算結果（ｂ＋ｘ）をコンペアレジスタ３に格納する。
そして、比較器４はフリーランアップカウンタ２が保持
するカウント値とコンペアレジスタ３に格納された加算
結果（ｂ＋ｘ）との比較を開始し、これらの値が一致し
た際に一致した旨を示す一致信号をリセット・セットフ
リップフロップ５のリセット端子Ｒに送出する。この結
果、リセット・セットフリップフロップ５はリセットさ
れ、出力端子ＯＵＴを介して出力している出力信号をＨ
ｉｇｈ状態からＬｏｗ状態に遷移させる。このようにし
て、上記の場合と同様に、出力タイマは所定の加算値
（ｘ）に対応するパルス幅を有するＨｉｇｈ状態アクテ
ィブの１ショット出力の送出を完了する。
【００２１】以上のように、この実施の形態１によれ
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアでの実行と
比較し、より高速にコンペアレジスタ３に加算結果を格
納することができるので、リセット・セットフリップフ
ロップ５がリセットされないままになってしまうという
不具合が発生することがなく、リアルタイム性に優れた
出力タイマを提供できる効果を奏する。
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアでの実行と
比較し、より高速にコンペアレジスタ３に加算結果を格
納することができるので、リセット・セットフリップフ
ロップ５がリセットされないままになってしまうという
不具合が発生することがなく、リアルタイム性に優れた
出力タイマを提供できる効果を奏する。
【００２２】また、この実施の形態１で用いたフリーラ
ンアップカウンタ２は外部からイベント信号が加えられ
ても動作し続けるので、出力タイマは常に安定して１シ
ョット出力を送出することが可能である。しかしなが
ら、この実施の形態１はこれに限定されるものではな
く、フリーランアップカウンタ２の代わりに通常のアッ
プカウンタを用いてもよい。
ンアップカウンタ２は外部からイベント信号が加えられ
ても動作し続けるので、出力タイマは常に安定して１シ
ョット出力を送出することが可能である。しかしなが
ら、この実施の形態１はこれに限定されるものではな
く、フリーランアップカウンタ２の代わりに通常のアッ
プカウンタを用いてもよい。
【００２３】実施の形態２．図３はこの発明の実施の形
態２による出力タイマの構成を示すブロック図であり、
図において、図１と同一の符号は上記実施の形態１によ
る出力タイマのものと同一または相当する構成要素を示
しておりその説明は省略する。図３において、９は外部
からストップ信号が印加されない限り、外部からイベン
ト信号が加えられても動作し続けるように構成されてお
り、一定時間間隔で印加されるクロックパルスをカウン
トしてカウント値をデクリメントしそのカウント値を保
持するフリーランダウンカウンタ（カウンタ）、１０は
この実施の形態２による出力タイマが出力する出力信号
のパルス幅を決定する所定の減算値（ｘ）を格納する減
算値レジスタ（第１の記憶手段）、１１はキャプチャレ
ジスタ６に取り込まれたフリーランダウンカウンタ９の
カウント値から減算値レジスタ１０に格納されている所
定の減算値（ｘ）を減算する減算器（演算手段）であ
る。
態２による出力タイマの構成を示すブロック図であり、
図において、図１と同一の符号は上記実施の形態１によ
る出力タイマのものと同一または相当する構成要素を示
しておりその説明は省略する。図３において、９は外部
からストップ信号が印加されない限り、外部からイベン
ト信号が加えられても動作し続けるように構成されてお
り、一定時間間隔で印加されるクロックパルスをカウン
トしてカウント値をデクリメントしそのカウント値を保
持するフリーランダウンカウンタ（カウンタ）、１０は
この実施の形態２による出力タイマが出力する出力信号
のパルス幅を決定する所定の減算値（ｘ）を格納する減
算値レジスタ（第１の記憶手段）、１１はキャプチャレ
ジスタ６に取り込まれたフリーランダウンカウンタ９の
カウント値から減算値レジスタ１０に格納されている所
定の減算値（ｘ）を減算する減算器（演算手段）であ
る。
【００２４】次に動作について説明する。図４は図３に
示すこの実施の形態２による出力タイマの動作を示すタ
イムチャートであり、以下、この図４および図３を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はリセット・セットフリップフロップ５のセッ
ト端子Ｓに入力される。この結果、リセット・セットフ
リップフロップ５は出力端子ＯＵＴを介して出力してい
る出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移させ
る。また、同時に、イベント端子１を介して入力された
イベント信号に応答してトランスミッションゲート１４
はフリーランダウンカウンタ９の出力端子をキャプチャ
レジスタ６の入力端子に接続させ、フリーランダウンカ
ウンタ９が保持するカウント値をキャプチャレジスタ６
に送出する。これにより、キャプチャレジスタ６はフリ
ーランダウンカウンタ９が保持するカウント値（ｃ）を
取り込むことができる。そして、減算器１１は、キャプ
チャレジスタ６に取り込まれたカウント値（ｃ）から予
め減算値レジスタ１０にセットしておいた所定の減算値
（１ショット出力のＨｉｇｈ状態の期間に相当するカウ
ント値）（ｘ）を減算し、その減算結果（ｃ−ｘ）をコ
ンペアレジスタ３に格納する。すなわち、減算器１１
は、イベント信号を受信してから所定のパルス幅に相当
する所定の時間が経過した後のフリーランダウンカウン
タ９のカウント値を求める。
示すこの実施の形態２による出力タイマの動作を示すタ
イムチャートであり、以下、この図４および図３を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はリセット・セットフリップフロップ５のセッ
ト端子Ｓに入力される。この結果、リセット・セットフ
リップフロップ５は出力端子ＯＵＴを介して出力してい
る出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移させ
る。また、同時に、イベント端子１を介して入力された
イベント信号に応答してトランスミッションゲート１４
はフリーランダウンカウンタ９の出力端子をキャプチャ
レジスタ６の入力端子に接続させ、フリーランダウンカ
ウンタ９が保持するカウント値をキャプチャレジスタ６
に送出する。これにより、キャプチャレジスタ６はフリ
ーランダウンカウンタ９が保持するカウント値（ｃ）を
取り込むことができる。そして、減算器１１は、キャプ
チャレジスタ６に取り込まれたカウント値（ｃ）から予
め減算値レジスタ１０にセットしておいた所定の減算値
（１ショット出力のＨｉｇｈ状態の期間に相当するカウ
ント値）（ｘ）を減算し、その減算結果（ｃ−ｘ）をコ
ンペアレジスタ３に格納する。すなわち、減算器１１
は、イベント信号を受信してから所定のパルス幅に相当
する所定の時間が経過した後のフリーランダウンカウン
タ９のカウント値を求める。
【００２５】その後、比較器４はフリーランダウンカウ
ンタ９のカウント値とコンペアレジスタ３に格納された
減算結果（ｃ−ｘ）との比較を開始し、これらの値が一
致した際に一致した旨を示す一致信号をリセット・セッ
トフリップフロップ５のリセット端子Ｒに送出する。こ
の結果、リセット・セットフリップフロップ５はリセッ
トされ、出力端子ＯＵＴを介して出力している出力信号
をＨｉｇｈ状態からＬｏｗ状態に遷移させる。このよう
にして、出力タイマは所定の減算値（ｘ）に対応するパ
ルス幅を有するＨｉｇｈ状態アクティブの１ショット出
力の送出を完了する。
ンタ９のカウント値とコンペアレジスタ３に格納された
減算結果（ｃ−ｘ）との比較を開始し、これらの値が一
致した際に一致した旨を示す一致信号をリセット・セッ
トフリップフロップ５のリセット端子Ｒに送出する。こ
の結果、リセット・セットフリップフロップ５はリセッ
トされ、出力端子ＯＵＴを介して出力している出力信号
をＨｉｇｈ状態からＬｏｗ状態に遷移させる。このよう
にして、出力タイマは所定の減算値（ｘ）に対応するパ
ルス幅を有するＨｉｇｈ状態アクティブの１ショット出
力の送出を完了する。
【００２６】また、イベント発生時にキャプチャレジス
タ６に取り込まれたフリーランダウンカウンタ９のカウ
ント値が（ｄ）であった場合においても、同様に、減算
器１１は予め減算値レジスタ１０にセットされた所定の
減算値（ｘ）をキャプチャレジスタ６に取り込んだフリ
ーランダウンカウンタ９のカウント値（ｃ）から減算
し、その減算結果（ｄ−ｘ）をコンペアレジスタ３に格
納する。そして、比較器４はフリーランダウンカウンタ
９が保持するカウント値とコンペアレジスタ３に格納さ
れた減算結果（ｄ−ｘ）との比較を開始し、これらの値
が一致した際に一致した旨を示す一致信号をリセット・
セットフリップフロップ５のリセット端子Ｒに送出す
る。この結果、リセット・セットフリップフロップ５は
リセットされ、出力端子ＯＵＴを介して出力している出
力信号をＨｉｇｈ状態からＬｏｗ状態に遷移させる。こ
のようにして、上記の場合と同様に、出力タイマは所定
の減算値（ｘ）に対応するパルス幅を有するＨｉｇｈ状
態アクティブの１ショット出力の送出を完了する。
タ６に取り込まれたフリーランダウンカウンタ９のカウ
ント値が（ｄ）であった場合においても、同様に、減算
器１１は予め減算値レジスタ１０にセットされた所定の
減算値（ｘ）をキャプチャレジスタ６に取り込んだフリ
ーランダウンカウンタ９のカウント値（ｃ）から減算
し、その減算結果（ｄ−ｘ）をコンペアレジスタ３に格
納する。そして、比較器４はフリーランダウンカウンタ
９が保持するカウント値とコンペアレジスタ３に格納さ
れた減算結果（ｄ−ｘ）との比較を開始し、これらの値
が一致した際に一致した旨を示す一致信号をリセット・
セットフリップフロップ５のリセット端子Ｒに送出す
る。この結果、リセット・セットフリップフロップ５は
リセットされ、出力端子ＯＵＴを介して出力している出
力信号をＨｉｇｈ状態からＬｏｗ状態に遷移させる。こ
のようにして、上記の場合と同様に、出力タイマは所定
の減算値（ｘ）に対応するパルス幅を有するＨｉｇｈ状
態アクティブの１ショット出力の送出を完了する。
【００２７】以上のように、この実施の形態２によれ
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアで実行する
のに比較し、より高速にコンペアレジスタ３に減算結果
を格納することができるので、リセット・セットフリッ
プフロップ５がリセットされないままになってしまうと
いう不具合が発生することがなく、リアルタイム性に優
れた出力タイマを提供できる効果を奏する。
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアで実行する
のに比較し、より高速にコンペアレジスタ３に減算結果
を格納することができるので、リセット・セットフリッ
プフロップ５がリセットされないままになってしまうと
いう不具合が発生することがなく、リアルタイム性に優
れた出力タイマを提供できる効果を奏する。
【００２８】また、この実施の形態２で用いられたフリ
ーランダウンカウンタ９は外部からイベント信号が加え
られても動作し続けるので、出力タイマは常に安定して
１ショット出力を送出することが可能である。しかしな
がら、この実施の形態２はこれに限定されるものではな
く、フリーランダウンカウンタ９の代わりに通常のダウ
ンカウンタを用いてもよい。
ーランダウンカウンタ９は外部からイベント信号が加え
られても動作し続けるので、出力タイマは常に安定して
１ショット出力を送出することが可能である。しかしな
がら、この実施の形態２はこれに限定されるものではな
く、フリーランダウンカウンタ９の代わりに通常のダウ
ンカウンタを用いてもよい。
【００２９】実施の形態３．図５はこの発明の実施の形
態３による出力タイマの構成を示すブロック図であり、
図において、図１と同一の符号は上記実施の形態１によ
る出力タイマのものと同一または相当する構成要素を示
しておりその説明は省略する。また、図５において、３
１，３２，３３はコンペアレジスタ（第２の記憶手
段）、４１，４２，４３はフリーランアップカウンタ２
が保持するカウント値とコンペアレジスタ３１，３２，
３３に書き込まれた加算結果とをそれぞれ比較し、それ
らが一致した場合に一致信号をそれぞれ出力する比較
器、７１，７２，７３はこの実施の形態３による出力タ
イマが連続的に出力する出力パルス信号のパルス幅を決
定する所定の加算値（ｘ，ｙ，ｚ）をそれぞれ保持する
加算値レジスタ（第１の記憶手段）、８１，８２，８３
は加算器（演算手段）、１２はイベント端子１に接続さ
れた入力端子および比較器４１，４２，４３にそれぞれ
接続された複数の他の入力端子を備えたＯＲゲート、１
３はＯＲゲート１２の出力端子に接続された入力端子と
出力端子ＯＵＴとを備えており、入力される信号の立ち
上がりに応答して出力を反転させるトリガフリップフロ
ップ（Ｔ−Ｆ．Ｆ．）である。
態３による出力タイマの構成を示すブロック図であり、
図において、図１と同一の符号は上記実施の形態１によ
る出力タイマのものと同一または相当する構成要素を示
しておりその説明は省略する。また、図５において、３
１，３２，３３はコンペアレジスタ（第２の記憶手
段）、４１，４２，４３はフリーランアップカウンタ２
が保持するカウント値とコンペアレジスタ３１，３２，
３３に書き込まれた加算結果とをそれぞれ比較し、それ
らが一致した場合に一致信号をそれぞれ出力する比較
器、７１，７２，７３はこの実施の形態３による出力タ
イマが連続的に出力する出力パルス信号のパルス幅を決
定する所定の加算値（ｘ，ｙ，ｚ）をそれぞれ保持する
加算値レジスタ（第１の記憶手段）、８１，８２，８３
は加算器（演算手段）、１２はイベント端子１に接続さ
れた入力端子および比較器４１，４２，４３にそれぞれ
接続された複数の他の入力端子を備えたＯＲゲート、１
３はＯＲゲート１２の出力端子に接続された入力端子と
出力端子ＯＵＴとを備えており、入力される信号の立ち
上がりに応答して出力を反転させるトリガフリップフロ
ップ（Ｔ−Ｆ．Ｆ．）である。
【００３０】次に動作について説明する。図６は図５に
示すこの実施の形態５による出力タイマの動作を示すタ
イムチャートであり、以下、この図６および図５を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はＯＲゲート１２を介してトリガフリップフロ
ップ１３に入力される。この結果、トリガフリップフロ
ップ１３はセットされ、出力端子ＯＵＴを介して出力し
ている出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移さ
せる。また、同時に、イベント端子１を介して入力され
たイベント信号に応答してトランスミッションゲート１
４はフリーランアップカウンタ２の出力端子をキャプチ
ャレジスタ６の入力端子に接続させ、フリーランアップ
カウンタ２が保持するカウント値（ｅ）をキャプチャレ
ジスタ６に送出する。これにより、キャプチャレジスタ
６はフリーランアップカウンタ２が保持するカウント値
（ｅ）を取り込むことができる。そして、加算器８１，
８２，８３はそれぞれ、キャプチャレジスタ６に取り込
まれたカウント値（ｅ）と予め加算値レジスタ７１，７
２，７３にセットしておいた所定の加算値（ｘ，ｙ、
ｚ）とを加算し、それらの加算結果（ｅ＋ｘ），（ｅ＋
ｙ），（ｅ＋ｚ）をそれぞれコンペアレジスタ３１，３
２，３３に格納する。すなわち、加算器８１，８２，８
３はそれぞれ、イベント信号を受信してから所定のパル
ス幅等に相当する所定の時間が経過した後のフリーラン
アップカウンタ２のカウント値を求める。
示すこの実施の形態５による出力タイマの動作を示すタ
イムチャートであり、以下、この図６および図５を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はＯＲゲート１２を介してトリガフリップフロ
ップ１３に入力される。この結果、トリガフリップフロ
ップ１３はセットされ、出力端子ＯＵＴを介して出力し
ている出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移さ
せる。また、同時に、イベント端子１を介して入力され
たイベント信号に応答してトランスミッションゲート１
４はフリーランアップカウンタ２の出力端子をキャプチ
ャレジスタ６の入力端子に接続させ、フリーランアップ
カウンタ２が保持するカウント値（ｅ）をキャプチャレ
ジスタ６に送出する。これにより、キャプチャレジスタ
６はフリーランアップカウンタ２が保持するカウント値
（ｅ）を取り込むことができる。そして、加算器８１，
８２，８３はそれぞれ、キャプチャレジスタ６に取り込
まれたカウント値（ｅ）と予め加算値レジスタ７１，７
２，７３にセットしておいた所定の加算値（ｘ，ｙ、
ｚ）とを加算し、それらの加算結果（ｅ＋ｘ），（ｅ＋
ｙ），（ｅ＋ｚ）をそれぞれコンペアレジスタ３１，３
２，３３に格納する。すなわち、加算器８１，８２，８
３はそれぞれ、イベント信号を受信してから所定のパル
ス幅等に相当する所定の時間が経過した後のフリーラン
アップカウンタ２のカウント値を求める。
【００３１】その後、比較器４１，４２，４３はそれぞ
れ、フリーランアップカウンタ２が保持するカウント値
とコンペアレジスタ３１，３２，３３に格納された加算
結果（ｅ＋ｘ），（ｅ＋ｙ），（ｅ＋ｚ）との比較を開
始し、これらの値が一致した際に一致した旨を示す一致
信号をＯＲゲート１２を介してトリガフリップフロップ
１３に送出する。図６に示す例においてはｘ＜ｙ＜ｚに
設定されているので、フリーランアップカウンタ２が保
持するカウント値がコンペアレジスタ３１に格納された
加算結果（ｅ＋ｘ）に一致した場合に比較器４１により
出力された一致信号はＯＲゲート１２を介してトリガフ
リップフロップ１３に入力され、トリガフリップフロッ
プ１３はリセットされる。その結果、出力端子ＯＵＴを
介して出力されている出力信号はＨｉｇｈ状態からＬｏ
ｗ状態に遷移する。このようにして、出力タイマは所定
の加算値（ｘ）に対応するパルス幅を有するＨｉｇｈ状
態アクティブなパルスを送出する。また、フリーランア
ップカウンタ２が保持するカウント値がコンペアレジス
タ３２に格納された加算結果（ｅ＋ｙ）に一致した場合
に比較器４２により出力された一致信号によりトリガフ
リップフロップ１３はセットされ、出力端子ＯＵＴを介
して出力されている出力信号はＬｏｗ状態からＨｉｇｈ
状態に遷移する。さらに、フリーランアップカウンタ２
が保持するカウント値がコンペアレジスタ３３に格納さ
れた加算結果（ｅ＋ｚ）に一致した場合に比較器４３に
より出力された一致信号によりトリガフリップフロップ
１３はリセットされ、出力端子ＯＵＴを介して出力され
ている出力信号はＨｉｇｈ状態からＬｏｗ状態に遷移す
る。この結果、出力タイマはカウント値（ｚ−ｙ）に対
応するパルス幅を有するＨｉｇｈ状態アクティブのパル
スを先に出力したカウント値（ｘ）に相当するパルス幅
を有するＨｉｇｈ状態アクティブのパルスに引き続き、
且つ、カウント値（ｙ−ｘ）に相当する所定の時間をお
いて送出する。
れ、フリーランアップカウンタ２が保持するカウント値
とコンペアレジスタ３１，３２，３３に格納された加算
結果（ｅ＋ｘ），（ｅ＋ｙ），（ｅ＋ｚ）との比較を開
始し、これらの値が一致した際に一致した旨を示す一致
信号をＯＲゲート１２を介してトリガフリップフロップ
１３に送出する。図６に示す例においてはｘ＜ｙ＜ｚに
設定されているので、フリーランアップカウンタ２が保
持するカウント値がコンペアレジスタ３１に格納された
加算結果（ｅ＋ｘ）に一致した場合に比較器４１により
出力された一致信号はＯＲゲート１２を介してトリガフ
リップフロップ１３に入力され、トリガフリップフロッ
プ１３はリセットされる。その結果、出力端子ＯＵＴを
介して出力されている出力信号はＨｉｇｈ状態からＬｏ
ｗ状態に遷移する。このようにして、出力タイマは所定
の加算値（ｘ）に対応するパルス幅を有するＨｉｇｈ状
態アクティブなパルスを送出する。また、フリーランア
ップカウンタ２が保持するカウント値がコンペアレジス
タ３２に格納された加算結果（ｅ＋ｙ）に一致した場合
に比較器４２により出力された一致信号によりトリガフ
リップフロップ１３はセットされ、出力端子ＯＵＴを介
して出力されている出力信号はＬｏｗ状態からＨｉｇｈ
状態に遷移する。さらに、フリーランアップカウンタ２
が保持するカウント値がコンペアレジスタ３３に格納さ
れた加算結果（ｅ＋ｚ）に一致した場合に比較器４３に
より出力された一致信号によりトリガフリップフロップ
１３はリセットされ、出力端子ＯＵＴを介して出力され
ている出力信号はＨｉｇｈ状態からＬｏｗ状態に遷移す
る。この結果、出力タイマはカウント値（ｚ−ｙ）に対
応するパルス幅を有するＨｉｇｈ状態アクティブのパル
スを先に出力したカウント値（ｘ）に相当するパルス幅
を有するＨｉｇｈ状態アクティブのパルスに引き続き、
且つ、カウント値（ｙ−ｘ）に相当する所定の時間をお
いて送出する。
【００３２】このように、この実施の形態３による出力
タイマでは、複数の加算値レジスタ７１，７２，７３に
予め任意に定めた加算値（ｘ，ｙ，ｚ）を設定し、さら
に、イベント発生時からその加算値に相当する所定の時
間が経過した際に、トリガフリップフロップ１３をリセ
ット、セット、リセットと順番に切り換えることによ
り、任意のパルス幅を有する一連のパルスを任意の時間
間隔をおいて発生することが可能となる。
タイマでは、複数の加算値レジスタ７１，７２，７３に
予め任意に定めた加算値（ｘ，ｙ，ｚ）を設定し、さら
に、イベント発生時からその加算値に相当する所定の時
間が経過した際に、トリガフリップフロップ１３をリセ
ット、セット、リセットと順番に切り換えることによ
り、任意のパルス幅を有する一連のパルスを任意の時間
間隔をおいて発生することが可能となる。
【００３３】以上のように、この実施の形態３によれ
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアで実行する
のに比較し、より高速にコンペアレジスタ３１，３２，
３３に加算結果を格納することができるので、トリガフ
リップフロップ１３がリセットされないままになってし
まうという不具合が発生することがなく、リアルタイム
性に優れているとともに、任意のパルス幅を有する一連
のパルスを任意の時間間隔をおいて発生することができ
る出力タイマを提供することができる効果を奏する。
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアで実行する
のに比較し、より高速にコンペアレジスタ３１，３２，
３３に加算結果を格納することができるので、トリガフ
リップフロップ１３がリセットされないままになってし
まうという不具合が発生することがなく、リアルタイム
性に優れているとともに、任意のパルス幅を有する一連
のパルスを任意の時間間隔をおいて発生することができ
る出力タイマを提供することができる効果を奏する。
【００３４】また、この実施の形態３で用いられたフリ
ーランアップカウンタ２は外部からイベント信号が加え
られても動作し続けるので、出力タイマは常に安定して
一連の出力パルスを送出することが可能である。しかし
ながら、この実施の形態３はこれに限定されるものでは
なく、フリーランアップカウンタ２の代わりに通常のア
ップカウンタを用いてもよい。
ーランアップカウンタ２は外部からイベント信号が加え
られても動作し続けるので、出力タイマは常に安定して
一連の出力パルスを送出することが可能である。しかし
ながら、この実施の形態３はこれに限定されるものでは
なく、フリーランアップカウンタ２の代わりに通常のア
ップカウンタを用いてもよい。
【００３５】また、この実施の形態３による出力タイマ
は、３つのコンペアレジスタ３１，３２，３３、３つの
比較器４１，４２，４３、３つの加算値レジスタ７１，
７２，７３、および３つの加算器８１，８２，８３を備
えているが、この実施の形態３はこれに限定されるもの
ではなく、出力する一連の所望の数のパルスに応じた任
意の数のコンペアレジスタ、比較器、加算値レジスタ、
および加算器を備えていてもよい。
は、３つのコンペアレジスタ３１，３２，３３、３つの
比較器４１，４２，４３、３つの加算値レジスタ７１，
７２，７３、および３つの加算器８１，８２，８３を備
えているが、この実施の形態３はこれに限定されるもの
ではなく、出力する一連の所望の数のパルスに応じた任
意の数のコンペアレジスタ、比較器、加算値レジスタ、
および加算器を備えていてもよい。
【００３６】実施の形態４．図７はこの発明の実施の形
態３による出力タイマの構成を示すブロック図であり、
図において、図１または図５と同一の符号は上記実施の
形態１または実施の形態３による出力タイマのものと同
一または相当する構成要素を示しており、その説明は省
略する。また、図７において、３１，３２，３３はコン
ペアレジスタ、４１，４２，４３はフリーランアップカ
ウンタ２が保持するカウント値とコンペアレジスタ３
１，３２，３３に書き込まれた減算結果とをそれぞれ比
較し、それらが一致した場合に一致信号をそれぞれ出力
する比較器、１０１，１０２，１０３はこの実施の形態
４による出力タイマが連続的に出力する出力パルス信号
のパルス幅を決定する所定の減算値（ｘ，ｙ，ｚ）をそ
れぞれ保持する減算値レジスタ（第１の記憶手段）、１
１１，１１２，１１３は減算器（演算手段）である。
態３による出力タイマの構成を示すブロック図であり、
図において、図１または図５と同一の符号は上記実施の
形態１または実施の形態３による出力タイマのものと同
一または相当する構成要素を示しており、その説明は省
略する。また、図７において、３１，３２，３３はコン
ペアレジスタ、４１，４２，４３はフリーランアップカ
ウンタ２が保持するカウント値とコンペアレジスタ３
１，３２，３３に書き込まれた減算結果とをそれぞれ比
較し、それらが一致した場合に一致信号をそれぞれ出力
する比較器、１０１，１０２，１０３はこの実施の形態
４による出力タイマが連続的に出力する出力パルス信号
のパルス幅を決定する所定の減算値（ｘ，ｙ，ｚ）をそ
れぞれ保持する減算値レジスタ（第１の記憶手段）、１
１１，１１２，１１３は減算器（演算手段）である。
【００３７】次に動作について説明する。図８は図７に
示すこの実施の形態４による出力タイマの動作を示すタ
イムチャートであり、以下、この図８および図７を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はＯＲゲート１２を介してトリガフリップフロ
ップ１３に入力される。この結果、トリガフリップフロ
ップ１３はセットされ、出力端子ＯＵＴを介して出力し
ている出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移さ
せる。また、同時に、イベント端子１を介して入力され
たイベント信号に応答してトランスミッションゲート１
４はフリーランダウンカウンタ９の出力端子をキャプチ
ャレジスタ６の入力端子に接続させ、フリーランダウン
カウンタ９が保持するカウント値（ｆ）をキャプチャレ
ジスタ６に送出する。これにより、キャプチャレジスタ
６はフリーランダウンカウンタ９が保持するカウント値
（ｆ）を取り込むことができる。そして、減算器１１
１，１１２，１１３はそれぞれ、キャプチャレジスタ６
に取り込まれたカウント値（ｆ）から予め減算値レジス
タ１０１，１０２，１０３にセットしておいた所定の減
算値（ｘ，ｙ、ｚ）を減算し、それらの減算結果（ｆ−
ｘ），（ｆ−ｙ），（ｆ−ｚ）をそれぞれコンペアレジ
スタ３１，３２，３３に格納する。すなわち、減算器１
１１，１１２，１１３はそれぞれ、イベント信号を受信
してから所定のパルス幅等に相当する所定の時間が経過
した後のフリーランダウンカウンタ９のカウント値を求
める。
示すこの実施の形態４による出力タイマの動作を示すタ
イムチャートであり、以下、この図８および図７を参照
しながら動作について説明する。あるイベントが発生す
ると、出力タイマを動作させる必要がある場合、そのイ
ベントが発生した旨を知らせるイベント信号がイベント
端子１に印加される。イベント端子１に印加されたイベ
ント信号はＯＲゲート１２を介してトリガフリップフロ
ップ１３に入力される。この結果、トリガフリップフロ
ップ１３はセットされ、出力端子ＯＵＴを介して出力し
ている出力信号をＬｏｗ状態からＨｉｇｈ状態に遷移さ
せる。また、同時に、イベント端子１を介して入力され
たイベント信号に応答してトランスミッションゲート１
４はフリーランダウンカウンタ９の出力端子をキャプチ
ャレジスタ６の入力端子に接続させ、フリーランダウン
カウンタ９が保持するカウント値（ｆ）をキャプチャレ
ジスタ６に送出する。これにより、キャプチャレジスタ
６はフリーランダウンカウンタ９が保持するカウント値
（ｆ）を取り込むことができる。そして、減算器１１
１，１１２，１１３はそれぞれ、キャプチャレジスタ６
に取り込まれたカウント値（ｆ）から予め減算値レジス
タ１０１，１０２，１０３にセットしておいた所定の減
算値（ｘ，ｙ、ｚ）を減算し、それらの減算結果（ｆ−
ｘ），（ｆ−ｙ），（ｆ−ｚ）をそれぞれコンペアレジ
スタ３１，３２，３３に格納する。すなわち、減算器１
１１，１１２，１１３はそれぞれ、イベント信号を受信
してから所定のパルス幅等に相当する所定の時間が経過
した後のフリーランダウンカウンタ９のカウント値を求
める。
【００３８】その後、比較器４１，４２，４３はそれぞ
れ、フリーランダウンカウンタ９が保持するカウント値
とコンペアレジスタ３１，３２，３３に格納された減算
結果（ｆ−ｘ），（ｆ−ｙ），（ｆ−ｚ）との比較を開
始し、これらの値が一致した際に一致した旨を示す一致
信号をＯＲゲート１２を介してトリガフリップフロップ
１３に送出する。図８に示す例においてはｘ＜ｙ＜ｚに
設定されているので、フリーランダウンカウンタ９が保
持するカウント値がコンペアレジスタ３１に格納された
減算結果（ｆ−ｘ）に一致した場合に、比較器４１によ
り出力された一致信号はＯＲゲート１２を介してトリガ
フリップフロップ１３に入力され、トリガフリップフロ
ップ１３はリセットされる。その結果、出力端子ＯＵＴ
を介して出力されている出力信号はＨｉｇｈ状態からＬ
ｏｗ状態に遷移する。このようにして、出力タイマはカ
ウント値（ｘ）に対応するパルス幅を有するＨｉｇｈ状
態アクティブのパルスを送出する。また、フリーランダ
ウンカウンタ９が保持するカウント値がコンペアレジス
タ３２に格納された減算結果（ｆ−ｙ）に一致した場合
に比較器４２により出力された一致信号によりトリガフ
リップフロップ１３はセットされ、出力端子ＯＵＴを介
して出力されている出力信号はＬｏｗ状態からＨｉｇｈ
状態に遷移する。さらに、フリーランダウンカウンタ９
が保持するカウント値がコンペアレジスタ３３に格納さ
れた減算結果（ｆ−ｚ）に一致した場合に、比較器４３
により出力された一致信号によりトリガフリップフロッ
プ１３はリセットされ、出力端子ＯＵＴを介して出力さ
れている出力信号はＨｉｇｈ状態からＬｏｗ状態に遷移
する。この結果、出力タイマはカウント値（ｚ−ｙ）に
対応するパルス幅を有するＨｉｇｈ状態アクティブのパ
ルスを先に出力したカウント値（ｘ）に相当するパルス
幅を有するＨｉｇｈ状態アクティブのパルスに引き続
き、且つ、カウント値（ｙ−ｘ）に相当する所定の時間
をおいて送出する。
れ、フリーランダウンカウンタ９が保持するカウント値
とコンペアレジスタ３１，３２，３３に格納された減算
結果（ｆ−ｘ），（ｆ−ｙ），（ｆ−ｚ）との比較を開
始し、これらの値が一致した際に一致した旨を示す一致
信号をＯＲゲート１２を介してトリガフリップフロップ
１３に送出する。図８に示す例においてはｘ＜ｙ＜ｚに
設定されているので、フリーランダウンカウンタ９が保
持するカウント値がコンペアレジスタ３１に格納された
減算結果（ｆ−ｘ）に一致した場合に、比較器４１によ
り出力された一致信号はＯＲゲート１２を介してトリガ
フリップフロップ１３に入力され、トリガフリップフロ
ップ１３はリセットされる。その結果、出力端子ＯＵＴ
を介して出力されている出力信号はＨｉｇｈ状態からＬ
ｏｗ状態に遷移する。このようにして、出力タイマはカ
ウント値（ｘ）に対応するパルス幅を有するＨｉｇｈ状
態アクティブのパルスを送出する。また、フリーランダ
ウンカウンタ９が保持するカウント値がコンペアレジス
タ３２に格納された減算結果（ｆ−ｙ）に一致した場合
に比較器４２により出力された一致信号によりトリガフ
リップフロップ１３はセットされ、出力端子ＯＵＴを介
して出力されている出力信号はＬｏｗ状態からＨｉｇｈ
状態に遷移する。さらに、フリーランダウンカウンタ９
が保持するカウント値がコンペアレジスタ３３に格納さ
れた減算結果（ｆ−ｚ）に一致した場合に、比較器４３
により出力された一致信号によりトリガフリップフロッ
プ１３はリセットされ、出力端子ＯＵＴを介して出力さ
れている出力信号はＨｉｇｈ状態からＬｏｗ状態に遷移
する。この結果、出力タイマはカウント値（ｚ−ｙ）に
対応するパルス幅を有するＨｉｇｈ状態アクティブのパ
ルスを先に出力したカウント値（ｘ）に相当するパルス
幅を有するＨｉｇｈ状態アクティブのパルスに引き続
き、且つ、カウント値（ｙ−ｘ）に相当する所定の時間
をおいて送出する。
【００３９】このように、この実施の形態４による出力
タイマは、複数の減算値レジスタ１０１，１０２，１０
３に予め任意に定めた減算値（ｘ，ｙ，ｚ）を設定し、
イベント発生時からその減算値に相当する所定の時間が
経過した際に、トリガフリップフロップ１３をリセッ
ト、セット、リセットと順番に切り換えることにより、
任意のパルス幅を有する一連のパルスを任意の時間間隔
をおいて発生することが可能である。
タイマは、複数の減算値レジスタ１０１，１０２，１０
３に予め任意に定めた減算値（ｘ，ｙ，ｚ）を設定し、
イベント発生時からその減算値に相当する所定の時間が
経過した際に、トリガフリップフロップ１３をリセッ
ト、セット、リセットと順番に切り換えることにより、
任意のパルス幅を有する一連のパルスを任意の時間間隔
をおいて発生することが可能である。
【００４０】以上のように、この実施の形態４によれ
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアで実行する
のに比較し、より高速にコンペアレジスタ３１，３２，
３３に減算結果を格納することができるので、トリガフ
リップフロップ１３がリセットされないままになってし
まうという不具合が発生することがなく、リアルタイム
性に優れているとともに、任意のパルス幅を有する一連
のパルスを任意の時間間隔をおいて発生することができ
る出力タイマを提供することができる効果を奏する。
ば、従来ＣＰＵでソフトウェア的に実行していた割り込
み処理をハードウェアを用いて実現しているので、ＣＰ
Ｕの負荷を低減でき、さらに、ソフトウェアで実行する
のに比較し、より高速にコンペアレジスタ３１，３２，
３３に減算結果を格納することができるので、トリガフ
リップフロップ１３がリセットされないままになってし
まうという不具合が発生することがなく、リアルタイム
性に優れているとともに、任意のパルス幅を有する一連
のパルスを任意の時間間隔をおいて発生することができ
る出力タイマを提供することができる効果を奏する。
【００４１】また、この実施の形態４で用いられたフリ
ーランダウンカウンタ９は外部からイベント信号が加え
られても動作し続けるので、出力タイマは常に安定して
１ショット出力を送出することが可能である。しかしな
がら、この実施の形態４はこれに限定されるものではな
く、フリーランダウンカウンタ９の代わりに通常のダウ
ンカウンタを用いてもよい。
ーランダウンカウンタ９は外部からイベント信号が加え
られても動作し続けるので、出力タイマは常に安定して
１ショット出力を送出することが可能である。しかしな
がら、この実施の形態４はこれに限定されるものではな
く、フリーランダウンカウンタ９の代わりに通常のダウ
ンカウンタを用いてもよい。
【００４２】また、この実施の形態４による出力タイマ
は、３つのコンペアレジスタ３１，３２，３３、３つの
比較器４１，４２，４３、３つの減算値レジスタ１０
１，１０２，１０３、および３つの減算器１１１，１１
２，１１３を備えているが、この実施の形態４はこれに
限定されるものではなく、出力する一連の所望の数のパ
ルスに応じた任意の数のコンペアレジスタ、比較器、減
算値レジスタ、および減算器を備えていてもよい。
は、３つのコンペアレジスタ３１，３２，３３、３つの
比較器４１，４２，４３、３つの減算値レジスタ１０
１，１０２，１０３、および３つの減算器１１１，１１
２，１１３を備えているが、この実施の形態４はこれに
限定されるものではなく、出力する一連の所望の数のパ
ルスに応じた任意の数のコンペアレジスタ、比較器、減
算値レジスタ、および減算器を備えていてもよい。
【００４３】
【発明の効果】以上のように、請求項１記載の発明によ
れば、出力タイマをイベント端子を介して入力されたイ
ベント信号に応答してカウンタのカウント値を取り込み
記憶するキャプチャ手段と、キャプチャ手段に記憶され
たカウント値と所定の値とにもとづき、イベント信号が
入力してから所定の時間が経過した後のカウンタのカウ
ント値を求める演算手段と、カウンタに保持されたカウ
ント値と演算結果とが一致した際に一致信号を出力端子
を介して出力する比較器と、イベント端子に接続された
セットのための第１の入力端子と、比較器の出力端子に
接続されたリセットのための第２の入力端子とを有する
リセット・セットフリップフロップとを備えるように構
成したので、出力タイマを搭載した装置に組み込まれた
ＣＰＵの負荷を増大させることなく１ショット出力を生
成でき、さらに、より高速に第２の記憶手段に演算結果
を格納することができるので、リセット・セットフリッ
プフロップがリセットされないままになってしまうとい
う不具合が発生することがなく、リアルタイム性に優れ
ているという効果がある。
れば、出力タイマをイベント端子を介して入力されたイ
ベント信号に応答してカウンタのカウント値を取り込み
記憶するキャプチャ手段と、キャプチャ手段に記憶され
たカウント値と所定の値とにもとづき、イベント信号が
入力してから所定の時間が経過した後のカウンタのカウ
ント値を求める演算手段と、カウンタに保持されたカウ
ント値と演算結果とが一致した際に一致信号を出力端子
を介して出力する比較器と、イベント端子に接続された
セットのための第１の入力端子と、比較器の出力端子に
接続されたリセットのための第２の入力端子とを有する
リセット・セットフリップフロップとを備えるように構
成したので、出力タイマを搭載した装置に組み込まれた
ＣＰＵの負荷を増大させることなく１ショット出力を生
成でき、さらに、より高速に第２の記憶手段に演算結果
を格納することができるので、リセット・セットフリッ
プフロップがリセットされないままになってしまうとい
う不具合が発生することがなく、リアルタイム性に優れ
ているという効果がある。
【００４４】請求項２記載の発明によれば、出力タイマ
を外部からストップ信号が印加されない限り動作し続け
るフリーランカウンタを備えるように構成したので、安
定して１ショット出力を送出することができる効果があ
る。
を外部からストップ信号が印加されない限り動作し続け
るフリーランカウンタを備えるように構成したので、安
定して１ショット出力を送出することができる効果があ
る。
【００４５】請求項３記載の発明によれば、出力タイマ
をフリーランカウンタがカウント値をインクリメントす
るフリーランアップカウンタであり、演算手段がキャプ
チャ手段に記憶されたカウント値に所定の値を加算して
加算結果を出力する加算器であるように構成したので、
出力タイマを搭載した装置に組み込まれたＣＰＵの負荷
を低減でき、さらに、より高速に第２の記憶手段に加算
結果を格納することができるので、リセット・セットフ
リップフロップがリセットされないままになってしまう
という不具合が発生することがなく、リアルタイム性に
優れているという効果がある。
をフリーランカウンタがカウント値をインクリメントす
るフリーランアップカウンタであり、演算手段がキャプ
チャ手段に記憶されたカウント値に所定の値を加算して
加算結果を出力する加算器であるように構成したので、
出力タイマを搭載した装置に組み込まれたＣＰＵの負荷
を低減でき、さらに、より高速に第２の記憶手段に加算
結果を格納することができるので、リセット・セットフ
リップフロップがリセットされないままになってしまう
という不具合が発生することがなく、リアルタイム性に
優れているという効果がある。
【００４６】請求項４記載の発明によれば、出力タイマ
をフリーランカウンタがカウント値をデクリメントする
フリーランダウンカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値から所定の値を減算して
減算結果を出力する減算器であるように構成したので、
出力タイマを搭載した装置に組み込まれたＣＰＵの負荷
を低減でき、さらに、より高速に第２の記憶手段に減算
結果を格納することができるので、リセット・セットフ
リップフロップがリセットされないままになってしまう
という不具合が発生することがなく、リアルタイム性に
優れているという効果がある。
をフリーランカウンタがカウント値をデクリメントする
フリーランダウンカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値から所定の値を減算して
減算結果を出力する減算器であるように構成したので、
出力タイマを搭載した装置に組み込まれたＣＰＵの負荷
を低減でき、さらに、より高速に第２の記憶手段に減算
結果を格納することができるので、リセット・セットフ
リップフロップがリセットされないままになってしまう
という不具合が発生することがなく、リアルタイム性に
優れているという効果がある。
【００４７】請求項５記載の発明によれば、出力タイマ
をイベント端子を介して入力されたイベント信号に応答
してカウンタのカウント値を取り込み記憶するキャプチ
ャ手段と、キャプチャ手段に記憶されたカウント値と複
数の所定の値とにもとづき、イベント信号が入力してか
ら各所定の時間が経過した後のカウンタのカウント値を
それぞれ求める演算手段と、カウンタに保持されたカウ
ント値と各演算結果とが一致した際に一致信号を出力端
子を介してそれぞれ出力する複数の比較器と、イベント
端子に接続された入力端子と複数の比較器の各出力端子
にそれぞれ接続された複数の他の入力端子とを有するＯ
Ｒゲートと、ＯＲゲートの出力端子に接続された入力端
子を有するトリガフリップフロップとを備えるように構
成したので、出力タイマを搭載した装置に組み込まれた
ＣＰＵの負荷を増大させることなく任意のパルス幅を有
する一連のパルスを任意の時間間隔をおいて発生するこ
とができ、さらに、より高速に第２の記憶手段に演算結
果を格納することができるので、トリガフリップフロッ
プがリセットされないままになってしまうという不具合
が発生することがなく、リアルタイム性に優れていると
いう効果がある。
をイベント端子を介して入力されたイベント信号に応答
してカウンタのカウント値を取り込み記憶するキャプチ
ャ手段と、キャプチャ手段に記憶されたカウント値と複
数の所定の値とにもとづき、イベント信号が入力してか
ら各所定の時間が経過した後のカウンタのカウント値を
それぞれ求める演算手段と、カウンタに保持されたカウ
ント値と各演算結果とが一致した際に一致信号を出力端
子を介してそれぞれ出力する複数の比較器と、イベント
端子に接続された入力端子と複数の比較器の各出力端子
にそれぞれ接続された複数の他の入力端子とを有するＯ
Ｒゲートと、ＯＲゲートの出力端子に接続された入力端
子を有するトリガフリップフロップとを備えるように構
成したので、出力タイマを搭載した装置に組み込まれた
ＣＰＵの負荷を増大させることなく任意のパルス幅を有
する一連のパルスを任意の時間間隔をおいて発生するこ
とができ、さらに、より高速に第２の記憶手段に演算結
果を格納することができるので、トリガフリップフロッ
プがリセットされないままになってしまうという不具合
が発生することがなく、リアルタイム性に優れていると
いう効果がある。
【００４８】請求項６記載の発明によれば、出力タイマ
をカウンタが外部からストップ信号が印加されない限り
動作し続けるフリーランカウンタであるように構成した
ので、安定して任意のパルス幅を有する一連のパルスを
任意の時間間隔をおいて送出することができる効果があ
る。
をカウンタが外部からストップ信号が印加されない限り
動作し続けるフリーランカウンタであるように構成した
ので、安定して任意のパルス幅を有する一連のパルスを
任意の時間間隔をおいて送出することができる効果があ
る。
【００４９】請求項７記載の発明によれば、出力タイマ
をフリーランカウンタがカウント値をインクリメントす
るフリーランアップカウンタであり、演算手段がキャプ
チャ手段に記憶されたカウント値に複数の所定の値をそ
れぞれ加算してその加算結果をそれぞれ出力する複数の
加算器であるように構成したので、出力タイマを搭載し
た装置に組み込まれたＣＰＵの負荷を低減でき、さら
に、より高速に第２の記憶手段に加算結果を格納するこ
とができるので、トリガフリップフロップがリセットさ
れないままになってしまうという不具合が発生すること
がなく、リアルタイム性に優れているという効果があ
る。
をフリーランカウンタがカウント値をインクリメントす
るフリーランアップカウンタであり、演算手段がキャプ
チャ手段に記憶されたカウント値に複数の所定の値をそ
れぞれ加算してその加算結果をそれぞれ出力する複数の
加算器であるように構成したので、出力タイマを搭載し
た装置に組み込まれたＣＰＵの負荷を低減でき、さら
に、より高速に第２の記憶手段に加算結果を格納するこ
とができるので、トリガフリップフロップがリセットさ
れないままになってしまうという不具合が発生すること
がなく、リアルタイム性に優れているという効果があ
る。
【００５０】請求項８記載の発明によれば、出力タイマ
をフリーランカウンタがカウント値をデクリメントする
フリーランダウンカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値から複数の所定の値をそ
れぞれ減算してその減算結果をそれぞれ出力する複数の
減算器であるように構成したので、出力タイマを搭載し
た装置に組み込まれたＣＰＵの負荷を低減でき、さら
に、より高速に第２の記憶手段に減算結果を格納するこ
とができるので、トリガフリップフロップがリセットさ
れないままになってしまうという不具合が発生すること
がなく、リアルタイム性に優れているという効果があ
る。
をフリーランカウンタがカウント値をデクリメントする
フリーランダウンカウンタであり、演算手段がキャプチ
ャ手段に記憶されたカウント値から複数の所定の値をそ
れぞれ減算してその減算結果をそれぞれ出力する複数の
減算器であるように構成したので、出力タイマを搭載し
た装置に組み込まれたＣＰＵの負荷を低減でき、さら
に、より高速に第２の記憶手段に減算結果を格納するこ
とができるので、トリガフリップフロップがリセットさ
れないままになってしまうという不具合が発生すること
がなく、リアルタイム性に優れているという効果があ
る。
【図１】 この発明の実施の形態１による出力タイマの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１に示す出力タイマの動作を示すタイムチ
ャートである。
ャートである。
【図３】 この発明の実施の形態２による出力タイマの
構成を示すブロック図である。
構成を示すブロック図である。
【図４】 図３に示す出力タイマの動作を示すタイムチ
ャートである。
ャートである。
【図５】 この発明の実施の形態３による出力タイマの
構成を示すブロック図である。
構成を示すブロック図である。
【図６】 図５に示す出力タイマの動作を示すタイムチ
ャートである。
ャートである。
【図７】 この発明の実施の形態４による出力タイマの
構成を示すブロック図である。
構成を示すブロック図である。
【図８】 図７に示す出力タイマの動作を示すタイムチ
ャートである。
ャートである。
【図９】 従来の出力タイマの一例の構成を示すブロッ
ク図である。
ク図である。
【図１０】 図９に示す従来の出力タイマの動作を示す
タイムチャートである。
タイムチャートである。
１ イベント端子、２ フリーランアップカウンタ（カ
ウンタ）、３，３１，３２，３３ コンペアレジスタ
（第２の記憶手段）、４，４１，４２，４３ 比較器、
５ リセット・セットフリップフロップ、６ キャプチ
ャレジスタ（キャプチャ手段）、７，７１，７２，７３
加算値レジスタ（第１の記憶手段）、８，８１，８
２，８３ 加算器（演算手段）、９ フリーランダウン
カウンタ（カウンタ）、１０，１０１，１０２，１０３
減算値レジスタ（第１の記憶手段）、１１，１１１，
１１２，１１３ 減算器（演算手段）、１２ ＯＲゲー
ト、１３ トリガフリップフロップ、１４ トランスミ
ッションゲート（キャプチャ手段）。
ウンタ）、３，３１，３２，３３ コンペアレジスタ
（第２の記憶手段）、４，４１，４２，４３ 比較器、
５ リセット・セットフリップフロップ、６ キャプチ
ャレジスタ（キャプチャ手段）、７，７１，７２，７３
加算値レジスタ（第１の記憶手段）、８，８１，８
２，８３ 加算器（演算手段）、９ フリーランダウン
カウンタ（カウンタ）、１０，１０１，１０２，１０３
減算値レジスタ（第１の記憶手段）、１１，１１１，
１１２，１１３ 減算器（演算手段）、１２ ＯＲゲー
ト、１３ トリガフリップフロップ、１４ トランスミ
ッションゲート（キャプチャ手段）。
フロントページの続き (72)発明者 阿部 信介 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 佐藤 由和 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内
Claims (8)
- 【請求項１】 イベントが発生した旨を示すイベント信
号を受け取るイベント端子と、印加されるクロックパル
スをカウントしそのカウント値を保持するカウンタと、
前記イベント端子を介して入力されたイベント信号に応
答して前記カウンタが保持するカウント値を取り込み記
憶するキャプチャ手段と、予め設定された所定の時間に
対応する所定の値を格納するための第１の記憶手段と、
前記キャプチャ手段に記憶された前記カウント値と前記
第１の記憶手段に格納された前記所定の値とにもとづ
き、前記イベント信号が入力してから前記所定の時間が
経過した後の前記カウンタのカウント値を求める演算手
段と、前記演算手段により得られた演算結果を格納する
ための第２の記憶手段と、前記カウンタに保持されたカ
ウント値と前記第２の記憶手段に格納された前記演算結
果とを比較して、それらが一致した際に一致信号を出力
端子を介して出力する比較器と、前記イベント端子に接
続されたセットのための第１の入力端子と前記比較器の
前記出力端子に接続されたリセットのための第２の入力
端子とを有するリセット・セットフリップフロップとを
備えた出力タイマ。 - 【請求項２】 カウンタは外部からストップ信号が印加
されない限り動作し続けるフリーランカウンタであるこ
とを特徴とする請求項１記載の出力タイマ。 - 【請求項３】 フリーランカウンタは印加されるクロッ
クパルスをカウントする度にカウント値をインクリメン
トするフリーランアップカウンタであり、演算手段はキ
ャプチャ手段に記憶されたカウント値に第１の記憶手段
に格納された所定の値を加算して加算結果を出力する加
算器であることを特徴とする請求項２記載の出力タイ
マ。 - 【請求項４】 フリーランカウンタは一定間隔で印加さ
れるパルスをカウントする度にカウント値をデクリメン
トするフリーランダウンカウンタであり、演算手段はキ
ャプチャ手段に記憶されたカウント値から第１の記憶手
段に格納された所定の値を減算して減算結果を出力する
減算器であることを特徴とする請求項２記載の出力タイ
マ。 - 【請求項５】 イベントが発生した旨を示すイベント信
号を受け取るイベント端子と、印加されるクロックパル
スをカウントしそのカウント値を保持するカウンタと、
前記イベント端子を介して入力されたイベント信号に応
答して前記カウンタのカウント値を取り込み記憶するキ
ャプチャ手段と、予め設定された複数の所定の時間に対
応する複数の所定の値を格納するための第１の記憶手段
と、前記キャプチャ手段に記憶された前記カウント値と
前記第１の記憶手段に格納された前記複数の所定の値と
にもとづき、前記イベント信号が入力してから各所定の
時間が経過した後の前記カウンタのカウント値をそれぞ
れ求める演算手段と、前記演算手段により得られた複数
の演算結果を格納するための第２の記憶手段と、前記カ
ウンタに保持されたカウント値と前記第２の記憶手段に
格納された前記複数の演算結果とをそれぞれ比較して、
前記カウント値と各演算結果とが一致した際に一致信号
を出力端子を介してそれぞれ出力する複数の比較器と、
前記イベント端子に接続された入力端子と前記複数の比
較器の各出力端子にそれぞれ接続された複数の他の入力
端子とを有するＯＲゲートと、前記ＯＲゲートの出力端
子に接続された入力端子を有するトリガフリップフロッ
プとを備えた出力タイマ。 - 【請求項６】 カウンタは外部からストップ信号が印加
されない限り動作し続けるフリーランカウンタであるこ
とを特徴とする請求項５記載の出力タイマ。 - 【請求項７】 フリーランカウンタは印加されるクロッ
クパルスをカウントする度にカウント値をインクリメン
トするフリーランアップカウンタであり、演算手段はキ
ャプチャ手段に記憶されたカウント値に第１の記憶手段
に格納された複数の所定の値をそれぞれ加算して、その
加算結果をそれぞれ出力する複数の加算器であることを
特徴とする請求項６記載の出力タイマ。 - 【請求項８】 フリーランカウンタは印加されるクロッ
クパルスをカウントする度にカウント値をデクリメント
するフリーランダウンカウンタであり、演算手段はキャ
プチャ手段に記憶されたカウント値から第１の記憶手段
に格納された複数の所定の値をそれぞれ減算してその減
算結果をそれぞれ出力する複数の減算器であることを特
徴とする請求項６記載の出力タイマ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166300A JPH1117528A (ja) | 1997-06-23 | 1997-06-23 | 出力タイマ |
| US08/990,595 US5982842A (en) | 1997-06-23 | 1997-12-15 | Output timer |
| DE19800761A DE19800761C2 (de) | 1997-06-23 | 1998-01-12 | Ausgangszeitgeber |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166300A JPH1117528A (ja) | 1997-06-23 | 1997-06-23 | 出力タイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117528A true JPH1117528A (ja) | 1999-01-22 |
Family
ID=15828800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166300A Pending JPH1117528A (ja) | 1997-06-23 | 1997-06-23 | 出力タイマ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5982842A (ja) |
| JP (1) | JPH1117528A (ja) |
| DE (1) | DE19800761C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486717B2 (en) | 1999-08-20 | 2002-11-26 | Fujitsu Limited | Divider with cycle time correction |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000330785A (ja) * | 1999-05-18 | 2000-11-30 | Sharp Corp | 実時間プロセッサおよび命令実行方法 |
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| US20060288194A1 (en) * | 2005-06-17 | 2006-12-21 | Lewis Innovative Technologies | Real-time processor |
| US10505757B2 (en) | 2014-12-12 | 2019-12-10 | Nxp Usa, Inc. | Network interface module and a method of changing network configuration parameters within a network device |
| US10176012B2 (en) * | 2014-12-12 | 2019-01-08 | Nxp Usa, Inc. | Method and apparatus for implementing deterministic response frame transmission |
| US10628352B2 (en) | 2016-07-19 | 2020-04-21 | Nxp Usa, Inc. | Heterogeneous multi-processor device and method of enabling coherent data access within a heterogeneous multi-processor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE4020652C2 (de) * | 1990-06-29 | 1999-05-27 | Bosch Gmbh Robert | Elektronisches System zur Ausgabe eines Zeitdauersignals |
| JP3322893B2 (ja) * | 1991-09-30 | 2002-09-09 | エヌイーシーマイクロシステム株式会社 | マイクロコンピュータ |
| DE4136980A1 (de) * | 1991-11-11 | 1993-05-13 | Bosch Gmbh Robert | Vorrichtung zur veraenderung des tastverhaeltnisses oder der pulszahldichte einer signalfolge |
| JPH0645886A (ja) * | 1992-07-22 | 1994-02-18 | Nec Corp | パルス幅変調回路 |
| DE4303806C2 (de) * | 1993-02-10 | 2002-08-22 | Atmel Germany Gmbh | Programmierbarer Frequenzzähler |
-
1997
- 1997-06-23 JP JP9166300A patent/JPH1117528A/ja active Pending
- 1997-12-15 US US08/990,595 patent/US5982842A/en not_active Expired - Fee Related
-
1998
- 1998-01-12 DE DE19800761A patent/DE19800761C2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486717B2 (en) | 1999-08-20 | 2002-11-26 | Fujitsu Limited | Divider with cycle time correction |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19800761A1 (de) | 1998-12-24 |
| DE19800761C2 (de) | 2000-02-24 |
| US5982842A (en) | 1999-11-09 |
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| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051209 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060223 |
|
| RD01 | Notification of change of attorney |
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|
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