JPH0380317A - リセットパルス信号出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ホストとなるマイクロプロセッサとそれにつ
ながる周辺プロセッサから構成されるコンピュータ装置
で使用する、ホストマイクロプロセッサカラ周辺プロセ
ッサ等へのリセットパルス信号を出力するためのリセッ
トパルス信号出力回路に関する。

従来の技術 従来、この種のリセットパルス信号出力回路は第２図に
示すように、１本のリセットパルス信号の出力要求信号
を取り込む入力端子１１を備えて卦シ、この信号線の信
号論理変化を検知することで一定幅Ｔ３のリセットパル
ス信号を出力端子２３よう出力できるように構成されて
いる。

発明が解決しようとする課題 しかしながら、上記従来のリセットパルス信号出力回路
ではリセットパルスを出力する条件が入力端子１１の信
号論理変化のみであり、入力端子１１とつながっている
配線へのノイズ重畳や、入力端子１１とつながっている
ホストマイクロプロセッサ等の一時的な誤動作などで、
この入力端子１１への入力信号が誤って変化した場合に
、不必要なリセットパルス信号が出力されてし１うとい
う問題点があった。本発明はこのような従来の問題を解
決するものであり、リセットパルス信号を出力したい場
合のみ確実に動作し、上記に示したような不必要なリセ
ットパルス信号の信号を防ぐことが出来る優秀なリセッ
トパルス信号出力回路を提供することを目的とするもの
である。

課題を解決するための手段 本発明は上記目的を達成するために、リセットパルス信
号の出力要求信号を取シ込む入力端子を２個設けて、そ
こに入力される２本のリセットパルス信号の出力要求信
号が、一定時間間隔Ｔ１を釦いて順次論理変化し、さら
に一定時間で２の間、各信号論理を保持することで初め
て一定幅Ｔ３のリセットパルス信号が出力端子から出力
されるようにしたものである。

作用 従って、本発明によれば一方の入力端子とつながってい
る配線へのノイズ重畳や、リセットパルス信号の発出力
要求信号の入力端子とつながっているホストマイクロプ
ロセッサ等の一時的な誤動作などで、２個の入力端子へ
の入力信号が誤って変化した場合でも、その信号変化が
時間間隔Ｔ１及び保持時間Ｔ２の時間幅に偶然一致しな
いかぎり不必要なリセットパルス信号が出力されずに済
むことができるという効果を有する。

実施例 第１図は本発明の一実施例の具体構成を示すものであシ
、第３図はその概念を示す図である。第１図、第３図に
卦いて、第１入力端子１１と第２入力端子１２０２個の
端子はリセットパルス信号の出力要求信号の入力端子で
ある。第１カウンタ１３は、（Ｔ１−α）時間をカウン
トするカウンタである。第２カウンタ１４は、７２時間
をカウントするカウンタである。第３カウンタ１５は、
（Ｔ２＋２α）時間をカウントするカウンタである。１
６はクロックジェネレータであう、第１カウンタ１３・
第２カウンタ１４・第３カウンタ１５に対してカウント
アツプクロックを供給している。１７は従来からのリセ
ットパルス出力回路である。

次に上記実施例の動作について説明する。上記実施例に
釦いて、第１入力端子１１と第２入力端子１２には通常
動作時はＬｏｗレベルの信号が入力されているものとす
る。この時点では第１カウンタ１３、第２カウンタ１４
及び第３カウンタ１６はいずれも各々のリセット端子１
３１Ｌ、１４ａ。

１６＆にＬｏｗレベル信号が入力されてかり、カウンタ
リセット状態である。

ここで、リセットパルス出力回路２３からリセットパル
スを出力するには、まず第１入力端子１１にＨｉ　ｇｈ
レベル信号を入力する。この時点で第２入力端子１２ば
Ｌｏｗレベル信号の１１であり、ＮＯＴＯＲゲート２０
ＯＲゲート２０の出力はいずれもＨｉｇｈレベル信号と
なり、これによりムＮＤゲート１８の入力信号は共にＨ
ｉｇｈレベル信号となシ、第１カウンタ１３の第１リセ
ツト端子１３ａにはＨｉｇｈレベル信号が入力されるこ
とになる。この時点で第２カウンタ１４がリセット状態
のためキャリ一端子１４ｂからはＬｏｗレベル信号が出
力されて訃り、ＮＯＴＯＲゲート２０てＨｉｇｈレベル
信号が第１カウンタ１３の第２リセツト端子１３ｄへ入
力されている。よって第１カウンタ１３はカウンタイネ
ーブル状態となり、カウントアツプを開始する。

第１入力端子１１に、Ｈｉｇｈレベル信号を入力してか
ら（τ１−α）時間経過後、第１カウンタ１３のキャリ
一端子１３ｂからばＨｉｇｈレベル信号が出力される。

この信号はカウント停止端子１３０に折返し入力され、
第１カウンタ１３はカウントストップ状態となる。また
この信号は、第３カウンタ１６のリセット端子１５２Ｌ
に入力され、第３カウンタ１６はカウンタイネーブル状
態となりカウントアツプを開始する。

次に、第１入力端子１１にＨｉｇｈレベル信号を入力し
てからＴ１時間経過時点に、第１入力端子１１へＨｉｇ
ｈレベル信号を入力した状態を保持した１１で第２入力
端子１２にＨｉｇｈレベル信号を入力する。この時点で
は、第１カウンタ１３のキャリ一端子１３ｂの出力がＨ
ｉｇｈレベル信号なので、ＡＮＤゲート２２の入力は共
にＨｉｇｈレベル信号となう、これにより第２カウンタ
１４のリセット端子１４１ＬにばＨｉｇｈレベル信号が
入力され、第２カウンタ１４はカウンタイネーブル状態
となり、カウントアツプを開始する。

第２入力端子１２にＨｉｇｈレベル信号を入力してから
さらに１２時間経過後、第２カウンタ１４のキャリ一端
子１４ｂからＨ：Ｌｇｈレベル信号が出力される。そし
て、この信号が従来からのリセットパルス出力回路１７
のリセットパルス信号の出力要求端子１７Ｌに入力され
ることで、リセットパルス出力端子２３からは一定幅の
リセットパルスが出力される。

しかし上記実施例にかいて、第１入力端子１１と第２入
力端子１２ともにＬｏｗレベルの信号が入力されている
初期状態から、１ず第１入力端子１１にＨｉｇｈレベル
信号を入力してから（Ｔ１＋で２）時間経過する以前に
再び第１入力端子１１にＬｏｗレベル信号を入力した場
合には、第１カウンタ１３の第１リセツト端子１１１Ｌ
にはムＮＤゲート１８を経てＬｏｗレベル信号が入力さ
れ、第１カウンタ１３はカウンタリセット状態となる。

この時点で、第１カウンタ１３のキャリ一端子１３ｂの
出力がＬｏｗレベル信号となり、ＡＮＤゲート２２を経
て第２カウンタ１４のリセット端子１４１ＬにＬｏｗレ
ベル信号が入力され、第２カウンタ１４はカウンタリセ
ット状態となる。

この為、第２カウンタ１４のキャリ一端子１４ｂからば
Ｌｏｗレベル信号が出力された渣１となり、従来からの
リセットパルス出力回路１７のリセットパルス信号の出
力要求端子１７１Ｌには要求信号となるＨｉｇｈレベル
への信号論理反転が起こらない為、リセットパルス出力
端子２３からは一定幅のリセットパルスは出力されない
。

また、第１入力端子１１と第２入力端子１２ともにＬｏ
ｗレベルの信号が入力されている初期状態から、１ず第
１入力端子１１にＨ工ｇｈレベル信号を入力して（Ｔ１
−α）時間経過する以前に第２入力端子１２にＨｉｇｈ
レベル信号を入力した場合には、ＮＯＴＯＲゲート２０
力も第１カウンタ１３のキャリ一端子１３Ｇの出力もＬ
ｏｗレベル信号となる。このため、ＯＲゲート２０の出
力もＬｏｗレベル信号となシ、第１カウンタ１３の第１
リセツト端子１３１Ｌには、ムＮＤゲート１８を経てＬ
ｏｗレベル信号が入力され、第１カウンタ１３はカウン
タリセット状態となる。

この時点で、第」カウンタ１３のキャリ一端子１３ｂの
出力はＬｏｗレベル信号を保持したまｌとなり、ＡＮＤ
ゲート２２を経て第２カウンタ１４のリセット端子１４
ａにＬｏｗレベル信号が入力された１１となり、第２カ
ウンタ１４はカウンタリセット状態のｉｔとなる。

この為、第２カウンタ１４のキャリ一端子１４１）から
ばＬｏｗレベル信号が出力された１まとな多、従来から
のリセットパルス出力回路１７のリセットパルス信号の
出力要求端子１７ａには要求信号となるＨｉｇｈレベル
への信号論理反転が起こらない為、リセットパルス出力
端子２３からは一定幅のリセットパルスは出力されない
。

渣た、第１入力端子１１と第２入力端子１２ともにＬｏ
ｗレベルの信号が入力されている初期状態で、！ず第１
入力端子１１にＨｉｇｈレベル信号を入力してから（Ｔ
１＋α）時間以降に第２入力端子１２にＨｉ　ｇｈレベ
ル信号を入力した場合には、その時点から第２カウンタ
１４がカウントアツプを開始する。しかしその一方で第
３カウンタ１６は、第１入力端子１１にＨｉｇｈレベル
信号を入力して（Ｔ１−α）時間経過時点からすでにカ
ウントアツプを開始しているため、第１入力端子１１に
Ｈｉ　ｇｈレベル信号を入力して（Ｔ１−１−Ｔ２＋α
）時間経過後に、第３カウンタ１６のキャリ一端子１５
ｂからＨｉ　ｇｈレベル信号が出力される。

これによう、ＮＯＴＯＲゲート２０て第１カウンタ１３
の第２リセツト端子１３ｄには、Ｌｏｗレベル信号が入
力されることになり、第１カウンタ１３はカウタリセッ
ト状態となシ、キャリ一端子１３ｂにはＬｏｗレベル信
号が出力される。そして、ＡＮＤゲート２２を経て第２
カウンタ１４のリセット端子１４１ＬにＬｏｗレベル信
号が入力される。（Ｔ１十Ｔ２＋α）時間経過時点では
第２カウンタ１４は、１だＴ２時間のカウントが終了し
ていないため、この時点でカウンタリセット状態になる
ことで第２カウンタ１４のキャリ一端子１４ｂからはＬ
ｏｗレベル信号が出力されたままとなる。このため、従
来からのリセットパルス出力回路１７のリセットパルス
信号の出力要求端子１７１Ｌには要求信号となるＨｉｇ
ｈレベルの信号論理反転が起こらない為、リセットパル
ス出力端子２３からは一定幅のリセットパルスは出力さ
れない。

また、第１入力端子１１と第２入力端子１２ともにＬｏ
ｗレベルの信号が入力されている初期状態から、まず第
１入力端子１１にＨｉｇｈレベル信号を人、力してから
Ｔ１時間経過後に第２入力端子１２にＨｉ　ｇｈレベル
信号を入力し、さらに７２時間経過する以前に再び第２
入力端子１２にＬＯＷレベル信号を入力した場合には、
ムＮＤゲート２２を経てＬｏｗレベル信号が第２カウン
タ１４のリセット端子１４１Ｌに入力され、第２カウン
タ１４はカウンタリセット状態となる。

この為、第２カウンタ１４のキャリ一端子１４ｂからは
Ｌｏｗレベル信号が出力された筐まとなシ。

従来からのリセットパルス出力回路１７のリセットパル
ス信号の出力要求端子１７＆には要求信号となるＨｉｇ
ｈレベルの信号論理反転が起こらない為、リセットパル
ス出力端子２３からは一定幅のリセットパルスは出力さ
れない。

発明の効果 本発明は上記実施例よシ明らかなように、リセットパル
ス信号の出力要求信号を取り込む入力端子を２個設けて
、２本のリセットパルス信号の出力要求信号が、あらか
じめ決められた時間間隔Ｔ１をおいて順次論理変化し、
さらに一定時間で２の間信号論理を保持することで初め
てリセットパルス信号が出力されるようにしたものであ
シ、入力端子１１とつながっている配線へのノイズ重畳
や、リセットパルス信号の出力要求信号の入力端子とつ
ながったホストマイクロプロセッサ等の一時的な誤動作
などで、２個の入力端子への入力信号が誤って変化した
場合でも、その信号変化が時間間隔Ｔ１及び保持時間で
２の時間幅に偶然一致しないかぎゃ不必要なリセットパ
ルス信号が出力すれずに済むことができるという効果を
有する。

【図面の簡単な説明】

第１図は本発明の一実施例に釦けるリセットパルス出力
回路のブロック図、第２図は従来のリセットパルス出力
回路の動作概念図、第３図は本発明の動作概念図である
。 １１・・・・・・第１入力端子、１２・・・・・・第２
入力端子、１３・・・・・・第１カウンタ、１４・・・
・・・第２カウンタ、１５・・・・・・第３カウンタ、
１６・・・・・・クロックジェネレータ、１７・・・・
・・従来のリセットパルス出力回路、１８・・・・・・
ムＮＤゲート、１９・・・・・・ＮＯＴゲート、２０・
・・・・・ＯＲゲート、２１・・・・・・ＮＯＴゲート
、２２・・・・・・ＡＮＤゲート、２３・・・・・・出
力端子。

Claims (1)

【特許請求の範囲】
1. リセットパルス信号の出力要求信号を取り込む入力端子
   を第１入力端子と第２入力端子の２個、リセットパルス
   信号を出力する出力端子を１個設けて、第１入力端子と
   第２入力端子に各々入力されるリセットパルス信号の出
   力要求信号が、第１の一定時間間隔をおいて順次論理変
   化し、さらに第２の一定時間の間信号論理を保持するこ
   とで初めてリセットパルス信号が出力端子に出力される
   ようにしたリセットパルス信号出力回路。