JPS6213848B2 - - Google Patents
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- JPS6213848B2 JPS6213848B2 JP52123651A JP12365177A JPS6213848B2 JP S6213848 B2 JPS6213848 B2 JP S6213848B2 JP 52123651 A JP52123651 A JP 52123651A JP 12365177 A JP12365177 A JP 12365177A JP S6213848 B2 JPS6213848 B2 JP S6213848B2
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- pulse
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- timer
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
本発明は、要求信号のみを検出する機能を有す
る信号検出装置に関するものである。 従来の信号検出装置（例えば、割込装置等）で
は、非要求信号（例えば、ノイズ信号等）による
誤動作を防ぐためにフイルタ等を回路に付加する
ことによつて非要求信号を消去し、要求信号のみ
を検出できるようにしている。しかしながら、こ
の信号検出装置において、フイルタ等を回路の中
に組み込むことは、回路の集積化という観点に立
脚すれば非常に困難である。このため、かかるフ
イルタ等は回路に外付けせざるを得なかつた。従
つて、装置の小型化が不可能であるとともに製造
工程数が増し、コストの低減は不可能であつた。
さらに外付けされたフイルタは電気的特性のバラ
ツキが大きく、このため回路動作が不安定になる
のを禁じ得ないという欠点を有している。 本発明の目的は、非要求信号を消去し、要求信
号のみを検出する従来のフイルタ作用を集積回路
内に組み込むことができ、かつ回路動作の確実な
信号検出装置を提供することにある。 本発明の信号検出装置は、信号入力端子と、こ
の信号入力端子から入力された信号の入力開始時
期示すスタートパルス信号と入力終了時期を示す
ストツプパルス信号とを夫々作成する回路と、ス
タートパルス信号をうけて計数動作を開始し、所
定期間経過後に出力パルスを発生し、所定期間内
にストツプパルス信号をうけた時には計数動作を
停止してリセツトされるタイマーカウンタとを有
し、このタイマーカウンタから出力パルスが発生
された時のみ信号入力有と判定することを特徴と
する。 さらに、タイマーカウンタはポリノミアルカウ
ンタを用いることを特徴とする。 本発明によれば、入力信号からえられるスター
トパルスでタイマーカウンタの計数動作を起動
し、ストツプパルスでこれをリセツトするもので
あり、タイマーカウンタの計数期間内にストツプ
パルスが発生されるような信号入力は有効と認め
ず、計数期間より長い入力信号のみ有効と認め、
これをタイマーカウンタの出力パルスで判定する
ことができる。従つて、スタート、ストツプパル
ス作成回路（これは後述するように非常に簡単な
ゲート回路で構成できる）とタイマーカウンタと
で、正規の信号入力の有無の判定することができ
る。 さらに、タイマーカウンタは所定の時間さえ正
しく計数できれば、その計数内容自体に重要な意
味をもたせる必要はないことに着目し、計数内容
がランダムではあるが周期性のあるポリノミアル
カウンタを使う方がよい。ポリノミアルカウンタ
はバイナリカウンタに比して、ハードウエア量が
少なくかつ非常に小さな面積で作成できるため、
本信号検出装置には極めて好適である。 また、信号検出装置の構成要素は集積回路に外
付けすることなく構成することができ装置の小型
化、コストの低減に有利であるとともに、製造も
容易で、安定した動作を提供できるものである。
又、タイマーの設定時間を自由に決定できるの
で、プログラム作成上、非常に便利である。 次に、図面を参照して本発明をより詳細に説明
する。 第１図は本発明による信号検出装置を割込装置
に応用した一実施例を示すブロツク図であり、第
２図はその動作タイミング図を示したものであ
る。ここで第２図において、Ａは読み出しクロツ
クパルス、Ｂは読み込みクロツクパルス、Ｃは非
要求信号、Ｄは波形整形された非要求信号パル
ス、Ｅは非要求信号のスタート信号パルス、Ｆは
非要求信号のストツプ信号パルス、Ｇは非要求信
号の出力パルス、Ｈは割込要求信号、Ｉは波形整
形された割込要求信号パルス、Ｊは割込要求信号
のスタート信号パルス、Ｋは割込要求信号のスト
ツプ信号パルス、Ｌは割込要求信号の出力パル
ス、Ｔはタイマーの設定時間を示す。 本実施例による割込要求信号を検出する信号検
出装置は第１図に示すとおり、端子１に入力され
た割込要求信号は、信号線を通り割込要求信号２
として波形整形器３に入力され、この波形整形器
３の出力は、１ビツト遅延シフトレジスタ５に接
続される。この１ビツト遅延シフトレジスタ５は
読出しクロツク６と読込みクロツク７で同期をと
られ波形整形された割込要求信号パルス４を１ビ
ツト遅延し、スタート信号発生ゲート回路９及び
ストツプ信号発生ゲート回路１０へ接続される。
ここでスタート信号発生ゲート回路９は波形整形
された割込要求信号パルス４をインバータを介し
てNORゲートの−入力端子へ入力させ、一方、
１ビツト遅延された割込要求信号パルス８を前記
NORゲートの他の入力端子へ入力させる。又ス
トツプ信号発生ゲート回路１０は割込要求信号パ
ルス４をNORゲートの−入力端子へ、又１ビツ
ト遅延された割込要求信号パルス８をインバータ
を介して前記NORゲートの他の入力端子へ入力
させる。かかる構成のスタート信号発生ゲート回
路９及びストツプ信号発生ゲート回路１０の出力
が、それぞれスタート信号パルス１１及びストツ
プ信号パルス１２としてタイマー１３へ接続され
ている。 次に第２図の動作タイミング図を参照して、本
実施例の動作原理を説明する。ここで、説明を明
確にするために非要求信号をノイズ信号とし、要
求信号を割込要求信号として説明する。又、タイ
マー１３の設定時間Ｔは、予想されるノイズのパ
ルス巾より長く設定しているものとする。 割込端子１より入力された信号２がノイズ信号
である場合、２図のＣ，Ｄ，Ｅ，Ｆ，Ｇを参照す
る。ここでノイズ信号２′は波形整形器３により
波形整形されたノイズ信号パルス４′として、１
ビツト遅延シフトレジスタ５及びゲート回路９，
１０に入力される。ゲート回路９に入力されたノ
イズ信号パルス４′は論理演算を施こされ、１ビ
ツト間だけスタート信号パルス１１′をタイマー
１３に出力する。この時、スタート信号パルス１
１′によりタイマー１３は時間計数を開始する。
更にタイマー１３の設定時間Ｔ内にゲート回路１
０よりストツプ信号パルス１２′がタイマー１３
に入力されるとタイマー１３は時間計数を停止し
て初期値にリスツトされ、タイマーからの出力信
号レベル１４′は“０”レベルのままであり、ノ
イズ信号は消去され、タイマー１３の出力端子か
らは検出されない。 次に、割込端子１から入力された信号２がタイ
マー１３の設定時間Ｔより長い信号である場合
は、割込要求信号として、第２図のＨ，Ｉ，Ｊ，
Ｋ，Ｌを参照する。ここで割込要求信号２は同様
に波形整形器３で波形整形され、割込要求信号パ
ルス４として、１ビツト遅延シフトレジスタ５及
びゲート回路９，１０に入力される。この結果割
込要求信号のスタート信号パルス１１によりタイ
マーは時間計数を初め、設定時間Ｔの時間計数を
終了すると、初期値にリセツトされ、次のスター
ト信号が入力されるまで停止しているとともに、
タイマーの出力端子から割込要求信号パルス１４
を出力する。 この一連の動作原理に基づいて、本実施例にお
ける信号検出装置は非要求信号であるノイズ信号
を消去し、割込要求信号だけを検出できる。又、
タイマーの設定時間は、ハードウエアロジツクに
よる固定のものでも、プログラマブルなものでも
良く、いずれにしてもタイマー１３により自由に
かつ所定の時間に設定できる。 次に、本実施例で使用したタイマー１３の一例
を第３図に示す。ここで、タイマーの動作原理を
明確にするため、表１に示す真理値表を参照して
説明する。 第３図に示す如くこのタイマー１３はレジスタ
P1，P2，P3を含むリセツト機能付１ビツトスタテ
イツク型の遅延シフトレジスタ１５を有し、読出
しクロツク（φ１）２３と、読み込みクロツク
（φ２）２４、及びストツプ信号１２と初期リセ
ツト信号２６を入力とするORゲート１６からの
出力がそれぞれレジスタP1，P2，P3に入力され
る。又レジスタP1の出力はP2及びNORゲート２
０へ、さらにレジスタP2の出力はレジスタP3及び
NORゲート２０へ接続される。レジスタP3の出
力はインバータ２１を介してNORゲート２０へ
接続される。又レジスタP2，P3、の出力は排他的
（EXCLUSIVE）NORゲート１８を介してレジス
タP1に入力され、さらにレジスタP1，P2，P3の出
力と、スタート信号１１はNORゲート１９を介
して、NORゲート１７の一入力端子へ接続さ
れ、このNORゲート１７への他方の入力端子に
はインバータ２２を介して読込みクロツク（φ
２）２４を接続することにより構成される３ビツ
トのポリノミアルカウンタである。
る信号検出装置に関するものである。 従来の信号検出装置（例えば、割込装置等）で
は、非要求信号（例えば、ノイズ信号等）による
誤動作を防ぐためにフイルタ等を回路に付加する
ことによつて非要求信号を消去し、要求信号のみ
を検出できるようにしている。しかしながら、こ
の信号検出装置において、フイルタ等を回路の中
に組み込むことは、回路の集積化という観点に立
脚すれば非常に困難である。このため、かかるフ
イルタ等は回路に外付けせざるを得なかつた。従
つて、装置の小型化が不可能であるとともに製造
工程数が増し、コストの低減は不可能であつた。
さらに外付けされたフイルタは電気的特性のバラ
ツキが大きく、このため回路動作が不安定になる
のを禁じ得ないという欠点を有している。 本発明の目的は、非要求信号を消去し、要求信
号のみを検出する従来のフイルタ作用を集積回路
内に組み込むことができ、かつ回路動作の確実な
信号検出装置を提供することにある。 本発明の信号検出装置は、信号入力端子と、こ
の信号入力端子から入力された信号の入力開始時
期示すスタートパルス信号と入力終了時期を示す
ストツプパルス信号とを夫々作成する回路と、ス
タートパルス信号をうけて計数動作を開始し、所
定期間経過後に出力パルスを発生し、所定期間内
にストツプパルス信号をうけた時には計数動作を
停止してリセツトされるタイマーカウンタとを有
し、このタイマーカウンタから出力パルスが発生
された時のみ信号入力有と判定することを特徴と
する。 さらに、タイマーカウンタはポリノミアルカウ
ンタを用いることを特徴とする。 本発明によれば、入力信号からえられるスター
トパルスでタイマーカウンタの計数動作を起動
し、ストツプパルスでこれをリセツトするもので
あり、タイマーカウンタの計数期間内にストツプ
パルスが発生されるような信号入力は有効と認め
ず、計数期間より長い入力信号のみ有効と認め、
これをタイマーカウンタの出力パルスで判定する
ことができる。従つて、スタート、ストツプパル
ス作成回路（これは後述するように非常に簡単な
ゲート回路で構成できる）とタイマーカウンタと
で、正規の信号入力の有無の判定することができ
る。 さらに、タイマーカウンタは所定の時間さえ正
しく計数できれば、その計数内容自体に重要な意
味をもたせる必要はないことに着目し、計数内容
がランダムではあるが周期性のあるポリノミアル
カウンタを使う方がよい。ポリノミアルカウンタ
はバイナリカウンタに比して、ハードウエア量が
少なくかつ非常に小さな面積で作成できるため、
本信号検出装置には極めて好適である。 また、信号検出装置の構成要素は集積回路に外
付けすることなく構成することができ装置の小型
化、コストの低減に有利であるとともに、製造も
容易で、安定した動作を提供できるものである。
又、タイマーの設定時間を自由に決定できるの
で、プログラム作成上、非常に便利である。 次に、図面を参照して本発明をより詳細に説明
する。 第１図は本発明による信号検出装置を割込装置
に応用した一実施例を示すブロツク図であり、第
２図はその動作タイミング図を示したものであ
る。ここで第２図において、Ａは読み出しクロツ
クパルス、Ｂは読み込みクロツクパルス、Ｃは非
要求信号、Ｄは波形整形された非要求信号パル
ス、Ｅは非要求信号のスタート信号パルス、Ｆは
非要求信号のストツプ信号パルス、Ｇは非要求信
号の出力パルス、Ｈは割込要求信号、Ｉは波形整
形された割込要求信号パルス、Ｊは割込要求信号
のスタート信号パルス、Ｋは割込要求信号のスト
ツプ信号パルス、Ｌは割込要求信号の出力パル
ス、Ｔはタイマーの設定時間を示す。 本実施例による割込要求信号を検出する信号検
出装置は第１図に示すとおり、端子１に入力され
た割込要求信号は、信号線を通り割込要求信号２
として波形整形器３に入力され、この波形整形器
３の出力は、１ビツト遅延シフトレジスタ５に接
続される。この１ビツト遅延シフトレジスタ５は
読出しクロツク６と読込みクロツク７で同期をと
られ波形整形された割込要求信号パルス４を１ビ
ツト遅延し、スタート信号発生ゲート回路９及び
ストツプ信号発生ゲート回路１０へ接続される。
ここでスタート信号発生ゲート回路９は波形整形
された割込要求信号パルス４をインバータを介し
てNORゲートの−入力端子へ入力させ、一方、
１ビツト遅延された割込要求信号パルス８を前記
NORゲートの他の入力端子へ入力させる。又ス
トツプ信号発生ゲート回路１０は割込要求信号パ
ルス４をNORゲートの−入力端子へ、又１ビツ
ト遅延された割込要求信号パルス８をインバータ
を介して前記NORゲートの他の入力端子へ入力
させる。かかる構成のスタート信号発生ゲート回
路９及びストツプ信号発生ゲート回路１０の出力
が、それぞれスタート信号パルス１１及びストツ
プ信号パルス１２としてタイマー１３へ接続され
ている。 次に第２図の動作タイミング図を参照して、本
実施例の動作原理を説明する。ここで、説明を明
確にするために非要求信号をノイズ信号とし、要
求信号を割込要求信号として説明する。又、タイ
マー１３の設定時間Ｔは、予想されるノイズのパ
ルス巾より長く設定しているものとする。 割込端子１より入力された信号２がノイズ信号
である場合、２図のＣ，Ｄ，Ｅ，Ｆ，Ｇを参照す
る。ここでノイズ信号２′は波形整形器３により
波形整形されたノイズ信号パルス４′として、１
ビツト遅延シフトレジスタ５及びゲート回路９，
１０に入力される。ゲート回路９に入力されたノ
イズ信号パルス４′は論理演算を施こされ、１ビ
ツト間だけスタート信号パルス１１′をタイマー
１３に出力する。この時、スタート信号パルス１
１′によりタイマー１３は時間計数を開始する。
更にタイマー１３の設定時間Ｔ内にゲート回路１
０よりストツプ信号パルス１２′がタイマー１３
に入力されるとタイマー１３は時間計数を停止し
て初期値にリスツトされ、タイマーからの出力信
号レベル１４′は“０”レベルのままであり、ノ
イズ信号は消去され、タイマー１３の出力端子か
らは検出されない。 次に、割込端子１から入力された信号２がタイ
マー１３の設定時間Ｔより長い信号である場合
は、割込要求信号として、第２図のＨ，Ｉ，Ｊ，
Ｋ，Ｌを参照する。ここで割込要求信号２は同様
に波形整形器３で波形整形され、割込要求信号パ
ルス４として、１ビツト遅延シフトレジスタ５及
びゲート回路９，１０に入力される。この結果割
込要求信号のスタート信号パルス１１によりタイ
マーは時間計数を初め、設定時間Ｔの時間計数を
終了すると、初期値にリセツトされ、次のスター
ト信号が入力されるまで停止しているとともに、
タイマーの出力端子から割込要求信号パルス１４
を出力する。 この一連の動作原理に基づいて、本実施例にお
ける信号検出装置は非要求信号であるノイズ信号
を消去し、割込要求信号だけを検出できる。又、
タイマーの設定時間は、ハードウエアロジツクに
よる固定のものでも、プログラマブルなものでも
良く、いずれにしてもタイマー１３により自由に
かつ所定の時間に設定できる。 次に、本実施例で使用したタイマー１３の一例
を第３図に示す。ここで、タイマーの動作原理を
明確にするため、表１に示す真理値表を参照して
説明する。 第３図に示す如くこのタイマー１３はレジスタ
P1，P2，P3を含むリセツト機能付１ビツトスタテ
イツク型の遅延シフトレジスタ１５を有し、読出
しクロツク（φ１）２３と、読み込みクロツク
（φ２）２４、及びストツプ信号１２と初期リセ
ツト信号２６を入力とするORゲート１６からの
出力がそれぞれレジスタP1，P2，P3に入力され
る。又レジスタP1の出力はP2及びNORゲート２
０へ、さらにレジスタP2の出力はレジスタP3及び
NORゲート２０へ接続される。レジスタP3の出
力はインバータ２１を介してNORゲート２０へ
接続される。又レジスタP2，P3、の出力は排他的
（EXCLUSIVE）NORゲート１８を介してレジス
タP1に入力され、さらにレジスタP1，P2，P3の出
力と、スタート信号１１はNORゲート１９を介
して、NORゲート１７の一入力端子へ接続さ
れ、このNORゲート１７への他方の入力端子に
はインバータ２２を介して読込みクロツク（φ
２）２４を接続することにより構成される３ビツ
トのポリノミアルカウンタである。
【表】
【表】
かかるタイマー１３の通常の状態では、システ
ム始動時に初期リセツト信号２６を入力してリセ
ツト機能付１ビツト遅延シフトレジスタ１５をリ
セツトすることにより、表１に示す時間T1の状
態を保持している。ここで、スタート信号発生ゲ
ート回路９よりスタート信号１１がNORゲート
１９に入力されるとNORゲート１９が“０”に
なり、読込みクロツクφ２が接続線インバータ２
２を通して加えられ、NORゲート１７からは読
込みクロツクφ２が出力される。スタート信号１
１は１ビツト間（１クロツク間）だけ入力され
る。この時シフトレジスタP2，P3はそれぞれ
“０”，“０”なので排他的NORゲート１８を通し
て、シフトレジスタP1に“１”の状態で入力され
る。このため時間T2の如き状態に設定される。
次にシフトレジスタP1の内容は１ビツトシフトさ
れレジスタP2に送られるとともにシフトされる前
のレジスタP2，P3の内容が排他的NORゲート１
８を通してレジスタP1に“１”を入力しているた
めレジスタP3，P2，P1の内容は時間T3に示す如
く、それぞれ“０”，“１”，“１”となる。以下、
順にかかる一連の動作を繰り返し、周期T7の状
態に至る。 いま時間T7の状態に至る前に、ストツプ信号
発生ゲート回路１０よりストツプ信号１２が入力
されるとタイマーは動作を停止してT1の状態に
戻り、NORゲート２０からは出力信号１４が出
力されず、ノイズ信号を消去したことになる。
又、時間T7の状態に至るまでストツプ信号１２
が発生しなかつた時は、時間T7の状態でNORゲ
ート２０が“１”となり、割込要求信号１４を出
力するとともに時間T8（＝T1）の状態に移行して
リセツトされる。この時、タイマーの停止中に割
込要求信号のストツプ信号１２がタイマーに入力
されても、P1，P2，P3の状態に変化は無く無視さ
れることになる。 ここで、本例におけるタイマーはT1乃至T7の
周期で、時間計数を実行しているので、７周期の
クロツクを計数することになり、（クロツク周
期）×７がハードウエアにより固定されたタイマ
ーの設定時間となる。 以上のように本実施例によればノイズ等による
非要求信号を消去し、要求信号だけを検出できる
とともに、従来のフイルター等のノイズ消去器を
必要とせず論理回路のみで構成できるので集積回
路内に形成することができる。 尚、本実施例では、本発明の信号検出装置を割
込装置に適用することによつて、ノイズ信号を消
去し、割込要求信号だけを検出する一例を示した
が、本発明の信号検出装置は、割込装置以外にお
いて、一般にノイズ信号消去に適用できるし、ま
たノイズ信号消去のためだけでなく、タイマーの
設定時間を必要に応じて規定することにより、そ
の設定時間より長い期間のみの信号を選択する用
途に適用することもできる。 更に、本実施例におけるスタート及びストツプ
信号発生ゲート回路９，１０はインバータと
NORゲートの組み合わせにより実現したが、第
４図に示す如くインバータとANDゲートを組み
合わせたスタート信号発生ゲート回路９′及びス
トツプ信号発生ゲート回路１０′でも、同一の動
作をすることは言うまでもなく、論理素子の組み
合わせによつて自由に設計できる。
ム始動時に初期リセツト信号２６を入力してリセ
ツト機能付１ビツト遅延シフトレジスタ１５をリ
セツトすることにより、表１に示す時間T1の状
態を保持している。ここで、スタート信号発生ゲ
ート回路９よりスタート信号１１がNORゲート
１９に入力されるとNORゲート１９が“０”に
なり、読込みクロツクφ２が接続線インバータ２
２を通して加えられ、NORゲート１７からは読
込みクロツクφ２が出力される。スタート信号１
１は１ビツト間（１クロツク間）だけ入力され
る。この時シフトレジスタP2，P3はそれぞれ
“０”，“０”なので排他的NORゲート１８を通し
て、シフトレジスタP1に“１”の状態で入力され
る。このため時間T2の如き状態に設定される。
次にシフトレジスタP1の内容は１ビツトシフトさ
れレジスタP2に送られるとともにシフトされる前
のレジスタP2，P3の内容が排他的NORゲート１
８を通してレジスタP1に“１”を入力しているた
めレジスタP3，P2，P1の内容は時間T3に示す如
く、それぞれ“０”，“１”，“１”となる。以下、
順にかかる一連の動作を繰り返し、周期T7の状
態に至る。 いま時間T7の状態に至る前に、ストツプ信号
発生ゲート回路１０よりストツプ信号１２が入力
されるとタイマーは動作を停止してT1の状態に
戻り、NORゲート２０からは出力信号１４が出
力されず、ノイズ信号を消去したことになる。
又、時間T7の状態に至るまでストツプ信号１２
が発生しなかつた時は、時間T7の状態でNORゲ
ート２０が“１”となり、割込要求信号１４を出
力するとともに時間T8（＝T1）の状態に移行して
リセツトされる。この時、タイマーの停止中に割
込要求信号のストツプ信号１２がタイマーに入力
されても、P1，P2，P3の状態に変化は無く無視さ
れることになる。 ここで、本例におけるタイマーはT1乃至T7の
周期で、時間計数を実行しているので、７周期の
クロツクを計数することになり、（クロツク周
期）×７がハードウエアにより固定されたタイマ
ーの設定時間となる。 以上のように本実施例によればノイズ等による
非要求信号を消去し、要求信号だけを検出できる
とともに、従来のフイルター等のノイズ消去器を
必要とせず論理回路のみで構成できるので集積回
路内に形成することができる。 尚、本実施例では、本発明の信号検出装置を割
込装置に適用することによつて、ノイズ信号を消
去し、割込要求信号だけを検出する一例を示した
が、本発明の信号検出装置は、割込装置以外にお
いて、一般にノイズ信号消去に適用できるし、ま
たノイズ信号消去のためだけでなく、タイマーの
設定時間を必要に応じて規定することにより、そ
の設定時間より長い期間のみの信号を選択する用
途に適用することもできる。 更に、本実施例におけるスタート及びストツプ
信号発生ゲート回路９，１０はインバータと
NORゲートの組み合わせにより実現したが、第
４図に示す如くインバータとANDゲートを組み
合わせたスタート信号発生ゲート回路９′及びス
トツプ信号発生ゲート回路１０′でも、同一の動
作をすることは言うまでもなく、論理素子の組み
合わせによつて自由に設計できる。
第１図は本発明の信号検出装置の一実施例を割
込装置に適用した一応用例を示すブロツク図で、
第２図はその動作タイミング図である。又、第３
図は第１図の応用例に使用したタイマーの一例を
示すブロツク図である。更に第４図は第１図に示
すスタート及びストツプ信号発生ゲート回路の他
の例を示すブロツク図である。 １……割込端子、２……割込要求信号パルス、
３……波形整形器、４……波形整形された割込要
求信号パルス、５……１ビツト遅延シフトレジス
タ、６……読込みクロツク、７……読出しクロツ
ク、８……１ビツト遅延された割込要求信号、
９，９′……スタート信号発生ゲート回路、１
０，１０′……ストツプ信号発生ゲート回路、１
１，１１′……スタート信号パルス、１２，１
２′……ストツプ信号パルス、１３……タイマ
ー、１４……割込要求信号パルス、１５……リセ
ツト機能付１ビツト遅延シフトレジスタ、１６…
…ORゲート、１７，１９，２０……NORゲー
ト、１８……排他的NORゲート、２１，２２…
…インバータ、２４，２５……読込みクロツク、
２３……読出しクロツク、２６……初期リセツト
信号、Ａ……読出しクロツクパルス、Ｂ……読込
みクロツクパルス、Ｃ……非要求信号（ノイズ信
号）、Ｄ……波形整形された非要求信号（ノイズ
信号）パルス、Ｅ……非要求信号のスタート信号
パルス、Ｆ……非要求信号のストツプ信号パル
ス、Ｇ……非要求信号の出力パルス、Ｈ……要求
信号（割込要求信号）、Ｉ……波形整形された割
込要求信号パルス、Ｊ……割込要求信号のスター
ト信号パルス、Ｋ……割込要求信号のストツプ信
号パルス、Ｌ……割込要求信号の出力パルス、Ｔ
……タイマーの設定時間。
込装置に適用した一応用例を示すブロツク図で、
第２図はその動作タイミング図である。又、第３
図は第１図の応用例に使用したタイマーの一例を
示すブロツク図である。更に第４図は第１図に示
すスタート及びストツプ信号発生ゲート回路の他
の例を示すブロツク図である。 １……割込端子、２……割込要求信号パルス、
３……波形整形器、４……波形整形された割込要
求信号パルス、５……１ビツト遅延シフトレジス
タ、６……読込みクロツク、７……読出しクロツ
ク、８……１ビツト遅延された割込要求信号、
９，９′……スタート信号発生ゲート回路、１
０，１０′……ストツプ信号発生ゲート回路、１
１，１１′……スタート信号パルス、１２，１
２′……ストツプ信号パルス、１３……タイマ
ー、１４……割込要求信号パルス、１５……リセ
ツト機能付１ビツト遅延シフトレジスタ、１６…
…ORゲート、１７，１９，２０……NORゲー
ト、１８……排他的NORゲート、２１，２２…
…インバータ、２４，２５……読込みクロツク、
２３……読出しクロツク、２６……初期リセツト
信号、Ａ……読出しクロツクパルス、Ｂ……読込
みクロツクパルス、Ｃ……非要求信号（ノイズ信
号）、Ｄ……波形整形された非要求信号（ノイズ
信号）パルス、Ｅ……非要求信号のスタート信号
パルス、Ｆ……非要求信号のストツプ信号パル
ス、Ｇ……非要求信号の出力パルス、Ｈ……要求
信号（割込要求信号）、Ｉ……波形整形された割
込要求信号パルス、Ｊ……割込要求信号のスター
ト信号パルス、Ｋ……割込要求信号のストツプ信
号パルス、Ｌ……割込要求信号の出力パルス、Ｔ
……タイマーの設定時間。
Claims (1)
- １ 入力信号端子と、該入力信号端子から入力さ
れた信号の入力開始時期を示すスタートパルス信
号と入力終了時期を示すストツプパルス信号とを
作成する回路と、前記スタートパルス信号をうけ
て計数動作を開始し、所定の時間経過後に入力信
号有を指示する出力パルスを発生し、該所定の時
間内に前記ストツプパルス信号をうけた時にはリ
セツトされて前記出力パルスを発生しないタイマ
ーカウンタとを有し、該タイマーカウンタは一定
の周期毎に同一内容となるもその間はランダムな
計数内容となるポリノミアルカウンタであること
を特徴とする信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12365177A JPS5456761A (en) | 1977-10-14 | 1977-10-14 | Signal detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12365177A JPS5456761A (en) | 1977-10-14 | 1977-10-14 | Signal detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5456761A JPS5456761A (en) | 1979-05-08 |
| JPS6213848B2 true JPS6213848B2 (ja) | 1987-03-30 |
Family
ID=14865874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12365177A Granted JPS5456761A (en) | 1977-10-14 | 1977-10-14 | Signal detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5456761A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151452A (ja) * | 1974-05-25 | 1975-12-05 | ||
| JPS524158A (en) * | 1975-06-24 | 1977-01-13 | Hitachi Ltd | Noise eliminator |
-
1977
- 1977-10-14 JP JP12365177A patent/JPS5456761A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151452A (ja) * | 1974-05-25 | 1975-12-05 | ||
| JPS524158A (en) * | 1975-06-24 | 1977-01-13 | Hitachi Ltd | Noise eliminator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5456761A (en) | 1979-05-08 |
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