JP4565626B2 - バウンダリスキャン回路内蔵lsi - Google Patents
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Description
本発明の実施の形態1に係わるバウンダリスキャン回路内蔵LSI100Aでは、TRST信号の外部入出力端子とTAPコントローラ400との間にリセット部1000Aが接続されている。リセット部1000Aは、リセット回路800Aと電源検出回路900とを備えている。
本発明の実施の形態2に係わるバウンダリ回路内蔵半導体回路の基本的な構成および動作原理は、実施の形態1に係わるバウンダリ回路内蔵半導体回路と同じである。
2、200…LOGIC回路
3、30、300…バウンダリスキャン(BS)セル
4、40、400…TAPコントローラ
5…バウンダリスキャンレジスタ
5a…Device ID Register
5b…Bypass Register
5c…Instruction Register
5d…Instruction Decoder
6、600…MUX
7、70、700…TAP信号
20…内部回路
50…検出回路
60…調停回路
500…バウンダリスキャンレジスタ
500a…Device ID Register
500b…BYPASS Register
500c…Instruction Register
500d…Instruction Decoder
800A、800B…リセット回路
810…セレクタ
820…パワーオン・リセット
830…セレクタ切り替え回路
840…カウンタ
900…電源検出回路
1000A,1000B…リセット部
Claims (5)
- 電源検出回路と、
前記電源検出回路に接続されるリセット回路と、
前記リセット回路に接続されるTAP(Test Access Port)コントローラと
を具備するバウンダリ回路内蔵半導体回路であって、
前記電源検出回路は電源投入を検出し、前記検出に基づいて前記電源検出回路は前記リセット回路に起動検出信号を出力し、前記起動検出信号の入力に基づいて前記リセット回路は前記TAPコントローラにリセット信号を出力し、
前記リセット信号の入力に基づいて前記TAPコントローラは前記バウンダリ回路内蔵半導体回路をリセットし、
さらに、前記リセット回路からのリセット信号の出力機能が停止される
バウンダリ回路内蔵半導体回路。 - 請求項1に記載のバウンダリ回路内蔵半導体回路において、
前記出力機能停止時に、
さらにモード切換信号により、前記リセット回路がTRST外部端子と前記TAP(Test Access Port)コントローラとを接続する
バウンダリ回路内蔵半導体回路。 - 請求項1または2に記載のバウンダリ回路内蔵半導体回路において、前記リセット回路は、
セレクタと、
パワーオン・リセットと、
セレクタ切替回路と
を具備し、
前記電源検出回路は電源投入を検出し、前記検出に基づいて前記電源検出回路は前記パワーオン・リセットに起動検出信号を出力し、前記起動検出信号の入力に基づいて前記パワーオン・リセットは前記セレクタを介して前記TAPコントローラにリセット信号を出力し、前記リセット信号の入力に基づいて前記TAPコントローラは前記バウンダリ回路内蔵半導体回路をリセットし、
さらに前記パワーオン・リセットは前記セレクタ切替回路に前記リセット信号を出力し、前記リセット信号の入力に基づいて前記セレクタ切替回路は前記セレクタに対して前記TAPコントローラと前記セレクタとの接続を停止させる指示を出力し、前記接続を停止させる指示に基づいて前記セレクタと前記TAPコントローラとの接続が停止される
バウンダリ回路内蔵半導体回路。 - 請求項1または2に記載のバウンダリ回路内蔵半導体回路において、前記リセット回路は、
セレクタと、
カウンタと、
セレクタ切替回路と
を具備し、
前記電源検出回路は電源投入を検出し、前記検出に基づいて前記電源検出回路は前記カウンタに起動検出信号を出力し、前記起動検出信号が前記カウンタに規定回数入力すると前記カウンタは前記セレクタを介して前記TAPコントローラにリセット信号を出力し、前記リセット信号の入力に基づいて前記TAPコントローラは前記バウンダリ回路内蔵半導体回路をリセットし、
さらに前記カウンタは前記セレクタ切替回路に前記リセット信号を出力し、前記リセット信号の入力に基づいて前記セレクタ切替回路は前記セレクタに対して前記TAPコントローラと前記セレクタとの接続を停止させる指示を出力し、前記接続を停止させる指示に基づいて前記セレクタと前記TAPコントローラとの接続が停止される
バウンダリ回路内蔵半導体回路。 - 請求項3または4に記載のバウンダリ回路内蔵半導体回路において、
前記セレクタと前記TAPコントローラとの接続停止時に、
さらに前記セレクタ切替回路にモード切換信号を入力し、前記モード切換信号の入力に基づき前記セレクタ切替回路は前記セレクタにTRST外部端子と前記TAP(Test Access Port)コントローラとを接続させる指示を出力し、前記接続させる指示に基づいて前記TRST外部端子と前記TAP(Test Access Port)コントローラとが接続される
バウンダリ回路内蔵半導体回路。
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Citations (9)
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---|---|---|---|---|
JPS62169831U (ja) * | 1986-04-16 | 1987-10-28 | ||
JPS63221416A (ja) * | 1987-03-11 | 1988-09-14 | Fuji Xerox Co Ltd | 機器のリセツト制御装置 |
JPH02130638A (ja) * | 1988-11-11 | 1990-05-18 | Hitachi Ltd | データ処理装置 |
JPH0380317A (ja) * | 1989-06-13 | 1991-04-05 | Matsushita Electric Ind Co Ltd | リセットパルス信号出力回路 |
JPH04320510A (ja) * | 1991-04-19 | 1992-11-11 | Fujitsu Ten Ltd | マイコンリセット機構 |
JPH0973342A (ja) * | 1995-09-04 | 1997-03-18 | Seiko Epson Corp | プリンタ制御装置 |
JPH09207383A (ja) * | 1995-12-28 | 1997-08-12 | Eastman Kodak Co | 境界走査試験アーキテクチャを有するled印刷ヘッド及びそれに用いる駆動チップ |
JPH10104317A (ja) * | 1996-09-30 | 1998-04-24 | Nec Eng Ltd | バウンダリスキャン誤動作防止回路 |
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Patent Citations (9)
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---|---|---|---|---|
JPS62169831U (ja) * | 1986-04-16 | 1987-10-28 | ||
JPS63221416A (ja) * | 1987-03-11 | 1988-09-14 | Fuji Xerox Co Ltd | 機器のリセツト制御装置 |
JPH02130638A (ja) * | 1988-11-11 | 1990-05-18 | Hitachi Ltd | データ処理装置 |
JPH0380317A (ja) * | 1989-06-13 | 1991-04-05 | Matsushita Electric Ind Co Ltd | リセットパルス信号出力回路 |
JPH04320510A (ja) * | 1991-04-19 | 1992-11-11 | Fujitsu Ten Ltd | マイコンリセット機構 |
JPH0973342A (ja) * | 1995-09-04 | 1997-03-18 | Seiko Epson Corp | プリンタ制御装置 |
JPH09207383A (ja) * | 1995-12-28 | 1997-08-12 | Eastman Kodak Co | 境界走査試験アーキテクチャを有するled印刷ヘッド及びそれに用いる駆動チップ |
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