KR100248258B1 - 제이택을이용한응용주문형집적회로에서의메가셀테스트방법및장치 - Google Patents

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Abstract

특별 변형된 JTAG테스트 회로는 집적 회로 칩 내의 매립식 입/출력 단자들을 갖는 판매자가 공급하는 메가 셀(420)에 대한 테스트 입력들 및 출력들을 제공하는데 사용된다. 멀티플렉서(460) 또는 그와 유사한 회로는 명령 레지스터 내의 JTAG명령에 응답하여 JTAG경계 스캔 데이타 출력 또는 메가 셀(420)회로 출력 중 하나를 양자 택일로 선택하는데 이용된다. 부가적으로, 멀티플렉서(440) 또는 그와 유사한 회로는 입력 핀 또는 메가 셀의 매립식 입력에 대한 입력에 대해서 입력 핀 또는 정상 회로 중 하나를 양자 택일로 선택하는데 사용된다. 게다가, 앤드 게이트(455) 또는 오아 게이트(457)는 일반적으로 하이 또는 로우로 고정되는, 메가 셀에 대한 테스트 입력이 특별한 JTAG테스트 모드에 있을 때 입력 핀에 의해 제어될 수도록 하는데 이용된다. 이러한 방식으로, 메가 셀 회로에 대한 테스트 입력에서 제공되는 테스트 벡터들은 메가 셀 회로에 대한 테스트 입력 또는 출력으로서 유일하게 동작하는 추가적인 입력 그리고/또는 출력 핀들을 필요로 하지 않고 집적 회로의 출력 핀 위에 제공되어지는 메가 셀 회로에 대한 테스트 출력을 생성하게 된다.

Description

제이택을 이용한 응용 주문형 집적 회로에서의 메가셀 테스트 방법 및 장치{Method and apparatus for testing a megacell in an asic using JTAG}
회로 설계의 증가하는 복잡성 및 새로운 집적 회로 패키지 기술은 집적 회로와 인쇄 회로 기판을 테스트하는 문제를 점점 더 증가시키는 원인이 된다. 디지탈 하드웨어를 테스트하는 소프트웨어는 여전히 향상되고 있으나, 그 성분들이 실제로 테스트 가능하도록 설계되지 않는다면 그 회로의 복잡성은 테스트를 더 어렵게 만든다.
현저하게 주시를 받아오고있는 회로 테스트를 위한 하나의 방법이 국제 연합 테스트 액션 그룹(Joint Tests Action Group:JTAG)에 의해 창설된 IEEE 1149.1의 경계-스캔 표준이다(참조 자료로 본 명세서에 통합된). 이러한 기준에 대한 하나의 실행은 집적 회로 성분의 주변을 둘러싼 경로를 형성하기 위하여 하나로 이어진 쉬프트-레지스터 요소를 제공함으로써 직렬 경계-스캔 테스트를 위한 설계 성분들(예를 들어, 집적 회로)에 관련된다. 직렬 테스트 이면의 개념은 많은 집적 회로 성분들 내부로 그리고 성분들을 통하여 직렬 데이타를 이동시키는 것이다. 그 직렬 데이타는 회로 기능에 의해 결정된 것과 같은 출력을 얻기위해 알려진 회로의 입력으로 인가된다. 주 테스트 회로는 복귀 데이타와 예측된 결과(즉, 알려진 회로의 기능에 의존하는 결과)를 비교한다. 즉, 테스트되는 회로에 인가되는 직렬 데이타 입력들은 만약 그 회로가 적절히 기능을 수행한다면 알려진 출력을 생성한다. 만약, 상기 주 테스트 회로로 복귀되는 데이타 스트림이 예측된 바와 같지 않다면, 그 회로에 존재하는 결함이 테스트 회로에 의해 발견된다. 데이타 스트림에 존재하는 편차들에 대한 (소프트웨어의 제어하의)신중한 분석은 회로 내부의 어떠한 기능 부전도 격리시킬 수 있다.
위에서 간략하게 설명한 바와 같이, 소자들에 대한 경계-스캔 테스트는 또한 ASIC과 같은 대규모 집적 회로(VLSI)의 테스트로 확장될 수 있다. ASIC은 IC패키지 위에 공급된 출력 핀들을 통하여 정상적으로 접근할 수 없는 내부 로직 회로를 포함한다. ASIC내부의 그러한 내부 로직 회로는 제한된 입력과 출력을 갖는 모듈로서, 전형적으로 판매사가 공급하는 것이고, 일반적으로 메가 셀이라 부른다. 일부의 회로 기판의 경우에, ASIC 내부의 판매사가 공급하는 메가 셀에 대한 테스트 입력과 출력들은 메가셀이 IC패키지 위의 외부 핀을 경유하여 제조자에 의한 테스트 목적에 접근할 수 있도록 IC패키지 위의 특정 핀과 연결된다. 그러나, 그 셀을 테스트하기 위해 요구되는 여분의 핀들은 전형적으로 IC의 정상 수행 및 IC의 동작 중에는 쓸모가 없게 된다. 게다가, 부가적인 테스트 핀들은 때로 제조자가 증가되는 핀 수 때문에 IC패키지를 다음의 보다 큰 사이즈 다이 그리고/또는 패키지로 증가시킬 것을 요구한다. 따라서, 그 IC 패키지는 실제 테스트에서는 추가적인 인쇄 기판의 면적(real estate)을 소모하고, 다이 사이즈가 더 커질수록 대개 더 비싸기 때문에 가격은 증가된다.
더우기, 표준 JTAG 사양들은 ASIC내의 메가 셀이 내부적으로 JTAG셀로 둘러싸이는 것을 허용한다. 그러나, 이러한 테스트 구조의 이용은, 판매자가 그 판매자에 의해 공급되는 메가 셀을 전형적으로 테스트하는 방법과는 양립할 수 없다. 즉, 메가 셀 판매자는 일반적으로 그들의 메가 셀에 대한 표준 테스트를 갖는다. 메가셀을 테스트하기 위해 판매자에 의해 제공되는 표준 테스트 벡터와 테스트 방법들은 그들의 메가셀을 테스트할 때 교번적인 핀 순서를 허용할 만큼 융통성이 있는 반면, 판매자가 표준 테스트의 기능을 바꾸는 것은 비싼 가격을 요구한다. 예를 들어, 표준 판매자 테스트는 JTAG단자를 통하여 직렬로 로드되고, 메가 셀에 병렬로 인가될 수 있지만, 이것은 테스트 시간을 JTAG체인 길이의 두 배만큼 곱하기 때문에 고 가격으로 될 것이다.
발명의 요약
본 발명의 제1측면에 따르면, JTAG인터페이스는 ASIC내의 판매자가 공급하는 메가 셀에 대한 테스트 입력 및 출력을, 그 ASIC을 테스트하는 칩 레벨에서 ASIC의 제조자에 의한 사용을 위해 출력 핀 위에 제공되는 일반 신호를 대신하여 출력 핀에 가져오게 될 주문형 JTAG명령을 로드하는데 이용된다. 따라서, 셀을 테스트하는데 여분의 핀이 요구되지 않는다. 이것은 핀을 절약하고, 제조자로 하여금 부가적인 테스트 핀들 때문에 그 다음 대규모 사이즈의 다이 그리고/또는 패키지 사이즈에 도달해야 하는 것을 방지한다. 따라서, 인쇄 회로 기판의 면적은 줄어들고, 다이 사이즈가 작을수록 일반적으로 덜 비싸기 때문에 비용이 줄어든다. JTAG인터페이스는 (즉, 테스터에 대한 유일한 인터페이스로서)의도되었던 방식으로는 사용되지 않는다. 대신에, 새로운 핀들을 부가하지 않고 판매자의 기준 메가 셀 테스트가 진행되는 것을 허용하는 테스트 모드에서 ASIC을 대신하는데 이용된다.
제1측면에 있어서, 본 발명은 JTAG테스트 능력을 갖는 집적 회로(IC)패키지 위에 줄어든 수의 외부 핀들을 제공하는 시스템이다. 그 시스템은 IC 패키지 내부에 형성되는 주문 설계된 디지탈 로직 회로를 포함한다. 상기 주문 설계된 디지탈 로직 회로는 입력들과 출력들을 갖는다. 그 시스템은 주문 설계된 디지탈 로직 회로와 조화를 이루어 통신하고 기능을 수행하도록 IC패키지 내부에 형성되고 IC 패키지 내부로 통합된 독립적인 기능을 갖는 표준화된 메가셀 모듈을 더 포함한다. 그 메가 셀 모듈은 메가 셀 모듈의 기능을 테스트하는데 이용되는 테스트 입력들과 테스트 출력들을 갖는다. 그 시스템은 또한 IC패키지의 입력과 출력의 완전성을 테스트하는데 이용되는 테스트 벡터를 저장하는 출력들을 갖는 JTAG경계 스캔 데이타 테스트 레지스터를 포함한다. 부가적으로, 그 시스템은 상기 데이타 테스트 레지스터의 출력들 중 적어도 하나 및 메가 셀 모듈의 테스트 출력들 중 적어도 하나와 연결된 제1입력들을 갖는 제1선택 회로를 포함하고, 여기에서 제1선택 회로는 제1선택 입력을 더 수신하고, 제1선택 입력을 토대로 하는 출력으로서 제1입력들 중 하나를 제공하고; 그리고 제1선택 회로의 출력 및 주문 설계된 디지탈 로직 회로의 출력들 중 적어도 하나와 연결된 제2입력들을 갖는 제2선택 회로를 포함하고, 여기에서 제2선택 회로는 제2선택 입력을 더 수신하고, 제2선택 입력을 토대로 하는 출력으로서 제2입력들 중 하나를 제공한다. 본 발명의 시스템은 명령 비트를 저장하는 JTAG명령 레지스터를 부가적으로 포함하고, 여기에서 명령 비트는 제1선택 회로에 대한 제1선택 입력과 제2선택 회로에 대한 제2선택 입력을 결정하는데 이용된다. 마지막으로, 그 시스템은 명령 레지스터가 제1및 제2선택 회로로 하여금 메가셀 모듈 테스트 입력과 출력들을 외부 핀으로 전송하도록 설정되어 있을때 메가셀 모듈의 테스트 출력들이 외부 핀 위에 제공되도록 제2선택 회로의 출력으로서 연결된 복수의 외부 핀들을 포함한다.
다른 측면에 있어서는, 본 발명은 집적 회로 내에 존재하는 회로의 필수적인 성분으로서 메가셀을 갖는 집적 회로 내부의 메가셀을 테스트하는 방법이다. 그 메가셀은 집적 회로의 동작 중에는 그 집적 회로와 어떠한 외부적인 연결점도 갖지 않는 적어도 하나의 테스트 출력 신호를 갖는다. 그 집적 회로는 집적 회로의 동작중에는 집적 회로의 각각의 핀 위에 출력들로서 제공되는 복수의 신호들을 갖는다. 그 방법은 집적 회로를 소정 테스트 모드에 진입하도록 하기 위해 JTAG입력 핀을 경유하여 집적 회로에 직렬 명령을 인가하고; 집적 회로의 각각의 제1핀으로부터 복수의 출력 신호들 중 하나를 선택적으로 디스에이블시키고; 메가셀로부터 디스에이블된 출력 신호의 각 제1핀으로 선택적으로 테스트 출력을 전달하고; 메가 셀이 테스트 동작을 수행하도록 자극하기 위하여 집적 회로의 제2핀을 경유하여 메가셀에 테스트 입력을 인가하고; 그리고, 상기 집적 회로의 각각의 제1핀에서 메가셀의 테스트 출력을 모니터링하는 것을 포함한다.
본 발명은 집적 회로를 테스트하는데 있어서의 개선에 관한 것이다. 특히, 본 발명은 칩 레벨에서의 응용 주문형 집적 회로"ASIC:Application Specific Integrated Circuit" 내부의 메가 셀을 테스트하기 위한 방법 및 장치에 관련된다.
도 1은 JTAG테스트 회로의 구조를 도시하는 개략적인 블럭도이다.
도 2는 IC의 외부 핀과 연결된 테스트 입력/출력 터미널들이 있는 메가셀을 갖는 IC회로를 나타내는 개략적인 블럭도이다.
도 3은 JTAG테스트 회로를 제어하는데 이용되는 TAP제어기의 회로 동작을 나타내는 상태도이다.
도 4는 내부 메가 셀과 외부 핀과의 연결을 제공하는 개선된 JTAG테스트 회로를 도시하는 개략적인 블럭도이다.
도 1은 JTAG IEEE 1149.1의 데이지 체인 경계 스캔 직렬 테스팅 시스템을 이용하여 테스트하도록 구성된 집적 회로(IC)칩(100)을 나타내는 개략적인 블럭도이다. 도 1에 도시된 예시적인 JTAG시스템은 라인(105)을 거쳐 데이타/명령 신호를, 라인(107)을 거쳐 모드 신호를, 그리고 라인(109)을 거쳐서 클럭 신호를 출력하는 마스터 패턴 발생기/비교기(102)를 포함한다. 종래의 기술에 따르면, 데이타/명령 신호 라인(105)은 또한 TDI신호 라인으로 불려지고, 모드 신호 라인(107)은 TMS신호 라인으로 불려지고, 클럭 신호 라인(109)은 TCK신호 라인으로 불려진다는 것이 이해되어야 한다. 상기 패턴 발생기/비교기(102)의 출력 라인들(105, 107 및 109)은 IC(100)내부에 있는 TAP 제어기 상태 머신(110)이 라인들(105, 107 및 109)을 경유하여 신호를 수신하도록 IC(100)로부터 연장하는 외부 입력 핀들과 연결된다.
TAP제어기 상태 머신(110)은 직렬 데이타 라인(117)과 클럭 인에이블 라인(119)을 경유하여 데이타 쉬프트 레지스터(115)와 연결된다. TAP제어기 상태 머신(110)은 또한 직렬 명령 라인(122)과 클럭 인에이블 라인(124)을 경유하여 명령 쉬프트 레지스터(120)와 연결된다. 전형적으로 TDI라인(105), 직렬 데이타 라인(117) 및 직렬 명령 라인(122)은 커먼 노드와 연결되고, 라인들(105, 117및 122)은 단지, 그들이 데이타, 명령 또는 그 둘을 전송하는 것으로 간주되는 점에 있어서만 다르다는 것이 여기에서 주목되어야 한다.
명령 쉬프트 레지스터(120)는 래치 명령 레지스터(140)과 병렬로 연결되는 반면, 데이타 쉬프트 레지스터(115)는 래치 데이타 레지스터(130)과 병렬로 연결된다. 래치 데이타 레지스터(130)내부의 각 비트 저장 위치들은 IC(100)내부의 멀티플렉서의 제1입력과 연결된다. 예를 들어, 도 1에 도시된 바와 같이, 래치 데이타 레지스터(130)의 저장 위치들 중 하나는 라인(147)을 경유하여 2:1멀티플렉서(145)의 제1입력과 연결된다. 유사하게, 래치 데이타 레지스터(130)내의 각 저장 위치들은 IC(100) 내부의 멀티플렉서의 입력과 연결된다; 그러나, 간략히 도시하기 위하여 도 1에는 하나의 멀티플렉서(145)만이 래치 데이타 레지스터(130)에 연결된 것처럼 도시된다.
래치 명령 레지스터(140)는 래치 명령 레지스터(140)내에 저장된 명령들을 디코딩하는데 이용되는 디코더(150)에 병렬로 연결된다. 디코더(150)는 IC(100)내부의 각 JTAG멀티플렉서(즉, JTAG이 정하는 출력 레벨을 제공하는데 이용되는 멀티플렉서)에 선택 출력을 제공한다. 그러나, 다시 간략한 도시를 위하여, 디코더(150)는 라인(152)을 경유하여 하나의 선택 출력을 멀티플렉서(145)에 제공하는 것으로 도시된다.
멀티플렉서(145)의 제2입력은 라인(162)을 경유하여 IC(100)내부의 정상 집적 회로(160)와 연결된다. IC(100)내의 정상 집적 회로는 IC(100)가 정상 동작(즉, IC(100)가 테스트되지 않을 때)중에 실행하는 특정 기능들을 수행하는 회로이다. 멀티플렉서(145)의 출력은 라인(165)을 경유하여 IC(100)의 표면 위의 출력 핀과 연결된다.
데이타 쉬프트 레지스터(115)와 명령 쉬프트 레지스터(120)는 차례로 직렬 데이타 리턴 라인(175)을 패턴 발생기/비교기(102)로 출력하는 2:1멀티플렉서(170)에 대한 제1 및 제2입력으로서 각각 직렬 데이타와 명령 라인(172, 174)을 출력한다.
동작 중에, 패턴 발생기/비교기(102)는 라인(105)를 지나서 TAP제어기 상태 머신(110)으로 직렬 전송되는 데이타 그리고/또는 명령(전형적으로 테스트 벡터라 불리는)의 패턴을 생성한다. 상기 패턴 발생기/비교기(102)는 또한 라인(107, 109)을 각각 경유하여 TAP제어기 상태 머신(110)으로 모드와 클럭 신호를 제공한다. 도 3을 참조하여 하기에 좀더 상세히 설명되어질 바와 같이, TAP제어기 상태 머신(110)은 모드와 클럭 신호에 응답하여 라인(105)위에 제공되는 데이타 또는 명령을 데이타 쉬프트 레지스터(115)(즉, 데이타가 라인(105)을 따라 제공될 때) 또는 명령 쉬프트 레지스터(120)(즉, 명령들이 라인(105)을 거쳐서 제공될 때)로 쉬프트한다. 데이타 쉬프트 레지스터(150)로 쉬프트되는 데이타 및 명령 쉬프트 레지스터(120)로 쉬프트되는 명령들은 TAP제어기 상태 머신(110)의 제어 하에 각각 그들의 쉬프트 레지스터들(115, 120)내부에 직렬로 클러킹된다. 따라서, 예를 들어 70개의 데이타 비트가 데이타 쉬프트 레지스터(150)로 쉬프트되어야 하고, 30 개의 명령 비트가 명령 쉬프트 레지스터(120)로 쉬프트되어야 한다면, 각 데이타 및 명령 비트들을 그들의 각 쉬프트 레지스터로 쉬프트하기 위해 총 100개의 클럭 사이클이 주어질 것이다. 물론, 하기에 상세히 설명되어질 바와 같이, 패턴 발생기/비교기(102)로부터 TAP제어기 상태 머신(110)으로 데이타를 전송하기 위하여 그리고 TAP제어기 상태 머신(110)이 클럭 인에이블 라인(119, 124)위에 적절한 제어 신호를 제공하도록 TAP제어기 상태 머신(110)의 모드를 변환하기 위하여 부가적인 클럭 사이클이 필요하게 될 것이다.
일단, IC(100)의 설계된 입력과 출력들을 테스트하기 위한 적절한 데이타가 쉬프트 레지스터(115, 120)내부에 쉬프트되면, 쉬프트 레지스터들(115, 120)은 쉬프트 레지스터(115, 120)내에 포함된 데이타와 명령들을 각각의 래치 레지스터(130, 140)내에 병렬로 래치한다. 레지스터(140)에 래치된 명령들은 IC(100)내부의다른 JTAG멀티플렉서들(미도시)뿐 만 아니라, 멀티플렉서(145)의 적절한 출력을 선택하기 위해 디코더(150))에 의해 디코딩된다. 상기에서 간략히 설명된 바와 같이, 각 JTAG멀티플렉서(예를 들어, 도 1에 도시된 멀티플렉서(145)는 래치 데이타 레지스터(130)와 연결된 JTAG입력을 수신한다. 따라서, 예를 들어, 멀티플렉서(145)는 레지스터(30)내부의 저장 위치와 연결되는 입력(147)을 선택하기 위해 라인(152)을 경유하여 디코더(150)에 의해 인에이블된다. 따라서, 멀티플렉서(145)의 출력(165)은 레지스터(130)내에 저장된 비트 값이 되어야 한다. 이러한 방식으로 라인(165)를 거친 IC(100)의 출력 연결들은 결함에 대해서 테스트될 수 있다. 예를 들어, 만약 라인(147)을 경유하여 멀티플렉서(145)와 연결된 저장 위치가 높은 전압 레벨의 비트(즉, 디지탈 1에 상응하는)를 포함한다면, 라인(165)을 따르는 멀티플렉서(145)의 출력은 IC(100)의 출력 핀에서 디지탈1이 되는 것으로 검출될 것이다. 만약, 이 출력 핀이 디지탈 1을 생성하지 않는다면, IC(100)가 연결되어 있는 테스트 회로는 IC(100)가 결함이 있는 것으로 나타나도록 에러를 기록할 것이다. 이 테스트는 패턴 발생기/비교기(102)에 의해 로드된 명령들에 응답하여 디코더(150)에 의해 지정되는 각 입력들과 출력들에 대해서 수행된다.
물론, 도 1에 도시되지는 않았지만, 패턴 발생기/비교기(102)가 한번에 다수의 IC들에 대해 데이타 및 명령을 내부로 쉬프트할 수 있도록 다수의 IC들이 데이지 체인 구조에서 직렬로 연결될 수 있다는 것이 이해될 것이다. 따라서, IC(100)는 TAP제어기 상태 머신(110)의 제어 하에 라인들(172, 174)을 경유하여 선택적으로 레지스터(115)를 통하여 데이타를 외부로 쉬프트하거나, 레지스터(120)를 통해서 명령을 외부로 쉬프트하는 멀티플렉서(170)를 포함한다. 마지막으로, 마지막 IC로부터 출력된 데이타는 직렬 리턴 라인(175)을 경유하여 패턴 발생기/비교기(102)로 다시 전송된다.
도 2는 정상 집적 회로(220)에 부가되어 판매자가 공급하는 메가셀(210)을 포함하는 IC(200)를 도시하는 개략적인 블럭도이다. 메가셀(210)은 라인들(225)을 경유하여 정상 회로(220)로부터 입력을 수신하고 정상 회로(220)로 입력을 제공하는 IC(200)내에서 기능적인 장치로서 동작한다.
판매자가 공급하는 메가 셀(210)이 판매자에 의해 공급된 표준화된 구조와 기능을 갖는 반면, 정상 회로는 ASIC설계자에 의해 주문 설계된다는 점에서 판매자가 공급하는 메가셀(210)은 정상 회로(220)와 구분된다. 따라서, 메가셀 모듈은 독립적인 기능을 갖는다(즉, 메가셀은 이러한 기능이 IC(200)내의 다른 회로들과 실질적으로 독립될 수 있도록 서로 다른 다양한 주변 회로 구성에서 같은 기능을 수행하도록 사용될 수 있었다). 게다가, 전체적인 IC(200)를 테스트하는데 이용되는 테스트 벡터와는 분리된 일련의 테스트 벡터들은 전형적으로 메가셀(210)의 기능을 독립적으로 테스트하는데 이용된다.
따라서, 예를 들어 ASIC 설계자는 ASIC설계의 부분으로서 범용 비동기 송수신기(Universal Asynchronous Receiver/Transmitter:UARTS), 위상 동기 루프, 등과 같은 기준 기능 로직 블럭을 이용한다. ASIC판매자는 ASIC설계자가 주문형 ASIC으로 통합한 이러한 기준 기능 로직 블럭들에 대한 구조를 제공한다. 이러한 기준 기능 블럭들은 메가셀이라 불리고, 메가셀 판매자는 전형적으로 ASIC내에서 메가셀을 테스트하기 위한 제조 공정 중에 칩 주조자에 의해 이용되는 테스트 벡터를 공급한다. 전형적으로, ASIC은 전제적인 장치로서 테스트될 수 있으나, 만약 그 전체적인 장치에 결함이 발견된다면, 그 결함이 ASIC설계자에 의해 제공된 구조의 주문형 회로에 기인한 것인지 또는 셀 판매자가 공급하는 메가셀 회로에 기인하는 것인지를 판단하는 것이 어렵게 될 것이다. 이러한 이유로, 메가 셀은 셀 판매자에 의해 제공되는 테스트 벡터를 이용하여 독립적으로 테스트된다. 부가적으로, 이 테스트는 판매자가 제공하는 테스트를 통하여 이루어질 것이기 때문에, ASIC 설계자는 철저히 메가셀을 테스트하는데 노력을 들일 필요가 없다.
그러나, 도 2에 도시된 바와 같이, 메가셀(210)과 같은 메가셀을 테스트하기 위하여 메가셀(210)로부터의 테스트 출력들은 ASIC(200)의 외부 표면 위에 다수의 출력 핀들(235)을 필요로한다. 판매자가 제공하는 테스트 벡터들은 테스트 입력들(230)에 인가되고, 테스트 출력(235)위의 결과적인 패턴들은 메가 셀이 올바르게 동작하는지를 판단하기 위해 평가된다. 메가셀의 기능을 테스트하는 것은 전형적으로 칩 주조자에서 수행되지만(즉, 조립 후의 테스트로서), 그 칩이 정상 동작 사용 에 들어간 후에는 불필요하게 된다. 따라서, 예를 들어 IC(200)가 정상 동작 중에 회로 내에서 실행될 때, 단지 동작 가능한 입력과 출력들(240)만이 사용될 것이다. 따라서, 출력 핀(235)은 IC(200)의 정상 동작 중에는 불필요하게 된다. 하기 도 4를 참조하여 좀 더 상세히 설명하게 되는 바와 같이, 본 발명은 메가셀 회로를 통합하는 IC패키지 위에 감소된 수의 출력 핀들을 제공한다. 본 발명에 의해 제공되는 절감은 좀더 효과적인 비용의(즉, 더 작은) 다이 사이즈와 IC패키지가 사용될 수 있도록 현저해질 수 있다(예를 들어, 12또는 24개의 정도의 핀들이 제거될 수 있다).
도 3은 모드 및 클럭 라인(107,109)위에 제공되는 제어 신호들에 응답하여 TAP제어기(110)의 동작을 도시하는 상태도이다. TAP제어기 상태 머신(110)은 스캔 동작들 사이에서 제어기 상태를 구성하는 아이들(idle) 상태(300)에서 시작한다. 일단 진입하면, TMS가 로우를 유지하는 한 TAP 제어기(110)는 계속 아이들 상태(300)에 있을 것이다. 아이들 상태(300)에서, 선택된 테스트 로직에서의 활동은 그 기술에서 잘 이해되어지는 바와 같이, 어떠한 명령들이 존재할 때만 발생한다. 기능들이 TAP 제어기의 아이들 상태(300)에서 실행되지 않도록 하는 명령 레지스터(140)에서 로드된 명령들 때문에, 현재의 명령에 의해 선택된 모든 테스트 데이타 레지스터들은 그들의 이전 상태(즉, 아이들)를 유지하게 된다. 게다가, TAP제어기(110)가 아이들 상태(300)에 있는 동안, 명령 레지스터(140)내에 로드된 명령들은 변하지 않는다.
TMS(라인(107)을 따르는 모드 신호)는 하이이고, 상승 엣지가 TCK신호(라인(109)를 거치는 클럭)로 인가될 때 TAP제어기(110)는 선택 데이타 레지스터 스캔 상태(305)로 이동한다.상기 선택 데이타 레지스터 스캔 상태(305)는 현재의 명령에 의해 선택된 모든 테스트 데이타 레지스터들이 그들의 이전 상태를 유지하는 일시적인 제어기 상태이다. 만약, 상승 엣지가 TCK에 인가되는 동안, TMS가 로우를 유지하면, TAP제어기(110)는 포착 데이타 레지스터 상태(315)로 전이되고, 반면에 TMS가 하이를 유지하고, 상승 엣지가 TCK에 인가되면, TAP제어기 상태 머신(110)은 선택 명령 레지스터 스캔 상태(310)로 전이된다.
만약, TAP제어기 상태 머신(110)이 포착 데이타 레지스터 상태(315)로 전이되면, 이 상태에서 데이타는 TCK의 상승 엣지에서 쉬프트 데이타 레지스터(115)로부터 데이타 레지스터(130)로 병렬-로드될 수 있다. 만약, JTAG테스트 회로가 병렬 로드된 데이타 레지스터(130)를 포함하지 않거나, 선택된 테스트에서 포착이 요구되지 않는다면, 데이타 레지스터는 이전 상태를 변화시키지 않고 유지한다. 더욱이, TAP제어기 상태 머신(110)이 포착된 데이타 레지스터 상태(315)에 존재하는 동안 명령 레지스터(140, 120)내에 저장된 비트들은 변화되지 않는 상태를 유지한다. TMS가 로우를 유지하고 상승 엣지가 TCK에 인가되는 동안, TAP제어기(110)가 포착 데이타 레지스터 상태(315)에 있으면, 그 제어기는 쉬프트 데이타 레지스터 상태(320)에 진입한다. 그러나, 만약 상승 엣지가 TCK에 인가되는 동안 TMS가 하이를 유지한다면, TAP제어기 상태 머신(110)은 포착 데이타 레지스터 상태(315)로부터 직접적으로 종료 데이타 레지스터 상태(325)로 전이된다. 쉬프트 데이타 레지스터 상태(320)내에서, 라인(105)을 따르는 데이타는 라인(117)을 경유하여 데이타 쉬프트 레지스터(115)로 쉬프트된다. TMS가 로우를 유지하는 동안 TCK의 각 상승 엣지가 인가되면, 데이타의 부가적인 비트는 라인(117)을 거쳐서 데이타 쉬프트 레지스터(115)로 쉬프트된다. TAP제어기(110)는 TMS가 로우를 유지하는 한 쉬프트 데이타 레지스터 상태(320)를 유지한다. 따라서, TMS가 상태(320)에서 로우를 유지하는 동안 미리 지정된 테스트 벡터들을 쉬프트 레지스터(115)로 로드하는데 필요한 만큼의 많은 데이타 비트들이 레지스터(115)로 쉬프트된다.
TMS가 하이를 유지하는 동안 TAP제어기(110)가 쉬프트 데이타 레지스터 상태(320)에 있고, 상승 엣지가 TCK에 인가될 때, TAP제어기 상태 머신(110)은 종료 데이타 레지스터 상태(325)에 진입한다. 종료 데이타 레지스터 상태(325)는 일시적인 제어기 상태이다. 만약, TMS가 하이를 유지하면, TCK에 인가된 상승 엣지는 TAP제어기(110)를 갱신 데이타 레지스터 상태(340)로 진입하게 하고, 반면에 상승 엣지가 TCK에 인가되는 동안 TMS가 로우를 유지하면, TAP제어기(110)는 중지 데이타 레지스터 상태(330)에 진입한다. 상기 중지 데이타 레지스터 상태(330)는 테스트 데이타 레지스터(315)의 쉬프팅이 일시적으로 중지되도록 한다. TAP제어기(110)는 TMS가 로우를 유지하는 동안 중지 데이타 레지스터 상태(330)를 유지한다. TMS가 하이를 갖고 상승 엣지가 TCK에 인가되면, TAP제어기 상태 머신(110)은 마찬가지로 일시적인 제어기 상태인 제2종료 데이타 레지스터 상태(335)에 진입한다. 만약, TMS가 로우를 유지하는 동안 상승 엣지가 TCK에 인가되면, TAP제어기 상태 머신(110)은 쉬프트 데이타 레지스터 상태(320)로 복귀한다. 그러나, 만약 상승 엣지가 TCK에 인가되는 동안 TMS가 하이를 유지하면, TAP제어기 상태 머신(110)은 제2종료 데이타 레지스터 상태(335)에서 갱신 데이타 레지스터 상태(340)로 전이된다. 도 1에 도시된 바와 같이, 쉬프트 데이타 레지스터(115)는 데이타가 명령 레지스터(140)에 의한 임의의 명령에 응답하여 연합된 쉬프트 레지스터 경로(115)로 쉬프트되는 동안 쉬프트 데이타 레지스터(130)내에 있는 데이타에 대한 변화를 막기 위하여 래치된 병렬 출력을 포함한다. 따라서, 갱신 데이타 레지스터 상태(340)에서, 데이타는 TCK의 하강 엣지에서 쉬프트 레지스터(115)로부터 쉬프트 레지스터(115)의 병렬 출력 위로 래치된다. 따라서, 이 데이타는 셀프 테스트가 실행되는 동안 작동이 요구되지 않으면(예를 들어, 설계상 지정된 공중 명령에 응답하는 아이들 상태 동안)데이타 레지스터(130) 내의 데이타가 갱신 데이타 레지스터 상태 이외의 상태에서는 변화하지 않도록 래치 데이타 래지스터(130)내에 저장된다. 각 상태들(305~335)에서와 같이, 명령 쉬프트 레지스터(120) 및 명령 래치 데이타 레지스터(140)내에 저장된 명령들은 TAP제어기(110)가 갱신 데이타 레지스터 상태(340)에 있는 동안은 변화하지 않는다. TAP제어기가 갱신 데이타 레지스터 상태에 있고 상승 엣지가 TCK에 인가될 때, TMS가 하이를 유지하면 TAP제어기(110)는 선택 데이타 레지스터 스캔 상태(305)에 진입하거나, TMS가 로우를 유지하면 아이들 상태(300)에 진입한다.
만약, TAP제어기 상태 머신(110)이 선택 데이타 레지스터 상태(305)에 있는 동안 TMS가 하이를 유지하고, 상승 엣지가 TCK에 인가되면, TAP 제어기 상태 머신(110)은 선택 명령 레지스터 스캔 상태(310)로 전이된다.
만약, TAP 제어기 상태 머신(110)이 포착 명령 레지스터 상태(345)로 전이된다면, 이러한 상태에서 명령은 TCK의 상승 엣지에서 쉬프트 명령 레지스터(120)로부터 명령 레지스터(140)로 병렬 로드될 수 있다. 만약, JTAG테스트 회로가 병렬 로드된 명령 레지스터(140)를 포함하지 않거나, 또는 선택된 테스트를 위해서 포착이 요구되지 않는다면, 명령 쉬프트 레지스터(120)는 그 이전 상태를 변화시키지 않고 유지한다. 더욱이, TAP제어기 상태 머신(110)이 포착된 명령 레지스터 상태(345)에 있는 동안 데이타 레지스터(130, 115)내에 저장된 비트들은 변화되지 않는다. TMS가 로우를 유지하고, 상승 엣지가 TCK에 인가되는 동안, TAP제어기(110)가 포착 명령 레지스터 상태(345)에 있다면, 상기 제어기는 쉬프트 명령 레지스터 상태(350)로 진입한다. 그러나, 만약 상승 엣지가 TCK에 인가되는 동안 TMS가 하이를 유지하면, TAP제어기 상태 머신(110)은 포착 명령 레지스터 상태(345)에서 직접적으로 종료 레지스터 상태(355)로 전이된다. 쉬프트 명령 레지스터 상태(350)에서, 라인(105)을 따르는 명령들은 라인(122)을 경유하여 명령 쉬프트 레지스터(120)로 쉬프트된다. TMS가 로우를 유지하는 동안 TCK의 각 상승 엣지가 인가되면 명령의 부가적인 비트가 라인(122)을 거쳐서 명령 쉬프트 레지스터(120)로 쉬프트된다. TAP제어기(110)는 TMS가 로우를 유지하는 한 쉬프트 명령 레지스터 상태(350)에 계속 머무른다. 따라서, TMS가 상태(350)에서 로우를 유지하는 동안 미리 지정된 명령 벡터를 쉬프트 레지스터(120)로 로드하는데 필요한 만큼 많은 명령 비트들이 레지스터(120)로 쉬프트된다.
TMS가 하이를 유지하는 동안 TAP제어기(110)가 쉬프트 명령 레지스터 상태(350)에 있고 상승 엣지가 TCK에 인가되면, TAP제어기 상태 머신(110)은 종료 명령 레지스터 상태(355)로 진입한다. 그 종료 명령 레지스터 상태(355)는 일시적인 제어기 상태이다. 만약, TMS가 하이를 유지하면, TCK에 인가되는 상승 엣지는 TAP제어기(110)로 하여금 갱신 명령 레지스터 상태(370)에 진입하도록 하고, 반면에 상승 엣지가 TCK에 인가되는 동안 TMS가 로우를 유지하면, TAP 제어기(110)는 중지 명령 레지스터 상태(360)로 진입한다.
그 중지 명령 레지스터 상태(360)는 테스트 명령 레지스터(340)가 쉬프트하는 것이 일시적으로 중지되는 것을 허용한다. TAP제어기(110)는 TMS가 로우를 유지하는 동안 중지 명령 레지스터 상태(360)를 유지한다. TMS가 하이를 유지하고 상승 엣지가 TCK에 인가되면, TAP제어기 상태 머신(110)은 마찬가지로 일시적인 제어기 상태인 제2종료 명령 레지스터 상태(365)로 진입한다. 만약, TMS가 로우를 유지하는 동안 상승 엣지가 TCK에 인가되면, TAP제어기 상태 머신(110)은 쉬프트 명령 레지스터 상태(350)로 복귀한다. 그러나, 만약 상승 엣지가 TCK에 인가되는 동안 TMS가 하이를 유지하면, TAP제어기 상태 머신(110)은 제2종료 명령 레지스터 상태(365)에서 갱신 명령 레지스터 상태(370)로 전이된다. 도 1에 도시된 바와 같이, 명령 레지스터(140)에 의한 임의의 명령에 응답하여 연합된 쉬프트 레지스터 경로(120)에 명령이 쉬프트되는 동안 명령 레지스터(140)내의 명령에 대한 변화를 방지하기 위하여 래치된 병렬 출력을 포함한다. 따라서, 갱신 명령 레지스터 상태(370)에서 명령들은 TCK의 하강 엣지에서 쉬프트 레지스터(120)로부터 쉬프트 레지스터(120)의 병렬 출력 위로 래치된다. 따라서, 이러한 명령들은 셀프 테스트가 실행되는 동안 동작이 요구되지 않는다면(예를 들어, 설계상 지정된 공중 명령에 응답하는 이아이들 상태 동안) 레지스터(140)내부의 명령이 갱신 명령 레지스터 상태 이외의 상태에서는 변화하지 않도록 래치 명령 래지스터(140)에 저장된다. 각 상태(310 및 345~365)에서와 같이, 데이타 쉬프트 레지스터(115) 및 래치 데이타 레지스터(130)내에 저장된 데이타는 TAP제어기(110)가 갱신 명령 레지스터 상태(370)에 있는 동안은 변화하지 않는다. TAP제어기(110)가 갱신 명령 레지스터 상태(370)에 있고 상승 엣지가 TCK에 인가될 때 TAP제어기(110)는 TMS가 하이를 유지하면, 선택 데이타 레지스터 스캔 상태(305)로 진입하거나, TMS가 로우를 유지하면,아이들 상태(300)로 진입한다.
만약, 상승 엣지가 TCK에 인가되는 동안 선택 명령 레지스터 상태(310)에서 TMS가 하이를 유지하면, TAP제어기(110)는 테스트 로직 리셋 상태(342)로 진입한다. TAP제어기 상태 머신(110)이 테스트 로직 리셋 상태(342)로 진입하면, 상기 테스트 로직은 온-칩 시스템 로직의 정상 동작(즉, 시스템 핀을 통하여 수신된 신호에 응답하는)이 방해받지 않고 계속될 수 있도록 디스에이블된다. TAP 제어기(110)는 TMS가 하이를 유지하는 동안 테스트 로직 리셋 상태(342)를 유지한다. TCK의 상승 엣지 동안 TMS를 로우로 유지함으로써 TAP제어기 상태 머신(110)은 아이들 상태(300)로 진입할 것이다.
도 4는 IC(400)내부의 예시적인 내부 JTAG 테스트 회로를 도시하는 개략적인 블럭도이다. 본 발명을 간략히 도시하기 위하여, TAP상태 제어기(110), 데이타 및 명령 쉬프트 레지스터(115, 120), 및 다른 관련된 JTAG회로들은 도 4에 도시되지 않는다. 그러나, IC(400)가 상기에서 기술한 것과 실질적으로 같은 기능을 갖는 전술한 JTAG회로를 포함한다는 것은 이 분야에서 통상적인 기술을 갖는 자에 의해 이해될 것이다. IC(400)는 예를 들어, ASIC설계자에 의해 설계된 (도 4에 도시된 정상 회로(410)로서 표현되는) 주문형-디지탈 회로를 포함하는 응용이 특정된 집적 회로(ASIC)및 ASIC 설계자가 (도 4에 도시된 메가셀 회로(420)로서 표현되는) 주문형 ASIC으로 통합하는 메가셀에 대한 판매자가 공급하는 구조를 구비할 수 있다. 정상 회로(410)는 입력 및 출력 라인(422)을 경유하여 메가 셀(420)과 통신한다. 예를 들어, 메가 셀 회로(420)는 기준 산술 로직 장치, 마이크로프로세서, 또는 기준 설계를 갖고 ASIC(400)에서 독립적인 모듈로서 구현될 수 있는 다른 회로를 구비할 수 있다.
정상 회로(410)는 핀들(423, 425)과 같은 외부핀으로부터 라인들(433, 435)을 경유하여 입력을 수신한다. 물론, 본 발명을 간략히 설명하기 위한 의도로 단지 입력 단자들(423, 425)만이 정상 회로(410)에 연결되는 것으로 도시되어 있지만 전형적으로 정상 회로(410)는 수십, 심지어는 수백 개 정도의 입력을 수신할 것이라는 사실이 이해될 것이다. 라인들(422)을 경유하여 메가셀 회로(420)에 신호들을 출력하는 것에 더하여 정상 회로(410)는 또한 2:1멀티플렉서(440)의 제1입력과 연결되는 라인(437)을 경유하여 임의의 신호를 메가셀 회로(420)로 출력할 수 있다. 멀티플렉서(440)는 또한 외부 핀(445)로부터 제2입력(447)을 경유하여 입력 신호를 수신한다. 멀티플렉서(440)의 출력은 도 4에 도시된 바와 같이, 라인(449)을 경유하여 메가셀(420)의 입력으로 제공된다.
멀티플렉서(440)는 디코더(450)로부터 라인(452)을 경유하여 선택 입력을 수신한다. 메가셀 회로(420)는 또한 앤드 게이트(455)와 오아 게이트(457)로부터 테스트 입력들을 수신한다. 물론, 메가셀 회로(420)는 전형적으로 여러 개의 테스트 입력들을 포함하겠지만, 앤드 게이트(455)와 오아 게이트(457)는 메가셀 회로(420)에 두 개의 예시적인 테스트 입력을 제공하는 것으로 도시되었다는 것이 이해되어야 한다. 앤드 게이트(455)는 라인(452)을 경유하여 제1입력을 수신하고 입력 핀(423)으로부터 라인(433)을 경유하여 제2입력을 수신한다. 게다가, 오아 게이트(457)는 라인(452)을 경유하여 제1반전 입력을 수신하고 입력 핀(425)으로부터 라인(435)을 경유하여 제2입력을 수신한다. 비록 도 4에 도시되지는 않지만, 핀 입력 및 출력 버퍼들은 존재하는 것으로 가정되지만 간략한 도시를 위하여 도시되지 않는다.
정상 회로(410)는 라인(462)을 경유하여 JTAG출력 멀티플렉서(460)의 입력과 연결된다. 다시, 정상 회로(410)는 전형적으로 수십 또는 수백 개 정도의 출력을 포함할 것이지만 도면의 간략함을 위하여 단지 출력(462)만이 도 4에 도시된다는 것이 이해되어야 한다. 2:1멀티플렉서(460)의 출력은 라인(464)을 경유하여 외부 핀으로 제공된다. 2:1멀티플렉서(460)의 선택 입력은 라인(466)을 경유하여 디코더(450)에 의해 제공된다. 종래의 회로에 따르면, 적절한 선택 신호가 2:1멀티플렉서(460)의 입력에 제공되었을 때 JTAG기준 입력 값이 출력 터미널(465)로 하여금 JTAG비트와 같아지도록 강제하도록 2:1멀티플렉서(460)의 제2입력은 래치 경계 스캔 데이타 레지스터에 직접적으로 연결될 것이다. 그러나, 본 발명에 따르면, 멀티플렉서(460)의 제2입력은 또한 라인(472)을 거쳐서 2:1멀티플렉서(470)를 경유하여 메가셀 회로(420)로부터 출력을 수신할 수 있다.
특정적으로, 2:1멀티플렉서(470)는 메가 셀 회로(420)로부터 라인(474)를 경유하여 제1입력을 수신한다. 2:1멀티플렉서(470)는 라인(476)을 경유하여 래치 경계 스캔 데이타 레지스터(480)로부터 제2입력을 더 수신한다. 마지막으로, 2:1멀티플렉서(470)는 라인(478)을 경유하여 디코더(450)로부터 선택 입력을 수신한다. 디코더(450)는 래치 명령 레지스터(484)내에 포함된 명령을 디코딩한다.
정상(즉, 테스트가 아닌)동작 중에는, 정상 회로(410)와 메가 셀 회로(420)는 복수의 입력 핀들(예를 들어, 입력 핀들(423, 425 및 427))을 경유하여 입력을 수신하고 적절한 출력 값을 복수의 출력 핀들(예를 들어, 출력 핀(465)) 위에 제공하도록 이러한 입력들을 ASIC설계에 따라 처리한다. 정상 동작 중에, 정상 회로(410)와 메가셀 회로(420)는 메가셀 회로(420)가 ASIC(400)의 전반적인 동작을 지지하는 미리 특정된 기능을 수행하는 모듈로서 동작하도록 내부 회로 경로들(예를 들어, 회로 경로들(422, 437 449 및 474))을 경유하여 정보를 교환한다.
따라서, ASIC내부의 메가셀 회로의 기능을 테스트하기 위하여 전형적으로 메가 셀 판매자에 의해 공급되는 테스트 벡터를 독립적으로 사용하여 칩 주조자가 메가셀 회로를 테스트할 수 있도록 상기 메가셀의 임의의 입력 및 출력 라인을 ASIC위의 외부 핀으로 끌어내는 것이 필요하다. 물론, 상기에서 상세히 설명한 바와 같이, 이것은 IC의 일반 동작 중에는 사용되지 않는 IC표면 위의 많은 외부 핀들이 생기게 하는 원인이 된다. 따라서, 본 발명에 따르면, 부가적인 출력 핀이 ASIC(400)에 제공되는 것을 필요로 하지 않고 메가 셀 회로(420)가 칩 주조자에 의해 테스트될 수 있도록 하기 위해 ASIC(400)에서 발견되는 JTAG회로는 메가 셀 회로(420)에 대한 출력 경로를 제공하도록 특별히 변형된다.
특정적으로, 디코더(450)로부터의 선택 라인(478)위의 신호에 의해 결정되는 바에 따라서 부가적인 멀티플렉서(470)는 멀티플렉서(460)에 대한 제2입력이 JTAG 출력으로서 또는 메가 셀 출력으로서 선택적으로 사용되는 것을 허용한다. 따라서, 메가 셀(420)의 테스트 출력 라인(474)을 직접적으로 외부 핀에 연결하기 보다는, JTAG기준 경계 스캔 출력 또는 정상 회로 출력 값을 선택적으로 출력하는데 이용되는 같은 출력 라인(464)이 또한 메가셀 회로(420)로부터 테스트 신호를 출력하는데 이용될 수 있다. 세 개의 가능한 출력들(즉, 정상 회로(410)로부터의 출력, 메가 셀 회로(420)로부터의 출력, 또는 래치 데이타 레지스터(480)로부터의 JTAG경계 스캔 출력) 중 하나로부터 라인(464)위의 출력 신호를 선택하는 것은 래치 명령 레지스터(484)내에 포함된 명령에 의해 결정됨에 따라 디코더(450)의 제어 하에 조정된다. 따라서, 본 발명의 실행은 부가적인 제어 신호들에 대비하기 위하여 래치 명령 래지스터(484)내에 부가적인 저장 위치들 또는 디코드 패턴들을 필요로 할 수 있다. 그러나, JTAG테스트 회로 내부의 현재의 명령 레지스터는 전형적으로 부가적인 제어 정보에 대비하여 여분의 디코딩 상태가 사용될 수 있도록 사용자가 정의된다.
본 발명의 방법에 따라 메가 셀 회로(420)를 테스트할 때, (메가셀 판매자에 의해 공급되는)테스트 벡터 입력들은 선택된 외부 입력 핀들(예를 들어, 핀들(423, 425)에 인가된다. 라인(452) 위의 신호가 하이를 유지하면, 터미널(423, 425)에 공급되는 테스트 벡터 입력들은 앤드 게이트(455)와 오아 게이트(457)를 통하여 메가 셀 회로(420)의 테스트 입력으로 인가된다. 메가셀 회로(420)에 대한 테스트 입력이 일반 동작 중에 변화하는 것을 방지하기 위하여, 테스트 모드가 아닐때는 라인(452)위의 신호는 로우가 되고, 앤드 게이트(455)와 오아 게이트(457)의 출력은 각각 로우와 하이로 설정되어진다는 것은 이러한 분야의 기술을 가진 자에 의해 이해될 것이다. 입력 터미널(423, 425)에 인가되는 기준 테스트 벡터 입력이 메가셀 회로(420)의 테스트 입력으로 전송되면, 메가셀 회로(420)는 다수의 출력 라인들을 거쳐서 테스트 벡터 입력에 응답하여 신호들을 출력한다. 도 4의 실시예에서는 쉽게 도시하기 위해 단지 출력 라인(474)만이 도시된다; 그러나, 메가셀 회로(420)의 기능적인 특성을 충분히 테스트하기 위하여 복수의 출력 라인들이 복수의 (멀티플렉서(470)와 같은)2:1멀티플렉서들에 제공될 것이라는 사실이 이해될 것이다.
테스트 벡터 입력에 응답하여 메가 셀 회로(420)에 의해 출력되는 신호는 라인(474)을 거쳐서 멀티플렉서(470)에 대한 제1입력으로서 제공된다. 메가 셀 테스트 모드에 있을때 래치 명령 레지스터(484)는 라인(474)위에 메가 셀 테스트 출력을 선택하기 위해 디코더(450)로 하여금 라인(478)위의 선택 신호를 활성화시키게하는 명령 비트들을 더 포함한다. 따라서, 테스트 벡터 입력에 응답하는 메가 셀 회로(420)의 출력은 멀티플렉서(470)의 출력에서 라인(472) 위에 제공된다. 디코더(450)는 또한 메가셀 회로 테스트 출력이 출력 핀(465)에 대한 라인(464) 위에 제공되도록 하기 위해 입력 라인(472)을 선택하도록 레지스터(484)내의 명령에 응답하여 라인(464)위에 하나의 신호를 더 제공한다. 만약 메가 셀 회로(420)가 정상적으로 기능을 수행한다면, 테스트 벡터 입력들은 하나의 경로가 메가 셀 회로(420)로부터 제공되는 출력 핀 위에 테스트 벡터 출력의 적절한 패턴이 나타나도록 하게 될 것이다. 따라서, 출력 핀(465)은 테스트 벡터 입력이 입력 핀들(423, 425)에 인가될 때 메가 셀 회로(420)의 기능을 나타낼 것이다. 이러한 방식으로, 메가 셀 회로(420)의 기능은 ASIC(400)위에 부가적인 핀들을 설치하지 않고 테스트될 수 있다.
메가 셀 회로(420)의 기능성이 테스트되지 않을 때, 명령 레지스터(484)는 디코더(450)가 일반 동작 모드 또는 JTAG테스트 모드를 선택하도록 하기 위하여 적절한 명령 비트들로 로드된다. JTAG테스트 모드가 선택되면, 래치 데이타 레지스터(480)로부터 라인(476)을 거쳐서 멀티플렉서(470)의 출력(472)으로 입력을 전송하기 위해, 디코더(450)로 하여금 라인(478)을 거쳐서 선택 신호를 출력하도록 한다. 더욱이, 디코더(450)는 만약 출력 경로가 완전하다면, JTAG경계 스캔 데이타 비트가 출력핀(465)위에 제공되도록, (라인(476)을 경유하여 래치 데이타 레지스터(480)내의 데이타 비트 값을 나타내는) 라인(472)위의 입력이 멀티플렉서(460)의 출력(464)으로 전송되도록 하는 라인(466)을 거쳐서 선택 신호를 출력한다.
만약, 한편으로 ASIC(400)이 일반 방식으로 동작해야 한다면, JTAG TAP 상태 제어기(486)는 라인(462)의 신호가 멀티플렉서(460) 및 라인(464)을 경유하여 핀(465)으로 출력되도록 디코더(450)로 하여금 멀티플렉서(460)의 제1입력(462)을 선택하게 한다. 게다가, 디코더(450)는 메가 셀 회로(420)의 동작이 핀들(423, 425)위의 입력에 의해 영향을 받지 않도록 메가 셀 회로(420)에 대한 테스트 입력이 정의된 값을 갖도록 라인(452)위에 로우의 신호를 출력한다.
비록 본 발명의 바람직한 실시예가 상기에서 상세히 설명되었으나, 명백한 변형이 그 정신 또는 근본적인 특성으로부터 벗어나지 않고 본 발명에 적용될 수 있다는 것은 그 분야에 통상적인 기술을 가진 자들에게 이해될 것이다. 따라서, 전술한 설명은 실질적인 예로서 그리고 제한되지 않는 것으로 고려되어야 한다. 본 발명의 범위는 따라서 첨부된 특허 청구항 범위를 고려하여 한정되어야 한다.

Claims (5)

  1. 집적 회로(IC)내부에 내장된 메가셀이 테스트 벡터를 위한 전용의 입출력 핀을 요구하지 않아도, 상기 IC의 입/출력 핀으로 인가되는 테스트 벡터를 이용하여 테스트되는 것을 가능하게 하는 시스템에 있어서,
    상기 IC내부에 형성되고, 상기 IC가 일반 동작 모드에서 동작할 때 상기 IC의 입/출력 핀과 연결되는 입력들과 출력들을 갖는 주문 설계된 디지탈 로직 회로;
    상기 주문 설계된 디지탈 로직 회로와 조합하여 통신하고 기능을 수행하도록 상기 IC패키지 내부에 형성되고 상기 IC패키지로 통합되는 독립적인 기능을 갖고, 이 기능을 테스트하는데 사용되는 테스트 입력들과 테스트 출력들을 갖고, 상기 테스트 입력들과 테스트 출력들은 상기 IC가 상기 일반 동작 모드에서 동작할 때 상기 IC의 입/출력 핀들과 어떠한 연결점도 갖지 않는 표준화된 메가 셀 모듈;
    상기 IC의 입력과 출력을 통합하여 테스트하는데 이용되는 테스트 벡터를 저장하고, 출력들을 갖는 JTAG 경계 스캔 데이타 레지스터;
    상기 주문 설계된 로직 회로로부터의 상기 출력들을 수신하는 제1입력들과, 상기 경계 스캔 데이타 레지스터로부터의 상기 출력들을 수신하는 제2입력들과, 상기 메가셀로부터의 상기 출력을 수신하는 제3입력들 및 출력들을 갖는 선택 회로로서, 상기 선택 회로의 출력들로 상기 제1입력들, 상기 제2입력들 및 상기 제3입력들 중 어떤 입력이 전달될 것인지를 제어하는 선택 입력들을 갖는 상기 선택 회로;
    상기 선택 회로 중의 상기 제1입력들, 제2입력들 및 상기 제3입력들 중 어떤 입력이 상기 선택 회로의 상기 출력들로 전달될 것인지를 제어하기 위해 상기 선택 회로의 상기 선택 입력들로 제공되는 명령 비트들 중에서 선택된 명령 비트들을 저장하는 JTAG명령 레지스터로서, 상기 명령 비트들은 일반 동작 모드에서 상기 주문 설계된 디지탈 로직 회로의 출력들을 상기 선택 회로의 상기 출력으로 전달하기 위해 상기 제1입력들을 선택하도록 제어되고, 상기 명령 비트들은 JTAG 경계 스캔 테스트 동작 모드에서 상기 경계 스캔 데이타 레지스터로부터의 상기 출력들을 상기 선택 회로의 출력으로 전달하기 위해 상기 제2입력들을 선택하도록 제어되고, 상기 메가 셀 테스트 모드에서 상기 메가셀의 상기 출력들을 상기 선택 회로의 상기 출력으로 전송하기 위해 상기 제3입력들을 선택하도록 제어되는 상기 JTAG명령 레지스터;
    상기 선택 회로의 상기 출력들과 연결되고, 상기 일반 동작 모드에서 상기 IC가 동작할 때 외부 핀들로 전송되는 상기 주문 설계된 로직 회로로부터의 출력들과 연결되고, 상기 IC가 상기 메가셀 테스트 동작 모드에서 동작하도록 상기 명령 레지스터 비트들 중 선택된 하나가 제어될 때 상기 외부 핀들로 전송되는 상기 메가셀 모듈의 상기 테스트 출력들과 연결되고, 상기 IC가 상기 JTAG경계 스캔 테스트 동작 모드에서 동작하도록 상기 명령 레지스터 비트들 중 선택된 하나가 제어될 때 상기 외부 핀들로 전송되는 상기 경계 스캔 데이타 레지스터의 상기 출력들과 연결되는 복수의 외부 핀들; 및
    상기 IC의 입/출력 핀들 중 적어도 하나와 상기 메가셀의 선택된 테스트 입력들 중 적어도 하나 사이에 삽입되며, 상기 JTAG 명령 레지스터로부터의 메가셀 테스트 신호가 액티브될 때 상기 입/출력 핀들 중 적어도 하나의 신호를 상기 메가셀의 선택된 테스트 입력 중 적어도 하나로 전송하고, 상기 메가셀 테스트 신호가 액티브되지 않을 때 상기 메가셀의 적어도 하나의 선택된 테스트 입력이 소정의 인액티브 상태가 되도록 제어되는 적어도 하나의 게이트를 포함하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 시스템은 제1및 제2입력과 출력을 포함하는 스위칭 회로를 더 포함하고, 상기 스위칭 회로는 상기 스위칭 회로의 상기 제1입력과 연결된 입력 핀 또는 상기 스위칭 회로의 상기 제2입력과 연결된 상기 주문 설계된 디지탈 로직 회로 중 하나를 선택하며, 상기 스위칭 회로의 상기 출력은 상기 표준화된 메가 셀 모듈과 연결되는 것을 특징으로 하는 시스템.
  3. 제2항에 있어서, 상기 스위칭 회로는 멀티플렉서를 포함하는 것을 특징으로 하는 시스템.
  4. 집적 회로(IC) 내부에 회로의 내장된 성분으로서 메가 셀을 갖는 상기 IC내부의 메가셀을 테스트하는 방법으로서, 상기 메가 셀은 상기 IC의 일반 동작 중에는 상기 IC와 어떤 외부적인 연결점도 갖지 않는 적어도 하나의 테스트 출력 신호를 갖고, 일반 동작 중에는 상기 IC와 어떤 외부적인 연결점도 갖지 않는 적어도 하나의 제1입력과 제2입력을 갖고, 상기 IC는 일반 동작 중에는 상기 메가셀로 신호들을 송신하고 상기 메가셀로부터의 신호들을 수신하는 로직을 포함하고, 상기 로직은 상기 일반 동작 중에는 상기 메가셀의 상기 제1입력으로 신호를 인가하며, 상기 IC는 일반 동작 중에는 상기 IC의 각각의 핀을 경유하여 상기 로직으로 입력으로서 제공되거나 상기 로직으로부터 출력으로 제공되는 다수의 신호들을 구비하는 IC 내의 상기 메가셀을 테스트하는 방법에 있어서,
    상기 IC를 소정의 메가 셀 테스트 모드에 진입하게 하여 상기 IC가 일반 동작 모드에서 더 이상 동작하지 않도록 하기 위하여 직렬 명령을 JTAG입력 핀을 경유하여 상기 집적 회로에 인가하는 단계;
    상기 로직으로부터의 상기 다수의 출력 신호들 중 적어도 하나를 상기 IC의 각각의 제1외부 핀으로 선택적으로 디스에이블하는 단계;
    상기 메가셀로부터 상기 테스트 출력 신호를 상기 IC의 상기 각각의 제1외부 핀으로 선택적으로 전달하는 단계;
    상기 로직으로부터의 상기 신호를 상기 메가셀의 제1입력으로 선택적으로 디스에이블하고, 상기 메가셀이 테스트 동작을 수행하도록 하기 위해 상기 IC의 제2외부 핀을 경유하여 테스트 입력 신호를 상기 메가셀의 제1입력으로 인가하는 단계;
    상기 테스트 동작 중에는 상기 IC의 제3외부 핀으로부터의 신호를 상기 메가셀의 상기 제2입력으로 선택적으로 전달하고, 상기 일반 동작 중에는 상기 메가셀의 상기 제2입력을 소정의 고정 로직 레벨로 선택적으로 유지하는 단계; 및
    상기 테스트 동작 중에는 상기 IC의 각각의 제1핀에서 상기 메가셀로부터의 테스트 출력 신호를 모니터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 집적 회로(IC) 내부에 회로의 내장된 성분으로서 메가 셀을 갖는 상기 IC내부의 메가셀을 테스트하는 시스템으로서, 상기 메가 셀은 상기 IC의 일반 동작 중에는 상기 IC의 외부 핀들과 어떠한 연결점도갖지 않는 적어도 하나의 제1, 제2입력들 및 적어도 하나의 출력을 갖고, 상기 IC는 로직을 더 포함하고, 상기 IC는 상기 IC의 일반 동작 중에는 IC의 각각의 외부 핀들에 정상 입력 신호들로서 상기 로직으로 제공되고, 상기 로직으로부터 정상 출력 신호들로서 제공되는 다수의 신호들을 갖고, JTAG경계 스캔 테스팅 회로를 더 구비하는 상기 IC 내의 상기 메가셀을 테스트하는 시스템에 있어서,
    JTAG입력 핀으로서, 직렬 명령이 상기 JTAG입력 핀으로 인가되어 상기 경계 스캔 테스팅 회로와 통신되며, 상기 경계 스캔 테스팅 회로는 직렬 명령에 응답하여 상기 IC가 소정의 메가셀 테스트 동작 모드, 경계 스캔 테스트 동작 모드 또는 일반 동작 모드 중 하나로 동작하도록 하는 상기 JTAG입력 핀;
    상기 IC가 상기 일반 동작 모드에서 동작할 때 상기 로직과 서로 연결되는 상기 IC의 제1신호 핀;
    상기 제1핀으로부터 상기 메가셀의 상기 제1입력으로의 제1선택적인 전기적 경로로서, 상기 IC가 상기 메가셀 테스트 동작 모드에 있을 때 상기 제1핀으로 인가되는 테스트 입력 신호는 상기 선택적인 전기적 경로를 경유하여 상기 메가셀과 통신하고 결과적으로 상기 메가셀이 테스트 동작을 수행하고 테스트 출력 신호를 생성하도록 자극하며, 상기 IC가 상기 일반 동작 모드에서 동작할 때 상기 선택적인 전기적 경로는 차단되어 상기 메가셀의 제1입력이 소정의 고정된 로직 레벨이 되도록 강요하는 상기 제1선택적인 전기적 경로;
    상기 IC의 제2핀;
    상기 IC의 상기 제2핀과 상기 메가셀의 상기 제2입력 사이에 연결되는 제2선택 회로로서, 상기 IC가 메가셀 테스트 동작 모드에 있을 때, 상기 제2핀으로부터 상기 메가셀의 상기 제2입력으로의 경로를 제공하고, 상기 IC가 상기 정상동작 모드에 있을 때 상기 로직으로부터의 경로를 제공하는 상기 제2선택 회로;
    상기 IC의 제3핀; 및
    상기 메가셀로부터 상기 테스트 출력 신호를 수신하고, 상기 로직으로부터 상기 다수의 출력 신호들 중 하나를 수신하고, 상기 경계 스캔 테스트 회로로부터 신호를 수신하며, 상기 IC의 상기 제3핀과 결합되는 선택 회로로서, 선택된 출력 신호를 상기 IC의 상기 제3핀으로 제공하고, 상기 선택된 출력 신호는 상기 JTAG입력 핀으로 상기 직렬 명령이 인가되어 상기 IC가 상기 테스트 동작 모드에 있을 때 상기 테스트 출력 신호가 되고, 상기 선택된 출력 신호는 상기 IC가 상기 일반 동작 모드에 있을 때 상기 로직으로부터의 상기 출력 신호들 중 하나가 되고, 상기 선택된 출력 신호는, 상기 IC가 상기 경계 스캔 테스트 동작 모드에 있을 때 상기 경계 스캔 테스트 회로로부터의 경계 스캔 테스트 신호가 되는 상기 선택 회로를 구비하는 것을 특징으로 하는 시스템.
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