JPH11506833A - Ｊｔａｇを用してａｓｉｃ内のメガセルを試験する方法と装置 - Google Patents

Abstract

(57)【要約】 集積回路チップ内に含まれ、埋込みＩ／Ｏ付きで、販売業者提供のメガセル（４２０）に試験用入出力を供給するのに、特別に修正したＪＴＡＧ試験回路を使う。命令レジスタ内のＪＴＡＧ命令に呼応して、ＪＴＡＧ境界走査出力とメガセル（４２０）回路の試験出力のどちらか一方を選択するのに、マルチプレクサ（４６０）または類似の回路を使う。更に、メガセルの埋込み入力への入力として入力ピンと通常の回路のいずれか一方を選択するのに、マルチプレクサ（４４０）または類似の回路を使う。更に、特別のＪＴＡＧ試験モードにあるとき、通常ハイかローのいずれかに結んであるメガセルの試験入力を、入力ピンにより制御することができるように、ＡＮＤゲート（４５５）またはＯＲゲート（４５７）を使う。このようにして、メガセル回路の試験用入力または出力としてだけ機能する入力ピンかつまたは出力ピンを追加する必要なくして、メガセル回路の試験入力に加えられた試験ベクトルが、集積回路の出力に供給されるメガセル回路の試験出力となる。

Description

【発明の詳細な説明】 ＪＴＡＧを用してＡＳＩＣ内のメガセルを試験する方法と装置 発明の背景 発明の分野 本発明は集積回路の試験の改良に関するものである。特に本発明は、応用仕様 の集積回路「ＡＳＩＣ」内のメガセルを試験する方法と装置とに関するものであ る。関連技術の説明 回路設計がますます複雑になり、かつ集積回路の実装技術が新しくなるにつれ て、集積回路と印刷回路基板の試験に関する問題も非常に増えている。ディジタ ルハードウェアをソフトウェアで試験するやり方は常に改良が進んでいるが、回 路が複雑になると、試験のことを考えて部品を設計しなければ、試験するのが更 に困難になっている。 顕著な注目を浴びた回路試験方法のひとつとして、国際合同試験作業部会（th e International Joint Tests Action Group＝ＪＴＡＧ）によりつくられた、Ｉ ＥＥＥ １１４９．１境界走査標準(Boundary-Scanned Standard)がある（参考 文献としてここに組入れる）。この標準のひとつの実行方法は、シフトレジスタ 要素をひなぎくの花輪状につくって、集積回路部品の周囲に径路を形成すること によって、直列境界走査試験用に部品（たとえば集積回路）を設計することであ る。直列試験の後にある考え方は多数の集積回路部品の中を通って直列データを シフトすることである。直列データは既知の回路の入力に加えられて、回路機能 によって決定される影響を出力に与える。マスター試験回路は戻ってきたデータ を期待した結果（すなわち、既知の回路の機能に依存した結果）と比較する。言 い換えると、もし回路が正しく機能していれば、試験されている回路に加えられ た直列データ入力は既知の出力を生じる。もしマスター試験回路に戻ってきたデ ータ流れが期待に反していたら、回路は不良であることが試験回路によって検出 される。データ流れの変化を注意深く分析すれば（ソフトウェアの制御下で）、 回路内のどんな不良も分離することができるであろう。 部品の境界走査試験について今簡単に説明したが、これはＡＳＩＣのような超 大規模集積回路（ＶＬＳＩ）の試験に拡張することもできる。ＡＳＩＣ回路には 、通常ＩＣパッケージに付いている出力ピンからはアクセスすることができない ような内部論理回路が含まれる。このようなＡＳＩＣ内の内部論理回路は通常定 められた入力と出力とを有するモジュールとして販売業者から供給され、一般に メガセルと呼ばれている。ある種の回路基板では、ＡＳＩＣ内にある販売業者供 給のメガセル用の試験入出力がＩＣパッケージの特別なピンに接続されているの で、試験の目的でＩＣパッケージ上の外部ピンを経由して製造者はメガセルにア クセスすることができる。しかしながら、セルの試験をするのに必要とされる特 別のピンは、通常、ＩＣの正規の動作中役に立たない。そのうえ、試験用ピンを 追加すると、ピンの数が増すので、製造者は時々ＩＣパッケージをもっと大きく して、次のもっと大きな寸法のダイとおよびパッケージを使うことが要求される 。したがって、ＩＣパッケージはもっと大きな印刷回路基板を必要とするし、大 きな寸法のダイは一般により高価であるから、コストがかさむようになる。 また、標準ＪＴＡＧ仕様によれば、ＡＳＩＣ内のメガセルは内部でＪＴＡＧセ ルに囲まれるようにすることができる。しかしこの試験方法を使うと、販売業者 が通常自分達の供給したメガセルを試験する方法と適合性がない。すなわち、メ ガセルの販売業者は一般に自分達のメガセルの標準的な試験方法を持っている。 メガセルを試験するために販売業者により提供される標準試験ベクトルと試験方 法は、彼等のメガセルを試験するときに替わりのピンの注文を受入れるだけ柔軟 であるが、標準試験の機能を変えるのは販売業者にとってコスト的に受入れられ ないのである。たとえば、販売業者の標準試験をＪＴＡＧポートを介して直列に ロードして、メガセルに並列に加えることはできようが、ＪＴＡＧチェーンの長 さの２倍を試験時間に掛けることになろうから、これはコスト的に受入れられな いだろう。 発明の要約 本発明の一態様によれば、ＪＴＡＧインタフェイスを用いて顧客用ＪＴＡＧ命 令をロードする。すると、ＡＳＩＣ内の販売業者供給のメガセル用の試験入出力 が、正規の信号の代わりに出力ピンにもたらされる。ここで正規の信号とは、Ａ ＳＩＣの製造者が自分のチップレベルでそのＡＳＩＣを試験する際に、出力ピン に供給されるものである。したがって、セルを試験するのに特別のピンは必要な い。こうしてピンが節約されて、製造者が試験用ピンを追加したために次のもっ と大きい寸法のダイとパッケージを使わなければならないという事態が回避され る。したがって、印刷回路基板の面積も減り、ダイサイズが小さい方が一般に値 段が安いから、コストが下がる。ＪＴＡＧインタフェイスにとって、それが意図 されたような（すなわち、試験機に対する唯一のインタフェイスとして）使われ 方ではない。替わりに、新しいピンを追加せずに、販売業者の標準メガセル試験 を行うことができる試験モードにＡＳＩＣを置くのに利用されている。 ある態様によれば、本発明はＪＴＡＧ試験能力を有する集積回路（ＩＣ）パッ ケージ上の外部ピンの数を減らすシステムが提供される。このシステムにはＩＣ パッケージ内に形成された顧客用に設計されたディジタル論理回路が含まれる。 顧客用に設計されたディジタル論理回路は入力と出力とを有している。本システ ムは更にＩＣパッケージ内に形成された独立の機能を有する標準化されたメガセ ルモジュールを含み、メガセルモジュールは顧客向けに設計されたディジタル論 理回路と通信して、一緒になって働くために、ＩＣパッケージの中に組込まれて いる。メガセルモジュールには、メガセルモジュールの機能を試験するのに使わ れる試験用入力と試験用出力とがある。システムにはまた出力を有するＪＴＡＧ 境界走査データ試験レジスタが含まれ、このレジスタはＩＣパッケージの入力と 出力の完全性を試験するために使う試験ベクトルを記憶する。更に、システムは 第１の選択回路を含み、その第１の入力はデータ試験レジスタの出力のうち少な くとも１個と、メガセルモジュールの試験出力のうち少なくとも１個とに接続さ れている。ここで第１の選択回路は更に第１の選択入力を受信して、第１の入力 のうちの一方を第１の選択入力に基づく出力として供給する。更に第２の選択回 路が含まれ、その第２の入力は第１の選択回路の出力と、顧客向けに設計された ディジタル論理回路の出力のうち少なくとも１個とに接続されている。ここで第 ２の選択回路は更に第２の選択入力を受信して、第２の選択入力に基づく出力と して第２の入力のうちの一方を供給する。本発明のシステムには更にＪＴＡＧ命 令レジスタが含まれる。このレジスタは命令ビットを記憶し、命令ビットは第１ の選択回路に供給する第１の選択入力と、第２の選択回路に供給する第２の選択 入力とを決めるのに使われる。最後に、本システムには第２の選択回路の出力と して接続されている複数個の外部ピンが含まれている。その結果、命令レジスタ の設定によって、第１と第２の選択回路がメガセルモジュールの試験用入力と出 力とを外部ピンまで伝達するとき、メガセルモジュールの試験用出力が外部ピン 上に現われる。 別の態様によれば、本発明はメガセルを有する集積回路内のメガセルを、集積 回路内の一集積部分回路として試験する方法である。メガセルは集積回路の動作 中に集積回路の外部と接続しない少なくとも１個の試験出力信号を有する。集積 回路は集積回路の動作中に、集積回路のそれぞれのピンに出力として供給される 複数個の信号を有する。本方法は、集積回路をあらかじめ定めた試験モードに置 くために、直列命令をＪＴＡＧ入力ピンを経由して集積回路に加えることと、集 積回路のそれぞれの第１のピンから供給される複数個の出力信号のうちの１個を 選択的にディスエーブルにすることと、メガセルから供給される試験用出力をデ ィスエーブルになった出力信号のそれぞれの第１のピンに選択的に送ることと、 集積回路の第２のピンを経由してメガセルに試験用入力を加え、メガセルに試験 動作を開始させることと、メガセルの試験出力を集積回路のそれぞれの第１のピ ンで監視することとを含む。 図面の簡単な説明 図１はＪＴＡＧ試験回路の構成を示す、概略ブロック図である。 図２はＩＣの外部ピンに接続されている試験用入出力端子付きのメガセルを有 するＩＣ回路を示す、概略ブロック図である。 図３はＪＴＡＧ試験回路を制御するのに用いられるＴＡＰコントローラ回路の 動作を示す、状態図である。 図４は内部のメガセルを外部ピンに接続する改良されたＪＴＡＧ試験回路を示 す、概略ブロック図である。 発明の詳細な説明 図１はＪＴＡＧ ＩＥＥＥ １１４９．１ひなぎくの花輪式境界走査直列試験 システム(daisy-chain boundary-scan serial testing system)を用いた試験用 に構成された、集積回路（ＩＣ）チップ１００を示す概略ブロック図である。図 １に例示したＪＴＡＧシステムはマスタパターン発生器／比較器１０２を含み、 １０２は線１０５を介してデータ／命令信号を、線１０７を介してモード信号を 、そして線１０９を介してクロック信号を出力する。従来の用語に従えば、デー タ／命令線１０５はＴＤＩ信号線ともいわれ、モード信号線１０７はＴＭＳ信号 線ともいわれ、クロック信号線はＴＣＫ信号線ともいわれることを理解していた だきたい。パターン発生器／比較器１０２の出力線１０５，１０７，１０９はＩ Ｃ１００から出ている外部入力ピンにつながっていて、ＩＣ１００の中にあるＴ ＡＰコントローラ状態マシン１１０が線１０５，１０７，１０９を経由して信号 を受信するようになっている。 ＴＡＰコントローラ状態マシン１１０は直列データ線１１７とクロックイネー ブル線１１９を経由して、データシフトレジスタ１１５につながっている。ＴＡ Ｐコントローラ状態マシン１１０は更に直列命令線１２２とクロックイネーブル 線１２４を介して命令シフトレジスタ１２０につながっている。ここで注意すべ きことは、通常、ＴＤＩ線１０５、直列データ線１１７、直列命令線１２２は共 通の節に接続されていて、これらの線１０５，１１７，１２２が運ぶのはデータ とみるか、命令とみるか、または両方とみるかという点においてのみ違いがある ということである。 データシフトレジスタ１１５はラッチデータレジスタ１３０と並列に接続され ており、他方命令シフトレジスタ１２０はラッチ命令レジスタ１４０と並列に接 続されている。ラッチデータレジスタ１３０の中の各ビットの記憶場所はＩＣ１ ００の中のマルチプレクサの第１の入力に接続されている。たとえば、図１に示 すように、ラッチデータレジスタ１３０の記憶場所のうちの１個は線１４７を経 由して２：１マルチプレクサ１４５の第１の入力に接続されている。同様に、ラ ッチデータレジスタ１３０の各記憶場所はＩＣ１００の中にあるマルチプレクサ の入力に接続されているのであるが、図示を簡略化するために、図１では、ラッ チデータレジスタ１３０と接続されているものとして１個のマルチプレクサ１４ ５だけを示してある。 ラッチ命令レジスタ１４０はデコーダ１５０と並列につながっていて、デコー ダ１５０はラッチ命令レジスタ１４０に記憶されている命令を解読するのに使わ れる。デコーダ１５０はＩＣ１００内のＪＴＡＧマルチプレクサの各々に選択出 力を提供する（すなわち、マルチプレクサはＪＴＡＧ強制出力レベルを提供する のに使われる）。しかしこの場合もまた簡略な図示のために、図１では、デコー ダ１５０は線１５２を経由してマルチプレクサ１４５に１個の選択出力だけを提 供するように示してある。 マルチプレクサ１４５の第２の入力は線１６２を経由してＩＣ１００内の通常 の集積回路１６０につながっている。ＩＣ１００内の通常の集積回路１６０は、 ＩＣ１００が通常の働きをしている間（すなわち、ＩＣ１００が試験中でないと き）に実行する特定の機能を果たす。マルチプレクサ１４５の出力は線１６５を 経由してＩＣ１００の表面の出力ピンにつながっている。 データシフトレジスタ１１５と命令シフトレジスタ１２０はそれぞれ、２対１ マルチプレクサ１７０の第１と第２の入力として、直列データ線１７２と直列命 令線１７４に出力を提供し、マルチプレクサ１７０は直列データ戻り線１７５を 経由してパターン発生器／比較器１０２に出力を提供する。 動作時に、パターン発生器／比較器１０２はデータとまたは命令（通常、試験 ベクトルと呼ばれる）のパターンを発生し、これらが線１０５を介してＴＡＰコ ントローラ状態マシン１１０に直列に送られる。パターン発生器／比較器１０２ はまた線１０７，１０９を介してそれぞれモード信号とクロック信号とをＴＡＰ コントローラ状態マシン１１０に提供する。図３を参照しながら後でもっと詳し く説明するが、ＴＡＰコントローラ状態マシン１１０はモード信号とクロック信 号とに応答して、線１０５上に提供されたデータまたは命令をデータシフトレジ スタ１１５（すなわち、線１０５にデータが提供されているとき）、または命令 シフトレジスタ１２０（すなわち、線１０５に命令が提供されているとき）のい ずれかにシフトさせる。データシフトレジスタ１５０にシフトしたデータと、命 令シフトレジスタ１２０にシフトした命令とは、ＴＡＰコントローラ状態マシン １１０の制御下で、それぞれのシフトレジスタ１１５，１２０に直列にクロック 入力される。したがって、たとえばもし７０個のデータビットがデータシフトレ ジスタ１１５にシフトされ、かつ３０個の命令ビットが命令シフトレジスタ１２ ０にシフトされるのであれば、各データビットと命令ビットをそれぞれのシフト レジスタにシフトするのに、合計１００個のクロックサイクルを要するであろう 。後でもっと詳しく説明するが、もち論、パターン発生器／比較器１０２からデ ータをＴＡＰコントローラ状態マシン１１０に転送して、ＴＡＰコントローラ状 態マシン１１０のモードを変更するには更にクロックサイクルを要することにな るであろう。その結果、ＴＡＰコントローラ状態マシン１１０はクロックイネー ブル線１１９，１２４上に適当な制御信号を提供する。 ＩＣ１００の指定した入力と出力を試験するための適当なデータがいったんシ フトレジスタ１１５，１２０にシフト入力すると、シフトレジスタ１１５と１２ ０はシフトレジスタ１１５，１２０に含まれるデータと命令をそれぞれのラッチ レジスタ１３０，１４０に並列に送ってラッチする。レジスタ１４０にラッチさ れた命令はデコーダ１５０により解読されて、ＩＣ１００の中の他の任意のＪＴ ＡＧマルチプレクサ（図示せず）と同様、マルチプレクサ１４５の適当な出力を 選択する。簡単に前述したように、各ＪＴＡＧマルチプレクサ（例えば図１に示 したマルチプレクサ１４５）は、ラッチデータレジスタ１３０に接続されている ＪＴＡＧ入力を受信する。すなわち、例えば、マルチプレクサ１４５は線１５２ を経由してデコーダ１５０によりイネーブルとなり、レジスタ１３０内のある記 憶場所に接続されている入力１４７を選択する。その結果、マルチプレクサ１４ ５の出力１６５はレジスタ１３０に記憶されていたビット値になる。このように して、線１６５に接続されているＩＣ１００の出力の欠陥試験をすることができ る。例えば、もし線１４７を経由してマルチプレクサ１４５に接続されている記 憶場所が高電圧レベルのビット（すなわち、ディジタル１に相当する）を含んで いるならば、マルチプレクサ１４５の出力は線１６５を経由して、ＩＣ１００の 出力ピンにおいてディジタル１であると検出されなければならない。もしこの出 力ピンがディジタル１を発生しなかったならば、ＩＣ１００は不良であると指定 するために、ＩＣ１００に接続されている試験回路は誤りを記録するだろう。こ の試験は、パターン発生器／比較器１０２によりロードされた命令に応じて、デ コーダ１５０により指定された入力と出力の各々について行われる。 図１には示してないが、パターン発生器／比較器１０２が一度に多数のＩＣに データと命令をシフトすることができるように、多数のＩＣをひなぎくの花輪の 形状に直列に接続してもよいことはもち論理解されよう。したがって、ＩＣ１０ ０に含まれるマルチプレクサ１７０はＴＡＰコントローラ状態マシン１１０の制 御下で、線１７２または１７４を経由してレジスタ１１５を通ってきたデータ、 またはレジスタ１２０を通ってきた命令を選択的にシフト出力する。最後に、最 後のＩＣから出力されたデータは直列戻り線１７５を経由して、パターン発生器 ／比較器１０２に戻される。 図２は通常の集積回路２２０に加えて、販売業者供給のメガセル２１０を含む ＩＣ２００を示した、概略ブロック図である。メガセル２１０はＩＣ２００内の 機能性ユニットとして働らくもので、これは線２２５を経由して通常の回路２２ ０から入力を受信すると共に、通常の回路２２０への入力を提供する。 販売業者が供給するメガセル２１０が通常の回路２２０と違う点は、販売業者 が供給するメガセル２１０は販売業者により提供される標準化された構造と機能 を有するが、通常の回路はＡＳＩＣの設計者により顧客向けに設計されているこ とである。したがって、メガセルモジュールは独立の機能を持っている（すなわ ち、メガセルは周辺回路の構成がいろいろ異なっても同じ機能を果たすような使 い方ができよう。その結果、この機能はＩＣ２００内の他の回路からは実質的に 独立している）。更に、ＩＣ２００全体を試験するのに用いるのとは別の試験ベ クトルの個別のセットが、通常メガセル２１０の機能を個別に試験するのに用い られる。 次に、たとえば、ＡＳＩＣの設計者はＡＳＩＣ設計の一部として、ＵＡＲＴＳ 、位相ロックループなどのような標準的な機能を有する論理ブロックを用いる。 ＡＳＩＣの販売業者はこれらの標準的な機能を有する論理ブロックを供給し、Ａ ＳＩＣの設計者がそれらを顧客のＡＳＩＣに組込む。これらの標準的な機能を有 するブロックはメガセルと呼ばれ、メガセルの販売業者が通常供給する試験ベク トルが、チップ工場において製造プロセス中に、ＡＳＩＣ内のメガセルを試験す るのに使われる。通常、ＡＳＩＣはユニット全体として試験することができるが 、もしユニット全体の中に不良が発見されたなら、その不良がＡＳＩＣ設計者に よ り構造が提供された顧客用回路のせいなのか、それともセルの販売業者が提供し たメガセル回路のせいなのを判断するのは困難であろう。この理由のために、メ ガセルはセルの販売業者が提供する試験ベクトルを使って、独立に試験される。 そのうえ、この試験は販売業者が提供する試験により行われるであろうから、Ａ ＳＩＣの設計者がメガセルの試験に消耗的な努力を払う必要はない。 しかしながら、図２に示すように、メガセル２１０のようなメガセルを試験す るために、メガセル２１０の出力はＡＳＩＣ２００の外側面に多数の出力ピン２ ３５を必要とする。販売業者が供給する試験ベクトルは試験入力２３０に加えら れ、その結果試験出力２３５に現われるパターンが測定されて、メガセルが正し く機能しているかどうかが判断される。メガセルの機能試験は通常チップ工場で （すなわち、製造後の試験として）行われるが、チップが正常の動作で使用され た後は必要ない。すなわち、正常の動作中の回路にＩＣ２００が組込まれている とき、動作用の入出力２４０のみが使われるであろう。したがって、ＩＣ２００ が正常の動作中には出力ピン２３５は不要である。後で図４を参照しながらもっ と詳しく説明するが、本発明によれば、メガセル回路を組込んだＩＣパッケージ の出力ピンの数を減らすことができる。本発明がもたらす節約は、もっとコスト 面で効率的な（すなわちもっと小さな）ダイの寸法とＩＣパッケージとを使うこ とができるために、重要な意義を有するであろう（たとえば、１〜２ダースくら いのピンが除去できるであろう）。 図３はモード線とクロック線１０７，１０９上に供給された制御信号に応じて 、ＴＡＰコントローラ１１０が行う動作を示す状態図である。ＴＡＰコントロー ラ状態マシン１１０はアイドル状態３００で始まるが、この状態は走査動作間の コントローラの状態を構成する。いったん始まると、ＴＡＰコントローラ１１０ はＴＭＳがローに保たれている限り、アイドル状態３００に留まっている。アイ ドル状態３００では、当業者にはよく理解されることだが、ある命令が存在して いるときのみ、選択された試験論理においてアクティビィティが生じる。ＴＡＰ コントローラのアイドル状態３００において実行されない命令が命令レジスタ１ ４０にロードされるが、それに対して、現在の命令により選択された試験データ レジスタはすべて、それぞれ前の状態（すなわちアイドル）に留まる。また、Ｔ Ａ Ｐコントローラ１１０がアイドル状態３００にある間、命令レジスタ１４０にロ ードされた命令は変わらない。 ＴＭＳ（線１０７で送られるモード信号）がハイで、ＴＣＫ信号（線１０９で 送られるクロック）に立上りエッジが加えられると、ＴＡＰコントローラ１１０ は選択データレジスタ走査状態３０５に移る。選択データレジスタ走査状態３０ ５は、現在の命令によって選択されたすべての試験データレジスタが前の状態を 保持するという、一時的なコントローラの状態である。もし立上りエッジがＴＣ Ｋに加えられている間ＴＭＳがローに保たれていれば、ＴＡＰコントローラ１１ ０は捕獲データレジスタ状態３１５に遷移する。他方、もしＴＭＳがハイに保た れていて、立上りエッジがＴＣＫに加えられれば、ＴＡＰコントローラ状態マシ ン１１０は選択命令レジスタ走査状態３１０に遷移する。 もしＴＡＰコントローラ状態マシン１１０が捕獲データレジスタ状態３１５に 遷移したならば、この状態において、ＴＣＫの立上りエッジ時にデータをシフト データレジスタ１１５からデータレジスタ１３０に並列ロードしてもよい。もし ＪＴＡＧ試験回路が並列ロードされるデータレジスタ１３０を有してなかったな らば、もしくは選択された試験に捕獲が要求されてなかったならば、データレジ スタは以前の状態のままで変わらない。また、ＴＡＰコントローラ状態マシン１ １０が捕獲データレジスタ状態３１５にある間、命令レジスタ１４０，１２０内 に記憶されているビットはそのままで変わらない。ＴＭＳがローに保たれて立上 りエッジがＴＣＫに加えられている間、ＴＡＰコントローラ１１０が捕獲データ レジスタ状態３１５にある場合、コントローラはシフトデータレジスタ状態３２ ０に入る。しかし、もし立上りエッジがＴＣＫに加えられている間、ＴＭＳがハ イに保たれていれば、ＴＡＰコントローラ状態マシン１１０は捕獲データレジス タ状態３１５から直接出口データレジスタ状態３２５へと遷移する。シフトデー タレジスタ状態３２０のとき、線１０５上で送られたデータは線１１７を経由し てデータシフトレジスタ１１５にシフトする。ＴＭＳがローに保たれている間、 ＴＣＫに立上りエッジが加えられる度毎に、線１１７を介してデータシフトレジ スタ１１５にシフト入力するデータのビットが追加される。ＴＭＳがローに保た れている限り、ＴＡＰコントローラ１１０はシフトデータレジスタ状態３２０を 継続する。したがって、状態３２０でＴＭＳがローに保たれている間、あらかじ め特定化した試験ベクトルをシフトレジスタ１１５にロードするのに必要な数の データビットが、レジスタ１１５にシフトする。 ＴＡＰコントローラ１１０がシフトデータレジスタ状態３２０にあって、ＴＭ Ｓがハイに保たれている間に立上りエッジがＴＣＫに加えられると、ＴＡＰコン トローラ状態マシン１１０は出口データレジスタ状態３２５に入る。出口データ レジスタ状態３２５は一時的なコントローラの状態である。もしＴＭＳがハイに 保たれていれば、ＴＣＫに立上りエッジが加えられると、ＴＣＫコントローラ１ １０は更新データレジスタ状態３４０に入る。他方もし立上りエッジがＴＣＫに 加えられている間、ＴＭＳがローに保たれていれば、ＴＡＰコントローラ１１０ は休止データレジスタ状態３３０に入る。ポーズデータレジスタ状態３３０にな ると、試験データレジスタ３１５のシフトを一時的に停止することができる。Ｔ ＭＳがローに保たれている間、ＴＡＰコントローラ１１０は休止データレジスタ 状態３３０に留まる。ＴＭＳがハイに保たれていて、立上りエッジがＴＣＫに加 えられると、ＴＡＰコントローラ状態マシン１１０は出口２データレジスタ状態 ３３５に入る。これも一時的なコントローラの状態である。もしＴＭＳがローに 保たれている間に立上りエッジがＴＣＫに加えられれば、ＴＡＰコントローラ状 態マシン１１０はシフトデータレジスタ状態３２０に戻る。しかし、立上りエッ ジがＴＣＫに加えられている間ＴＭＳがハイに保たれていれば、ＴＡＰコントロ ーラ状態マシン１１０は出口２データレジスタ状態３３５から更新データレジス タ状態３４０に遷移する。図１に示すように、シフトデータレジスタ１１５はラ ッチされた並列出力を含んでおり、命令レジスタ１４０に関するある命令に応じ て、データが関連するシフトレジスタ径路１１５をシフト中に、データレジスタ １３０のデータが変わるのを防止している。次に、更新データレジスタ状態３４ ０において、ＴＣＫの立下りエッジ時に、データはシフトレジスタ１１５からシ フトレジスタ１１５の並列出力に現われて、ラッチされる。こうして、このデー タはラッチデータレジスタに記憶され、その結果、自己試験の実行中（たとえば 、設計仕様の公開命令に応じたアイドル状態の期間）に動作が要求されなければ 、レジスタ１３０の中のデータは更新データレジスタ状態以外では変わらない。 状 態３０５−３３５の各々に関して、命令シフトレジスタ１２０と命令ラッチデー タレジスタ１４０に記憶された命令は、ＴＡＰコントローラ１１０が更新データ レジスタ状態３４０にある間変わらない。ＴＡＰコントローラが更新データレジ スタ状態にあって、立上りエッジがＴＣＫに加えられると、ＴＭＳがハイに保た れていれば、ＴＡＰコントローラ１１０は選択データレジスタ走査状態３０５に 入り、ＴＭＳがローに保たれていれば、アイドル状態３００に入る。 もしＴＡＰコントローラ状態マシン１１０が選択データレジスタ状態３０５に ある間に、ＴＭＳがハイに保たれていて立上りエッジがＴＣＫに加えられたなら ば、ＴＡＰコントローラ状態マシン１１０は選択命令レジスタ走査状態３１０に 遷移する。 もしＴＡＰコントローラ状態マシン１１０が捕獲命令レジスタ状態３４５に遷 移したならば、この状態において、ＴＣＫの立上りエッジ時に命令をシフト命令 レジスタ１２０から命令レジスタ１４０に並列ロードすることができる。もしＪ ＴＡＧ試験回路に並列ロードされる命令レジスタ１４０が含まれていなかったな らば、もしくは選択された試験に対して捕獲が要求されてなかったならば、命令 シフトレジスタ１２０は変わらないで前の状態を保つ。また、ＴＡＰコントロー ラ状態マシン１１０が捕獲命令レジスタ状態３４５にある間、データレジスタ１ ３０，１１５の中に記憶されていたビットは変わらないで保持される。ＴＭＳが ローに保たれていて立上りエッジがＴＣＫに加えられている間、ＴＡＰコントロ ーラ１１０が捕獲命令レジスタ状態３４５にあるとき、コントローラはシフト命 令レジスタ状態３５０に入る。しかし、もし立上りエッジがＴＣＫに加えられて いる間ＴＭＳがハイに保たれていれば、ＴＡＰコントローラ状態マシン１１０は 捕獲命令レジスタ状態３４５から直接出口命令レジスタ状態３５５に遷移する。 シフト命令レジスタ状態３５０のとき、線１０５を介して送られた命令は線１２ ２を経由して命令シフトレジスタ１２０にシフトする。ＴＭＳがローに保たれて いる間ＴＣＫに立上りエッジが加えられる度に、線１２２を経由して命令の追加 ビットが命令シフトレジスタ１２０にシフト入力する。ＴＭＳがローに保たれて いる限り、ＴＡＰコントローラ１１０はシフト命令レジスタ状態３５０を続ける 。したがって、状態３５０においてＴＭＳがローに保たれている間、あらかじめ 特 定した命令ベクトルをシフトレジスタ１２０にロードするのに必要な数の命令ビ ットが、レジスタ１２０にシフト入力する。 ＴＡＰコントローラ１１０がシフト命令レジスタ状態３５０にあって、ＴＭＳ がハイに保たれている間に立上りエッジがＴＣＫに加えられたとき、ＴＡＰコン トローラ状態マシン１１０は出口命令レジスタ状態３５５に入る。出口命令レジ スタ状態３５５は一時的なコントローラ状態である。もしＴＭＳがハイに保たれ ていて、立上りエッジがＴＣＫに加えられると、ＴＡＰコントローラ１１０は更 新命令レジスタ状態３７０に入る。他方もし立上りエッジがＴＣＫに加えられて いる間ＴＭＳがローに保たれているならば、ＴＡＰコントローラ１１０は休止命 令レジスタ状態３６０に入る。 休止命令レジスタ状態３６０になると、試験命令レジスタ３４５のシフトは一 時的に停止することができる。ＴＭＳがローに保たれている間、ＴＡＰコントロ ーラ１１０は休止命令レジスタ状態３６０に留まる。ＴＭＳがハイに保たれてい て立上りエッジがＴＣＫに加えられたとき、ＴＡＰコントローラ状態マシン１１ ０は出口２命令レジスタ状態３６５に入る。これもまた一時的なコントローラの 状態である。もしＴＭＳがローに保たれている間に立上りエッジがＴＣＫに加え られたならば、ＴＡＰコントローラ状態マシン１１０はシフト命令レジスタ状態 ３５０に戻る。しかし、立上りエッジがＴＣＫに加えられている間ＴＭＳがハイ に保たれていれば、ＴＡＰコントローラ状態マシン１１０は出口２命令レジスタ 状態３６５から更新命令レジスタ状態３７０に遷移する。図１に示すように、シ フト命令レジスタ１２０はラッチされた並列出力を含み、命令レジスタ１４０に 関するある命令に応じて、命令が関連するシフトレジスタ径路をシフト中に、命 令レジスタ１４０内の命令が変化するのを防止する。次に、更新命令レジスタ状 態３７０において、ＴＣＫの立下りエッジ時に命令がシフトレジスタ１２０から シフトレジスタ１２０の並列出力に現われてラッチされる。こうして、これらの 命令はラッチ命令レジスタ１４０に記憶されるので、もし自己試験の実行中（た とえば、設計仕様の公開命令に応じたアイドル状態の間）に動作が要求されなけ れば、レジスタ１４０の中の命令は更新命令レジスタ状態以外には変わらない。 状態３１０と３４５−３６５の各々に関しては、データシフトレジスタ１１５と ラッチデータレジスタ１３０に記憶されたデータは、ＴＡＰコントローラ１１０ が更新命令レジスタ状態３７０にある間変わらない。ＴＡＰコントローラ１１０ が更新命令レジスタ状態３７０にあって、立上りエッジがＴＣＫに加えられたと き、もしＴＭＳがハイに保たれていればＴＡＰコントローラ１１０は選択データ レジスタ走査状態３０５に入り、もしＴＭＳがローに保たれていればアイドル状 態３００に入る。 選択命令レジスタ状態３１０において、もし立上りエッジがＴＣＫに加えられ ている間ＴＭＳがハイに保たれていれば、ＴＡＰコントローラ１１０は試験論理 リセット状態３４２に入る。ＴＡＰコントローラ状態マシン１１０が試験論理リ セット状態３４２に入ると、オンチップシステム論理の通常動作（すなわち、シ ステムピンを介して受信した信号に応じて）が妨害されないで継続することがで きるように、試験論理がディスエーブルになる。ＴＭＳがハイである間、ＴＡＰ コントローラ１１０は試験論理リセット状態３４２のままである。ＴＣＫに立上 りエッジが加えられている間ＴＭＳをローに保つことによって、ＴＡＰコントロ ーラ状態マシン１１０はアイドル状態３００に入るだろう。 図４はＩＣ４００の中の内部ＪＴＡＧ試験回路の例を示す概略ブロック図であ る。本発明を簡略化図示するために、ＴＡＧ状態コントローラ１１０、データと 命令シフトレジスタ１１５，１２０およびその他の関連するＪＴＡＧ回路は図４ に示してない。しかし、ＩＣ４００には前述したものと実質的に同じ働らきをす る前述のＪＴＡＧ回路が含まれることは、当業者に理解されよう。たとえばＩＣ ４００に含むことができる応用仕様集積回路（ＡＳＩＣ）が、ＡＳＩＣ設計者に より設計された顧客用ディジタル回路（図４で通常の回路４１０として示してあ る）と、ＡＳＩＣ設計者が顧客用ＡＳＩＣに組込むメガセル（図４でメガセル回 路４２０として示してある）のために販売業者が提供する構造とを含む。通常の 回路４１０は入出力線４２２を経由してメガセル回路４２０と通信する。例えば 、メガセル回路４２０は標準的な演算論理装置、マイクロプロセッサ、または標 準的な設計でＡＳＩＣ４００の中に独立のモジュールとして組込むことができる その他の回路を含んでもよい。 通常の回路４１０は線４３３，４３５を経由して、ピン４２３，４２５のよう な外部ピンから入力を受信する。通常の回路４１０は通常数ダースまたはときに は数百という入力を受けるであろうが、本発明をわかりやすく説明するために、 通常の回路４１０に接続する入力端子は４２３と４２５しか示してないことはも ち論理解されるであろう。通常の回路４１０は線４２２を経由してメガセル回路 ４２０に信号を出力するほかに、２対１マルチプレクサ４４０の第１の入力に接 続している線４３７を経由して、ある信号をメガセル回路４２０に出力すること もできる。マルチプレクサ４４０はそのほか、第２の入力４４７を経由して、外 部ピン４４５から入力信号を受信する。マルチプレクサ４４０の出力は図４に示 すように、線４４９を経由してメガセル４２０の入力に供給される。 マルチプレクサ４４０は線４５２を経由してデコーダ４５０から選択入力を受 信する。メガセル回路４２０はまたアンドゲート４５５とオアゲート４５７から 試験入力を受信する。メガセル回路４２０は通常いくつかの試験入力を含むであ ろうが、アンドゲート４５５とオアゲート４５７はメガセル回路４２０に入る試 験入力の２つの例として示してあるということは、もち論理解されよう。アンド ゲート４５５は線４５２を経由して第１の入力を、入力ピン４２３から線４３３ を経由して第２の入力を受信する。また、オアゲート４５７は線４５２を経由し て第１の反転入力を、入力ピン４２５から線４３５を経由して第２の入力を受信 する。図４には示さなかったが、ピン入力と出力のバッファは存在するものとし て想定してあるが、図示簡略化のために示してない。 通常の回路４１０は線４６２を経由してＪＴＡＧ出力マルチプレクサ４６０の 入力につながっている。ここでもまた、通常の回路４１０は通常数十ないし数百 の出力を含むであろうが、図示を簡略化するために、図４には出力４６２しか描 いてないことを理解していただきたい。２対１マルチプレクサ４６０の出力は線 ４６４を経由して外部ピンに供給されている。２対１マルチプレクサ４６０の選 択入力は線４６６を経由してデコーダ４５０により供給される。従来の回路によ れば、２対１マルチプレクサ４６０の第２の入力はラッチ境界走査レジスタに直 接接続されるだろうから、適切な選択信号が２対１マルチプレクサ４６０の入力 に供給されたときに、ＪＴＡＧ標準入力値によって出力端子４６５はＪＴＡＧビ ットに等しくなるだろう。しかし、本発明によれば、マルチプレクサ４６０の第 ２の入力もまた線４７２を介して２対１マルチプレクサ４７０を経由して、メガ セル回路４２０の出力を受信することができる。 明確に言うと、２対１マルチプレクサ４７０は線４７４を経由してメガセル回 路４２０から第１の入力を受信する。２対１マルチプレクサ４７０は更に、線４ ７６を経由して、ラッチ境界走査データレジスタ４８０から第２の入力を受信す る。最後に、２対１マルチプレクサ４７０は線４７８を経由して、デコーダ４５ ０から選択入力を受信する。デコーダ４５０はラッチ命令レジスタ４８４の中に 含まれる命令を解読する。 通常の動作（すなわち非試験）期間中、通常の回路４１０とメガセル回路４２ ０とは複数個の入力ピン（たとえば、入力ピン４２３，４２５，４４５）を経由 して入力を受信し、ＡＳＩＣ設計に従ってこれらの入力を処理して、複数個の出 力ピン（たとえば出力ピン４６５）に適当な出力値を供給する。通常の動作の間 、通常の回路４１０とメガセル回路４２０とは内部の回路径路（たとえば、回路 径路４２２，４３７，４４９および４７４）を経由して情報を交換しているので 、メガセル回路４２０は、ＡＳＩＣ４００の動作全体を支援するあらかじめ特定 された機能を果たすモジュールとして働く。 次に、ＡＳＩＣ内のメガセルの機能を試験するために、メガセルの販売業者に より供給された試験ベクトルを用いてチップ工場が独立にメガセル回路を試験す ることができるように、メガセルのある入力線と出力線をＡＳＩＣの外側ピンま で引っ張ることが通常必要である。もちろん前述のように、この結果、ＩＣの通 常の動作時に使わない多くの外側ピンがＩＣの表面に設けられる。このように、 本発明によれば、別の出力ピンをＡＳＩＣ４００に追加する必要なくして、メガ セル回路４２０をチップ工場で試験することができるように、ＡＳＩＣ４００に 設けられるＪＴＡＧ回路がメガセル回路４２０の出力径路を供給するように、特 別に修正される。 明確に述べると、もうひとつのマルチプレクサ４７０により、マルチプレクサ ４６０の第２の入力としてＪＴＡＧ出力とメガセル出力のどちらか一方を使うこ とが可能になる。どちらを使うかはデコーダ４５０から選択線４７８に送る信号 により決定される。次に、メガセル４２０の試験出力線４７４を外部ピンに直接 つながないで、ＪＴＡＧ標準境界走査出力か通常回路の出力値かのいずれかを出 力するのに用いるのと同じ出力線４６４を使って、メガセル回路４２０の試験信 号を出力することもできる。３種の出力（すなわち通常の回路４１０の出力、メ ガセル回路４２０の出力、またはラッチデータレジスタ４８０のＪＴＡＧ境界走 査出力）のうちの１個を線４６４に乗せる出力信号として選択するのは、デコー ダ４５０の制御下で調整され、それはラッチ命令レジスタ４８４に含まれる命令 によって決定される。次に、本発明の具体化に際して、追加の制御信号を供給す るために、ラッチ命令レジスタ４８４の中に追加の記憶場所または解読パターン が必要となるかもしれない。しかし、追加の制御情報を提供するのに予備の解読 状態を使うことができるように、ＪＴＡＧ試験回路内の現在の命令レジスタは通 常使用者が定義する。 本発明の方法に従ってメガセル回路４２０を試験するとき、試験ベクトル入力 （メガセルの販売業者により供給される）が選択された外部入力ピン（たとえば ピン４２３，４２５）に加えられる。線４５２上の信号がハイに保たれていると き、端子４２３，４２５に供給された試験ベクトル入力は、アンドゲート４５５ とオアゲート４５７を通ってメガセル回路４２０の試験入力に送られる。試験モ ードでなくて線４５２上の信号がローのとき、通常の動作中にメガセル回路４２ ０の試験入力が変化するのを防止するために、アンドゲート４５５とオアゲート ４５７の出力はそれぞれローとハイにセットされることは当業者に理解されるで あろう。入力端子４２３，４２５に加えられた標準試験ベクトル入力がメガセル 回路４２０の試験入力まで到達すると、メガセル回路４２０は試験ベクトル入力 に呼応して、多数の出力線を介して信号を出力する。図４では図示を簡略にする ために出力線４７４しか示してないが、メガセル回路４２０の機能的特性を完全 に試験するためには、複数の出力線が複数の２対１マルチプレクサ（マルチプレ クサ４７０のような）に供給されることが理解されよう。 試験ベクトル入力に呼応してメガセル回路４２０により出力された信号は、線 ４７４を介してマルチプレクサ４７０の第１の入力に供給される。メガセル試験 モードにあるとき、ラッチ命令レジスタ４８４は更に、デコーダ４５０に線４７ ８上の選択信号を出力させる命令ビットを含み、それによって線４７４上のメガ セル試験出力が選択される。次に、試験ベクトル入力に呼応してメガセル回路４ ２０の出力が、マルチプレクサ４７０の出力線４７２上に供給される。デコーダ ４５０は更にレジスタ４８４内の命令に呼応して、入力線４７２を選択するため の信号を線４６４に供給すると、メガセル回路の試験出力が線４６４を介して出 力ピン４６５に送られる。もしメガセル回路４２０が正しく機能していれば、試 験ベクトル入力が供給されると、適当なパターンの試験ベクトル出力が出力ピン に現われるようになり、そのための径路がメガセル回路４２０から供給されるの である。したがって試験ベクトル入力が入力ピン４２３，４２５に加えられたと き、出力ピン４６５はメガセル４２０の機能を表示することになるであろう。こ のようにして、ＡＳＩＣ４００に別の出力ピンを追加することなく、メガセル回 路４２０の機能を試験することができるのである。 メガセル回路４２０の機能試験をしてないとき、通常の動作モードかＪＴＡＧ 試験モードかいずれか一方をデコーダ４５０に選択させるための適当な命令ビッ トが、命令レジスタ４８４にロードされる。ＪＴＡＧ試験モードが選択されると 、これによってデコーダ４５０は、線４７６を介してラッチデータレジスタ４８ ０から供給された入力を、マルチプレクサ４７０の出力４７２に伝達するように 、線４７８を介して選択信号を出力する。更に、デコーダ４５０は線４６６を介 して選択信号を出力し、これによって線４７２上の入力（これは線４７６を経由 して送られたラッチデータレジスタ４８０内のデータビットの値を表わしている ）がマルチプレクサの出力４６４に伝達される。その結果、もし出力径路が完全 であれば、ＪＴＡＧ境界走査データビットは出力ピン４６５に供給される。 他方、もしＡＳＩＣ４００が通常のモードで動作しようとするのであれば、Ｊ ＴＡＧ ＴＡＰ状態コントローラ４８６はデコーダ４５０にマルチプレクサ４６ ０の第１の入力を選択するように命じる。その結果、線４６２上の信号がマルチ プレクサ４６０と線４６４とを経由して、ピン４６５に出力される。また、デコ ーダ４５０は線４５２にローの信号を出力するので、メガセル回路４２０の試験 回路４２０の入力は定められた値に保たれる。その結果、メガセル回路４２０の 動作はピン４２３，４２５の入力によって影響されない。 以上本発明の好ましい実施例について詳しく説明したが、本発明の思想すなわ ち本質的な特徴から離れることなく、自明な修正を本発明に施しうることが当業 者に理解されるであろう。したがって以上の説明は例示であって限定的でないと 考えるべきである。すなわち、本発明の範囲は請求項に照らして定めるべきであ る。

Claims (1)

1. 【特許請求の範囲】 １．ＪＴＡＧ試験能力を有する集積回路（ＩＣ）パッケージの外部ピンを少な くするシステムであって、 前記パッケージの中に形成され、入力と出力とを有する顧客向けに設計された ディジタル論理回路と、 前記ＩＣパッケージ内に形成されて独立の機能を有し、前記顧客向けに設計さ れた論理回路と通信して一緒に働くために前記ＩＣパッケージに組込まれており 、その機能を試験するために使われる試験用入力と試験用出力とを有する標準化 されたメガセルモジュールと、 前記ＩＣパッケージの入力と出力の完全性を試験するのに使われる試験ベクト ルを記憶するものであって、出力を有するＪＴＡＧ境界走査データレジスタと、 前記境界走査データレジスタの前記出力のうち少なくとも１個と、前記メガセ ルモジュールの前記試験出力のうちの少なくとも１個とに接続された第１の入力 を有し、更に第１の選択入力を受信し、該第１の選択入力に基づいた出力として 前記第１の入力のうちの一方を供給する第１の選択回路と、 前記第１の選択回路の前記出力と、前記顧客向けに設計されたディジタル論理 回路の前記出力のうち少なくとも１個とに接続された第２の入力を有し、更に第 ２の選択入力を受信し、該第２の選択入力に基づいた出力として前記第２の入力 のうちから一方を供給する第２の選択回路と、 命令ビットを記憶し、該命令ビットとＪＴＡＧタップ状態とが前記第１の選択 回路に供給される前記第１の選択入力と、前記第２の選択回路に供給される前記 第２の選択入力とを決めるのに使われる、ＪＴＡＧ命令レジスタと、 前記第２の選択回路の出力として接続されている複数個の外部ピンであって、 前記命令レジスタとタップ状態の設定により前記第１と第２の選択回路が前記メ ガセルモジュールの試験出力を該外部ピンに伝達するとき、前記メガセルモジュ ールの前記試験出力が該外部ピンに現われるようになっている、複数の外部ピン と、 を含むシステム。 ２．請求項１記載の装置において、更に、第１と第２の入力と出力とを含むス イッチング回路を含み、該スイッチング回路は該スイッチング回路の前記第１の 入力に接続された入力ピンと、該スイッチング回路の前記第２の入力に接続され た前記顧客向けに設計されたディジタル論理回路のいずれかを選択するものであ って、該スイッチング回路の前記出力は前記標準化されたメガセルモジュールに 接続されている、システム。 ３．請求項２記載の装置において、前記スイッチング回路はマルチプレクサを 含む、システム。 ４．請求項１記載の装置において、更に、前記標準メガセルモジュールの試験 入力に接続された出力を有するアンドゲートを含み、該試験入力がＪＴＡＧ試験 中に１個の入力ピンにより制御することができるように、前記メガセルモジュー ルの該試験入力は前記メガセルモジュールの通常の試験中ハイかローのいずれか 一方に保たれている、システム。 ５．請求項１記載の装置において、更に、前記標準メガセルモジュールの試験 入力に接続された出力を有するオアゲートを含み、該試験入力がＪＴＡＧ試験中 に１個の入力ピンにより制御することができるように、前記メガセルモジュール の該試験入力は前記メガセルモジュールの通常の試験中ハイかローのいずれか一 方に保たれている、システム。 ６．集積回路内の一集積回路要素としてメガセルを有する集積回路の中のメガ セルを試験する方法であって、該メガセルは該集積回路の通常の動作中該集積回 路の外部とは接続されない入力信号または出力信号を少なくとも１個有し、該集 積回路は該集積回路の前記動作中該集積回路のそれぞれのピンに入力かつまたは 出力として供給される複数個の信号を有しており、該試験方法は、 ＪＴＡＧ入力ピンを経由して該集積回路に直列命令を加えて、該集積回路をあ らかじめ定めたメガセル試験モードに入らせ、 該集積回路のそれぞれの第１のピンから出力される前記複数個の出力信号のう ちの１個を選択的にディスエーブルにし、 前記試験出力を前記メガセルから前記ディスエーブルにされた出力信号の前記 それぞれのピンに選択的に送り、 前記集積回路の第２のピンを経由して前記メガセルに試験入力を加えて、前記 メガセルに試験動作を開始させ、 前記集積回路の前記それぞれの第１のピンにおいて、前記メガセルの前記試験 出力を監視することと、 を含む、メガセルの試験方法。