DE102004043063B4

DE102004043063B4 - Verfahren zum Betreiben eines Halbleiter-Bauelements mit einem Test-Modul

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Publication number: DE102004043063B4
Application number: DE200410043063
Authority: DE
Inventors: Jens Dr. Barrenscheen; Dietmar König; Harry Siebert; Hans Sulzer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-09-06
Filing date: 2004-09-06
Publication date: 2008-10-23
Anticipated expiration: 2024-09-07
Also published as: DE102004043063A1

Abstract

Verfahren zum Betreiben eines Halbleiter-Bauelements (1, 6, 7) mit einem darauf vorgesehenen Test-Modul (11), welches eine Test-Steuereinrichtung (11c) zur Steuerung der Durchführung eines Halbleiter-Bauelement-Tests aufweist, wobei mindestens ein Pin (9b, 9c, 9d, 9e) des Halbleiter-Bauelements (1, 6, 7) in einem Normalbetriebs-Modus des Halbleiter-Bauelements (1, 6, 7) als Applikations-Funktions-Pin, und in einem ersten Test-Betriebs-Modus elektrisch und/oder logisch mit dem Test-Modul (11) verbunden als Test-Pin zur Ein- und/oder Ausgabe entsprechender Test-Signale, und ein weiterer Pin (9a) im ersten Test-Betriebs-Modus, in einem zweiten Test-Betriebs-Modus und im Normalbetriebs-Modus als Test-Pin betrieben wird, und der mindestens eine Pin (9b, 9c, 9d, 9e) in dem zweiten Test-Betriebs-Modus des Halbleiter-Bauelements (1, 6, 7) zunächst elektrisch und/oder logisch von dem Test-Modul (11) getrennt als Applikations-Funktions-Pin (9b, 9c, 9d, 9e), und – nach Ermittlung eines Halbleiter-Bauelement-Test-Fehlers durch die Test-Steuereinrichtung (11c) – als Test-Pin zur Ein- und/oder Ausgabe entsprechender Test-Signale betrieben wird.

Description

Die Erfindung betrifft ein Verfahren zum Betreiben eines Halbleiter-Bauelements mit einem Test-Modul.
Halbleiter-Bauelemente, z. B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, und/oder Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden während und nach der Herstellung umfangreichen Tests unterzogen.
Dadurch ist es möglich, defekte Halbleiter-Bauelemente bzw. – Module zu identifizieren, und auszusortieren (bzw. zu reparieren); alternativ oder zusätzlich können – entsprechend den erzielten Test-Ergebnissen – das Layout der Halbleiter-Bauelemente geändert, und/oder die bei der Herstellung der Bauelemente jeweils verwendeten Prozess-Parameter entsprechend modifiziert bzw. optimal eingestellt werden, und/oder das auf dem Halbleiter-Bauelement gespeicherte Software-Programm geändert werden, etc., etc.
Herkömmliche, digitale Rechenschaltkreise (z. B. entsprechende Mikrocontroller- bzw. Mikroprozessor-Systeme) weisen eine oder mehrere (zentrale) Steuer- bzw. Recheneinheiten auf (Central Processing Units (CPUs), bzw. CPU „Cores"), die mit einer oder mehreren Speicher-Einrichtungen verbunden sind, z. B. einer Programm- und einer Datenspeichereinrichtung („Programmspeicher", und „Datenspeicher").
Der „Programmspeicher" enthält insbesondere die Folge der von dem bzw. den CPU Cores abzuarbeitenden Befehle, also das Programm (und ggf. zusätzlich entsprechende – von dem bzw. den CPU Cores zu verwendende – Daten-Konstanten).
Im o. g. „Datenspeicher" können z. B. die – insbesondere von dem bzw. den CPU Cores beim Abarbeiten des Programms ggf. abzuändernden – Variablen gespeichert sein.
Zur Durchführung eines – standardisierten – Testverfahrens (insbesondere für die o. g. digitalen Rechenschaltkreise) kann ein – im IEEE Standard 1149 definiertes – JTAG-Modul verwendet werden (JTAG = Joint Test Action Group).
Gemäß dem o. g. Standard weist ein – auf dem entsprechenden Halbleiter-Bauelement vorgesehenes – JTAG-Modul einen Test-Zugriffs-Port (TAP bzw. Test Access Port) auf, welcher mit vier oder – optional – fünf Test-Pins verbunden ist, mit deren Hilfe ein Test-Takt-Signal TCK (TCK = Test Clock), ein Test-Modus-Auswahl-Signal TMS (TMS = Test Mode Select), ein Daten-Eingabe-Signal TDI (TDI = Test Data In), ein Daten-Ausgabe-Signal TDO (TDO = Test Data Out), und – optional – ein Test-Rücksetz-Signal TRST (TRST = Test Reset) in das zu testende Bauelement eingegebenen/von diesem ausgegeben werden können.
Nachteilig ist, dass herkömmliche Bauelemente mit JTAG-Modul eine relativ hohe Zahl – zusätzlicher – Pins aufweisen (nämlich die o. g. vier bis fünf JTAG-Test-Pins).
Die Druckschrift EP 0 969 290 A2 zeigt einen Speicher-Chip, bei welchem vier Multi-Funktions-Pins sämtlich entweder als JTAG-Pins, oder sämtlich als herkömmliche Pins verwendet werden. Hierdurch kann die Anzahl an Pins vermindert werden.
In der Druckschrift US 5 805 609 A ist eine Vorrichtung und ein Verfahren offenbart, mit denen beim Halbleiter-Bauelement-Test die Anzahl an Pins verringert werden soll. Die Ermittlung von Halbleiter-Bauelement-Test-Fehlern findet durch eine extern vom Halbleiter-Bauelement vorgesehene Test-Einrichtung statt.
In der Druckschrift JP 07063821 A ist eine Vorrichtung und ein Verfahren offenbart, bei denen während eines Scan-Tests ein oder mehrere Boundary Scan Register eines Halbleiter-Bauelements als Parallel-/Seriell-Konverter verwendet werden.
Die Erfindung hat zur Aufgabe, ein neuartiges Verfahren zum Betreiben eines Halbleiter-Bauelements mit einem Test-Modul zur Verfügung zu stellen.
Sie erreicht dieses und weitere Ziele durch den Gegenstand des Anspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1 eine schematische Darstellung eines Halbleiter-Bauelements mit einer Test-Schnittstellen-Einrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, sowie ein Test-Gerät, mit welchem das Halbleiter-Bauelement – zusammen mit weiteren Bauelementen – entsprechenden Test-Verfahren unterzogen werden kann; und
2 eine schematische Detail-Darstellung des in 1 gezeigten Halbleiter-Bauelements.
In 1 ist eine schematische Darstellung eines Halbleiter-Bauelements 1 gezeigt, welches – parallel zusammen mit einer Vielzahl Weiterer Bauelemente 6, 7 (in 1 gestrichelt dargestellt), und unter Steuerung durch ein Test-Gerät 5 – entsprechenden Test-Verfahren unterzogen werden kann.
Zum Durchführen der Test-Verfahren können die Bauelemente 1, 6, 7 – wie in 1 angedeutet ist – in entsprechenden Sockeln eines test trays 18 angeordnet werden.
Auf diese Weise wird erreicht, dass entsprechende Pins 9 der Bauelemente 1, 6, 7 (und damit auch die entsprechenden, mit den Pins verbundenen Bauelement-Pads) elektrisch mit entsprechenden Anschlüssen 10 des Test-Geräts 5 verbunden werden.
Von dem Test-Gerät 5 ausgegebene (Test-)Signale können somit – über entsprechende, mit den Test-Gerät-Anschlüssen 10 verbundene, und an das test tray 18 angeschlossene (hier nicht dargestellte) Leitungen – an die entsprechenden Pins 9 der Halbleiter-Bauelemente 1, 6, 7 (und damit die mit diesen verbundenen Bauelement-Pads) weitergeleitet werden; entsprechend umgekehrt können auch von entsprechenden Pins 9 der Halbleiter-Bauelemente 1, 6, 7 ausgegebene (z. B. in Reaktion auf die von dem Test-Gerät 5 empfangenen Signale erzeugte) Signale – z. B. über die o. g. (hier nicht dargestellten) Leitungen – an die entsprechenden Anschlüsse 10 des Test-Geräts 5 weitergeleitet (und dort ausgewertet) werden.
Bei den Halbleiter-Bauelementen 1, 6, 7, etc. kann es sich z. B. um entsprechende Halbleiter-Speicherbauelemente (wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMs, insbesondere SRAMs und DRAMs)), etc. handeln, und/oder um integrierte (analoge bzw. digitale) Rechenschaltkreise, z. B. um Mikroprozessoren, oder – beim hier erläuterten Ausführungsbeispiel – um Mikrocontroller 1, 6, 7.
Die Halbleiter-Bauelemente 1, 6, 7 weisen – wie im folgenden noch genauer erläutert wird – jeweils eine spezielle Test-Schnittstellen-Einrichtung 8 auf.
Werden als Halbleiter-Bauelemente – wie beim hier erläuterten Ausführungsbeispiel – entsprechende Mikrocontroller 1, 6, 7 verwendet, können diese – wie in 2 gezeigt ist – eine (oder mehrere) – zentrale – Steuer- bzw. Recheneinheiten 2 aufweisen (Central Processing Units (CPUs), bzw. CPU „Cores").
Die CPUs 2 können über ein entsprechendes Bus-System 3 mit einer oder mehreren (z. B. zwei oder mehr) internen oder externen Speicher-Einrichtungen 4a, 4b verbunden sein, sowie – ggf. unter Zwischenschaltung einer entsprechenden Chip-Funktions-Steuer-Einrichtung 12 – mit der o. g. Test-Schnittstellen-Einrichtung 8.
Das Bus-System 3 kann mehrere Sub-Busse aufweisen, z. B. einen Daten-Bus, einen Steuer-Bus, und einen Adress-Bus, etc.
Eine (erste) Speicher-Einrichtung 4a kann – insbesondere – z. B. als Programmspeicher fungieren, und eine (zweite) Speicher-Einrichtung 4b insbesondere z. B. als Datenspeicher, usw.
Als (erste) Speicher-Einrichtung 4a kann z. B. ein entsprechendes Flash-EEPROM verwendet werden.
Auf der (ersten) Speicher-Einrichtung 4a können die von der CPU Core (bzw. den CPU Cores) 2 abzuarbeitenden Befehle, also das Programm, abgespeichert sein, sowie z. B. entsprechende – von der bzw. den CPU Cores 2a, 2b zu verwendende (nicht zu ändernde) – Daten-Konstanten.
Als zweite (als „Datenspeicher" fungierende) Speicher-Einrichtung 4b kann z. B. ein entsprechendes RAM verwendet werden.
Auf der „Datenspeicher"-Speicher-Einrichtung 4b können z. B. die – insbesondere von den CPU Cores 2a, 2b beim Abarbeiten des Programms ggf. abzuändernden – Variablen gespeichert, und – bei Bedarf – wieder ausgelesen werden.
Die Halbleiter-Bauelemente 1, 6, 7 können eine relativ große Anzahl an Pins 9 aufweisen, z. B. mehr als 15, 30 oder 60 Pins, beispielsweise 100 Pins.
Eine erste Teilmenge der Pins 9 (z. B. die in 2 gezeigten Pins 9f, 9g, 9h, 9i, 9k) werden ausschließlich – unabhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7 – als gewöhnliche Applikations-Funktions-Pins verwendet, eine zweite Teilmenge der Pins 9 (z. B. die in 2 gezeigten Pins 9b, 9c, 9d, 9e) – abhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7 – entweder als Applikations-Funktions-Pins, oder als Test-, insbesondere JTAG-Test-Pins (zur Ein-/Ausgabe von Test-, insbesondere JTAG-Test-Signalen), und eine dritte Teilmenge der Pins 9 (z. B. der in 2 gezeigte Pin 9a) – unabhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7 – ausschließlich als Test-, insbesondere JTAG-Test-Pins (zur Ein-/Ausgabe von Test-, insbesondere JTAG-Test-Signalen).
Beispielsweise wird – wie in 2 veranschaulicht – der Pin 9a (ausschließlich, und unabhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7) zur Eingabe eines Test-Rücksetz-Signals TRST (TRST = Test Reset) verwendet (entsprechend dem JTAG-Signal „TRST" (IEEE Standard 1149)).
Des weiteren wird – wie ebenfalls in 2 veranschaulicht – der Pin 9b (abhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7) entweder zur Eingabe eines Test-Takt-Signals TCK (TCK = Test Clock) verwendet (entsprechend dem JTAG-Signal „TCK" (IEEE Standard 1149)), oder als gewöhnlicher Funktions-Pin (zur Ein-/Ausgabe gewöhnlicher, für den Normalbetrieb des Halbleiter-Bauelements 1, 6, 7 vorgesehener Nutz- und/oder Steuerdaten).
Auf entsprechend ähnliche Weise wird – wie ebenfalls in 2 veranschaulicht ist – der Pin 9c (abhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7) entweder zur Eingabe eines Test-Modus-Auswahl-Signals TMS (TMS = Test Mode Select) verwendet (entsprechend dem JTAG-Signal „TMS" (IEEE Standard 1149)), oder als gewöhnlicher Funktions-Pin (zur Ein-/Ausgabe gewöhnlicher, für den Normalbetrieb des Halbleiter-Bauelements 1, 6, 7 vorgesehener Nutz- und/oder Steuerdaten).
Entsprechend ähnlich wird – wie ebenfalls in 2 veranschaulicht – der Pin 9d (abhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7) entweder zur Eingabe eines Daten-Eingabe-Signals TDI (TDI = Test Data In) verwendet (entsprechend dem JTAG-Signal „TDI" (IEEE Standard 1149)), oder als gewöhnlicher Funktions-Pin (zur Ein-/Ausgabe gewöhnlicher, für den Normalbetrieb des Halbleiter-Bauelements 1, 6, 7 vorgesehener Nutz- und/oder Steuerdaten).
Des weiteren wird – wie ebenfalls in 2 veranschaulicht – der Pin 9e (abhängig vom Betriebs-Modus des Halbleiter-Bauelements 1, 6, 7) entweder zur Ausgabe eines Daten-Ausgabe-Signals TDO (TDO = Test Data Out) verwendet (entsprechend dem JTAG-Signal „TDO" (IEEE Standard 1149)), oder als gewöhnlicher Funktions-Pin (zur Ein-/Ausgabe gewöhnlicher, für den Normalbetrieb des Halbleiter-Bauelements 1, 6, 7 vorgesehener Nutz- und/oder Steuerdaten).
Beim vorliegenden Ausführungsbeispiel können die Halbleiter-Bauelemente 1, 6, 7 in (mindestens) drei verschiedenen Modi betrieben werden:

– Modus (a): Normalbetriebs-Modus des Halbleiter-Bauelements 1, 6, 7: Im Normalbetriebs-Modus (a) (nach Abschluß sämtlicher Tests, und Einbau des entsprechenden Halbleiter-Bauelements 1, 6, 7 in das jeweilige Endgerät, z. B. Kraftfahrzeug) werden die der o. g. ersten und zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e, 9f, 9g, 9h, 9i, 9k, etc.) als gewöhnliche Applikations-Funktions-Pins verwendet.
– Modus (b): Normaler Test- bzw. Debugging-Modus des Halbleiter-Bauelements 1, 6, 7: Im normalen Test- bzw. Debugging-Modus (b) des Halbleiter-Bauelements 1, 6, 7 werden die der o. g. ersten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9f, 9g, 9h, 9i, 9k, etc.) als gewöhnliche Applikations-Funktions-Pins verwendet, und die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e,) und der Pin 9a – permanent – als gewöhnliche Test-, insbesondere JTAG-Test-Pins (zur Ein/Ausgabe von Test-, insbesondere JTAG-Test-Signalen entsprechend dem IEEE Standard 1149).

Die Kontrolle über die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e), und den Pin 9a liegt dann (entsprechend ähnlich wie bei herkömmlichen JTAG-Bauelementen) bei einer – in 2 gezeigten – JTAG-Steuer-Einrichtung 11c eines JTAG Moduls 11.
Dieses weist außerdem eine Test-Zugriffs-Port- (TAP bzw. Test Access Port-) Einrichtung 11a auf, sowie einen – die Test-Zugriffs-Port-Einrichtung 11a steuernden – TAP-Controller 11b.
Im o. g. normalen Test- bzw. Debugging-Modus (b) des Halbleiter-Bauelements 1, 6, 7 ist der TAP-Controller 11b aktiviert bzw. in einem aktiven Zustand („Arbeitszustand").
Die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) und der Pin 9a sind (wie im folgenden noch genauer erläutert wird) im normalen Test- bzw. Debugging-Modus (b) – durch in der Test-Schnittstellen-Einrichtung 8 vorgesehene Schalt-Einrichtungen – elektrisch bzw. logisch mit entsprechenden Anschlüssen der TAP-Einrichtung 11a verbunden, und somit – über die TAP-Einrichtung 11a – mit der o. g. JTAG-Steuer-Einrichtung 11c.
Zur Durchführung eines entsprechenden Tests im normalen Test- bzw. Debugging-Modus können z. B. (entsprechend wie oben beschrieben) vom jeweiligen Test-Gerät 5 durch Anlegen von Spannungen entsprechender Höhe an entsprechenden Halbleiter-Bauelement-Anschlüssen (z. B. eines entsprechenden Signals TDI am o. g. Pin 9d) entsprechende, digitale Daten („Einsen", und/oder „Nullen") in das Halbleiter-Bauelement 1, 6, 7 eingegeben werden.
In Reaktion auf die Eingabe der digitalen Daten erzeugte Daten werden vom Test-Gerät 5 (später) wieder ausgelesen (durch Abgriff von an entsprechenden Halbleiter-Bauelement-Anschlüssen anliegenden Spannungen (z. B. eines entsprechenden Signals TDO am o. g. Pin 9e)), und die ausgelesenen Daten dahingehend überprüft, ob sie den – im Nicht-Fehler-Fall – erwarteten Daten entsprechen (sog. „Logischer Test" bzw. „zeitdiskreter, digitaler Funktionalitäts-Test").
Alternativ oder zusätzlich können vom Test-Gerät die beim Auslesen von (digitalen) Daten an entsprechenden Anschlüssen des Halbleiter-Bauelements 1, 6, 7 ausgegebenen Signale auf deren Integrität bzw. Qualität hin untersucht werden (sog. „zeitkontinuierlicher, analoger Signalintegritäts- bzw. – Qualitäts-Test").
Dabei kann z. B. der zwischen einzelnen, ausgelesenen Daten und/oder Datenstrobes auftretende zeitliche Versatz (Skew) gemessen werden, und/oder der Jitter (d. h. die Schwankungen der Kennzeitpunkte der o. g. Signale um ideale – äquidistante – Zeitpunkte), etc., etc.
Alternativ oder zusätzlich kann zur Unterstützung der Fehlersuche im z. B. auf der o. g. (ersten) Speicher-Einrichtung 4a gespeicherten Programm ein gewöhnlicher „Debugging"-Test durchgeführt werden, in dessen Verlauf das Programm – schrittweise, und ggf. verlangsamt – abgearbeitet wird, und die jeweils abgearbeiteten Befehls-Folgen des Programms – Zeile für Zeile – auf mögliche Fehler hin untersucht werden – das Test-Gerät 5 fungiert dann als „Debugger".
Die entsprechenden Befehle bzw. Befehls-Folgen (bzw. diesen korrespondierende Daten) können während des Debuggens (z. B. Zeile für Zeile) vom Test-Gerät 5 ausgelesen werden (z. B. durch Abgriff von an entsprechenden Halbleiter-Bauelement-Anschlüssen anliegenden Spannungen (z. B. eines entsprechenden Signals TDO am o. g. Pin 9e)), und die ausgelesenen Daten zur Unterstützung bei der Fehlersuche entsprechend untersucht, und ausgewertet werden.
Dabei kann (insbesondere im Test-Gerät 5) eine Abbildung bzw. Übersetzung der entsprechenden Maschinensprach-Befehle in eine entsprechende höhere Programmiersprache bzw. eine Source-Programm-Sprache stattfinden.

– Modus (c): Spezieller, minimal-intrusiver Test- bzw. Debugging-Modus des Halbleiter-Bauelements 1, 6, 7: Im speziellen, minimal-intrusiven Test- bzw. Debugging-Modus (c) des Halbleiter-Bauelements 1, 6, 7 können die der o. g. ersten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9f, 9g, 9h, 9i, 9k, etc.) – entsprechend wie bei herkömmlichen JTAG-Bauelementen – als gewöhnliche Applikations-Funktions-Pins verwendet werden.

Während einer Test-Setup- bzw. -Konfigurations-Phase des speziellen, minimal-intrusiven Test- bzw. Debugging-Modus (c) werden der Pin 9a, und die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) zunächst noch als Test-, insbesondere JTAG-Test-Pins (zur Ein-/Ausgabe von Test-, insbesondere JTAG-Test-Signalen entsprechend dem IEEE Standard 1149) verwendet.
Die Kontrolle über die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e), und den Pin 9a liegt dann zunächst noch – entsprechend ähnlich wie beim o. g. normalen Test- bzw. Debugging-Modus (b) des Halbleiter-Bauelements 1, 6, 7 – bei der in 2 gezeigten JTAG-Steuer-Einrichtung 11c des JTAG Moduls 11. Die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) und der Pin 9a sind bzw. bleiben zunächst – entsprechend ähnlich wie beim o. g. normalen Test- bzw. Debugging-Modus (b) des Halbleiter-Bauelements 1, 6, 7 – durch die o. g. in der Test-Schnittstellen-Einrichtung 8 vorgesehenen Schalt-Einrichtungen elektrisch bzw. logisch mit den entsprechenden Anschlüssen der TAP-Einrichtung 11a, und – über die TAP-Einrichtung 11a – mit der o. g. JTAG-Steuer-Einrichtung 11c verbunden.
Während der Test-Setup- bzw. Konfigurations-Phase des minimal-intrusiven Test- bzw. Debugging-Modus (c) des Halbleiter-Bauelements 1, 6, 7 ist bzw. bleibt der TAP-Controller 11b aktiviert bzw. in einem aktiven Zustand („Arbeitszustand").
In einer auf die Test-Setup- bzw. Konfigurations-Phase folgenden „normalen" Arbeits-Phase des speziellen, minimalintrusiven Test- bzw. Debugging-Modus (b) werden zumindest die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) (entsprechend den der o. g. ersten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9f, 9g, 9h, 9i, 9k, etc.)) als gewöhnliche Applikations-Funktions-Pins verwendet.
Die Kontrolle über die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) liegt dann nicht mehr bei der in 2 gezeigten JTAG-Steuer-Einrichtung 11c des JTAG Moduls 11, sondern einer anderen Einrichtung, z. B. – entsprechend wie bei den der ersten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9f, 9g, 9h, 9i, 9k, etc.) – bei der o. g. Chip-Funktions-Steuer-Einrichtung 12. Hierzu werden die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) – durch Ab- bzw. Umschalten der o. g. in der Test-Schnittstellen-Einrichtung 8 vorgesehenen Schalt-Einrichtungen – elektrisch bzw. logisch von den entsprechenden Anschlüssen der TAP- Einrichtung 11a (und damit auch der JTAG-Steuer-Einrichtung 11c) getrennt (bleiben aber (weiterhin) mit der Chip-Funktions-Steuer-Einrichtung 12 (bzw. der CPU-/Speicher-Einheit) verbunden).
Für die o. g. auf die Test-Setup- bzw. Konfigurations-Phase folgende „normale" Arbeits-Phase des speziellen, minimalintrusiven Test- bzw. Debugging-Modus (c) des Halbleiter-Bauelements 1, 6, 7 kann der TAP-Controller 11b im o. g. aktivierten Zustand verbleiben (alternativ aber auch deaktiviert, bzw. in einen Reset-Zustand gebracht werden).
Während der auf die Test-Setup- bzw. Konfigurations-Phase folgenden „normalen" Arbeits-Phase des speziellen, minimalintrusiven Test- bzw. Debugging-Modus (c) wird der eigentliche Test durchgeführt (z. B. ein minimal-intrusiver zeitdiskreter, digitaler Funktionalitäts-Test, ein minimalintrusiver, zeitkontinuierlicher, analoger Signalintegritäts- bzw. -Qualitäts-Test, und/oder ein – im folgenden noch genauer erläuterter – spezieller minimal-intrusiver „Debugging"-Test).
Anders als beim o. g. normalen Test- bzw. Debugging-Modus (b) des Halbleiter-Bauelements 1, 6, 7 kann während der Arbeits-Phase des speziellen, minimal-intrusiven Test- bzw. Debugging-Modus (c) auch die Funktion und/oder die korrekte Arbeitsweise der (im o. g. normalen Test- bzw. Debugging-Modus (b) als JTAG-Test-Pins für die Signale TCK, TMS, TDI, TDO genutzten) (Funktions-)Pins 9b, 9c, 9d, 9e (d. h. der der zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e) getestet werden.
Die Steuerung der Durchführung der entsprechenden Tests wird in der Arbeits-Phase des speziellen, minimal-intrusiven Test- bzw. Debugging-Modus (c) von einer intern auf dem Halbleiter-Bauelement 1, 6, 7 vorgesehenen Einrichtung übernommen, z. B. der o. g. JTAG-Steuer-Einrichtung 11c (die somit in der Arbeits-Phase des Test- bzw. Debugging-Modus (b) die bei herkömmlichen Systemen von einem externen, dem Test-Gerät 5 entsprechenden Test-Gerät wahrgenommen Aufgaben erfüllen kann).
Lediglich falls – z. B. von der JTAG-Steuer-Einrichtung 11c – ein Fehlerfall bei der Durchführung eines Test detektiert wird, und/oder falls seit Beginn des minimal-intrusiven Test- bzw. Debugging-Modus (c) oder dessen Arbeits-Phase eine vorbestimmte Zeitdauer bzw. eine vorbestimmte Anzahl an Takten vergangen ist – wird die Kontrolle über die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) an die JTAG-Steuer-Einrichtung 11c zurückgegeben.
Die der zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) werden dann wieder – durch Ein- bzw. erneutes Umschalten der o. g. in der Test-Schnittstellen-Einrichtung 8 vorgesehenen Schalt-Einrichtungen – wieder elektrisch bzw. logisch mit den entsprechenden Anschlüssen der TAP-Einrichtung 11a verbunden, und somit – über die TAP-Einrichtung 11a – mit der o. g. JTAG-Steuer-Einrichtung 11c.
Der TAP-Controller 11b kann weiter im aktiven Zustand verbleiben (bzw. (wieder) aktiviert bzw. in einen aktiven Zustand gebracht werden („Arbeitszustand")).
Zur Detektion eines Fehlerfalls können durch die JTAG-Steuer-Einrichtung 11c – entsprechend ähnlich wie bei herkömmlichen zeitdiskreten, digitalen Funktionalitäts-Test – entsprechende, vom Halbleiter-Bauelement 1, 6, 7 erzeugte bzw. errechnete Daten dahingehend überprüft werden, ob sie entsprechenden – im Nicht-Fehler-Fall – erwarteten Daten entsprechen, und/oder es können durch die JTAG-Steuer-Einrichtung 11c – entsprechend ähnlich wie bei herkömmlichen zeitkontinuierlichen, analogen Signalintegritäts- bzw. – Qualitäts-Test – entsprechende, vom Halbleiter-Bauelement 1, 6, 7 erzeugte bzw. errechnete Daten (bzw. diese repräsentierende Signale) hinsichtlich Skew, Jitter, etc. untersucht werden, etc., etc.
Bei Durchführung eines minimal-intrusiven „Debugging"-Tests kann – unter Steuerung durch die JTAG-Steuer-Einrichtung 11c – das z. B. auf der o. g. (ersten) Speicher-Einrichtung 4a gespeicherte Programm (oder Teile hiervon) schrittweise abgearbeitet werden; zur Detektion eines Fehlerfalls kann dann – z. B. durch die JTAG-Steuer-Einrichtung 11c – überprüft werden, ob ein bestimmtes, einen Fehler signalisierendes Ereignis eingetreten ist, insbesondere ein sog. „TRAP"-Ereignis.
Ein einen Fehler signalisierendes Ereignis kann z. B. dann detektiert werden, wenn die Software bei deren Abarbeitung über einen vordefinierten – einen Fehler signalisierenden – Breakpoint läuft, und/oder der Programmzähler (PC = Program Counter bzw. IP = Instruction Pointer) einen vorbestimmten – einen Fehler signalisierenden – Wert annimmt (oder einen von mehreren, vorbestimmten Werten, die entsprechende Fehler signalisieren), und/oder wenn ein Zugriff auf einen nicht-definierten Speicherbereich erfolgt, und/oder wenn eine nicht erlaubte Operation (z. B. eine Division durch Null) durchgeführt werden soll, etc., etc.
Wie bereits oben angedeutet, wird im minimal-intrusiven Test- bzw. Debugging-Modus (c) im Fehlerfall die Kontrolle über die der o. g. zweiten Pin-Teilmenge zugeordneten Pins (z. B. die Pins 9b, 9c, 9d, 9e) an die JTAG-Steuer-Einrichtung 11c zurückgegeben (d. h. es wird in den o. g. normalen Test- bzw. Debugging-Modus (b) zurückgewechselt).
Es können dann – entsprechend ähnlich wie bei herkömmlichen Test-Verfahren – die zur Auswertung eines (fehlerhaften) Tests notwendigen Daten an das o. g. Test-Gerät 5 übertragen werden (insbesondere unter Verwendung entsprechender – dann (wieder) als JTAG-Test-Pins eingesetzter, der o. g. zweiten Pin-Teilmenge zugeordneter – Pins 9b, 9c, 9d, 9e (z. B. mittels eines entsprechenden, am o. g. Pin 9e ausgegebenen Signals TDO, etc.)). Bei den übertragenen Daten kann es sich z. B. um entsprechende Variablen handeln, insbesondere um (ggf. neben weiteren Variablen) – für das Übertragen – entsprechend „eingefrorene" Variablen.
Beispielsweise kann nach der Detektion eines Fehlerfalls das oben erläuterte Debuggen des Programms unterbrochen (d. h. das Programm angehalten) werden, dann in den normalen Test- bzw. Debugging-Modus (b) zurückgewechselt werden; daraufhin kann der Inhalt entsprechender (Rückschlüsse auf den Fehler erlaubender) Register vom Test-Gerät 5 ausgelesen werden, und die ausgelesenen Daten zur Unterstützung bei der Fehlersuche entsprechend untersucht, und ausgewertet werden.
Zum Kodieren der o. g. Betriebs-Modi (a), (b), und (c) – und deren ggf. vorhandener Einzel-Phasen – können z. B. die im folgenden noch näher erläuterten Signale verwendet werden:

– TRST (hier: ein dem o. g. – ggf. am Pin 9a anliegenden – Test-Rücksetz-Signal TRST (TRST = Test Reset) entsprechendes, extern erzeugtes Signal);
– JTM (hier: ein intern auf dem entsprechenden Halbleiter-Bauelement 1, 6, 7 erzeugtes Signal (dessen Zustand abhängig ist von dem Inhalt eines auf dem entsprechenden Halbleiter-Bauelement 1, 6, 7 vorgesehenen Registers)); und
– JTAG_PIN_ENABLE (hier: ein weiteres intern auf dem entsprechenden Halbleiter-Bauelement 1, 6, 7 erzeugtes Signal (dessen Zustand abhängig ist von dem Inhalt eines weiteren auf dem entsprechenden Halbleiter-Bauelement 1, 6, 7 vorgesehenen Registers)).

Die nähere Erläuterung der Funktion der Signale erfolgt unter Bezug auf die folgende Tabelle, in der entsprechende Zustände der Signale, und die hierdurch jeweils kodierten Modi bzw.

Verwendungs-Fälle dargestellt sind:

JTM	TRST	JTAG_PIN_ENABLE	Verwendungs-Fall
0	0	0	(Finale) Applikation, bzw. normaler Betrieb des Halbleiter-Bauelements: TAP-Controller im Reset-Zustand; Bi-funktionale Pins werden als Applikations-Funktions-Pins verwendet; Kein JTAG Host bzw. Test-Gerät angeschlossen
1	1	1	Normaler Test/Debug: TAP-Controller aktiv; Externer JTAG Host bzw. Test-Gerät angeschlossen, und aktiv; Bi-Funktionale Pins werden als JTAG-Test-Pins verwendet
1	0	0	JTAG in Vorbereitung: TAP-Controller im Reset-Zustand; Bi-funktionale Pins werden als Applikations-Funktions-Pins verwendet; Externer JTAG Host bzw. Test-Gerät inaktiv
1	1	0	JTAG „eingefroren": TAP von TCK/TDI/TMS/TDO-Pins getrennt

Wie aus der Tabelle hervorgeht, kann durch ein am Pin 9a angelegtes „logisch hohes" Signal TRST (TRST = 1) der TAP- Controller 11b aktiviert, und durch ein „logisch niedriges" Signal TRST (TRST = 0) deaktiviert bzw. in einen Reset-Zustand gebracht werden.
Beim Hochfahren bzw. beim „Power Up" des Halbleiter-Bauelements 1, 6, 7 wird der Zustand des am Pin 9a anliegenden Signals TRST abgetastet.
Ist der Zustand des Signals TRST beim Hochfahren bzw. Power Up „logisch niedrig" (TRST = 0), werden entsprechende Daten (also eine „Null") in das o. g. (erste) Register (von dessen Inhalt der Zustand des Signals JTM abhängig ist), und das o. g. weitere Register (von dessen Inhalt der Zustand des Signals JTAG_PIN_EN abhängig ist) geschrieben.
Wie aus der ersten Zeile der o. g. Tabelle hervorgeht, sind – entsprechend dem Inhalt des (ersten) Registers, und des weiteren Registers – dann auch die Signale JTM und JTAG_PIN_EN „logisch niedrig" (JTM = 0, und JTAG_PIN_EN TRST = 0); der TAP-Controller 11b ist – aufgrund des „logisch niedrigen" Signals TRST – deaktiviert bzw. in einem Reset-Zustand, die o. g. bi-funktionalen Pins (d. h. die der o. g. zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e) werden – entsprechend wie die der o. g. ersten Pin-Teilmenge zugeordneten Pins 9f, 9g, 9h, 9i, 9k – als Applikations-Funktions-Pins verwendet (Normalbetriebs-Modus (a)).
Ändert sich – nach dem Hochfahren bzw. dem Power Up des Halbleiter-Bauelements 1, 6, 7 – der Zustand des Signals TRST, wird der Inhalt des (ersten) Registers (von dessen Inhalt der Zustand des Signals JTM abhängig ist) nicht geändert.
Demgegenüber wird – nach dem Hochfahren bzw. dem Power Up des Halbleiter-Bauelements 1, 6, 7 – jedes Mal dann, wenn das Signal TRST seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (positive Flanke des TRST-Signals), der Inhalt des weiteren Registers (von dessen Inhalt der Zustand des Signals JTAG_PIN_EN abhängig ist) auf „Eins" geändert (bzw. – falls bereits eine „Eins" in dem weiteren Register gespeichert ist – der Inhalt des weiteren Registers bei „Eins" belassen).
Um zu verhindern, dass während des Normalbetriebs-Modus (a) nicht – versehentlich – in einen Test- bzw. Debugging-Modus (Modi (b) bzw. (c)) gewechselt wird, kann – nach dem Durchführen entsprechender Test-Verfahren (bei welchen das Halbleiter-Bauelement 1, 6, 7 in den o. g. Test- bzw. Debugging-Modi (b) bzw. (c) betrieben wird), und vor der Auslieferung bzw. dem Einbau des Halbleiter-Bauelements 1, 6, 7 in das jeweilige Endgerät – sichergestellt werden, dass das Signal JTM (dann unabhängig vom Zustand des Signals TRST beim Hochfahren bzw. Power up) fortdauern in einem „logisch niedrigen" Zustand verbleibt.
Dies kann z. B. mit Hilfe entsprechender, zwischen eine Leitung, an der das Signal TRST anliegt, und dem (ersten) Register geschalteten Fuses erreicht werden (die – nach dem Durchführen entsprechender Test-Verfahren – durchgebrannt werden können, wodurch eine Änderung des Inhalts des (ersten) Registers durch das Signal TRST verhindert wird), oder z. B. mit Hilfe entsprechender BOOT Code Instruktionen, etc., etc.
Durch ein „logisch niedriges" Signal JTM (JTM = 0) kann die JTAG-Funktion (und damit der o. g. normale, und der o. g. spezielle, minimal-intrusive Test- bzw. Debugging-Modus (Modi (b) und (c))) blockiert werden (beispielsweise dadurch, dass durch ein „logisch niedriges" Signal JTM das JTAG Modul 11 insgesamt deaktiviert wird).
Hierdurch ist sichergestellt, dass während des Normalbetriebs-Modus (a) nicht in einen Test- bzw. Debugging-Modus (Modi (b) bzw. (c)) gewechselt wird.
Ist der Zustand des Signals TRST beim Hochfahren bzw. Power Up „logisch hoch" (TRST = 1), werden entsprechende Daten (also eine „Eins") in das o. g. (erste) Register (von dessen Inhalt der Zustand des Signals JTM abhängig ist), und das o. g. weitere Register (von dessen Inhalt der Zustand des Signals JTAG_PIN_EN abhängig ist) geschrieben.
Wie aus der zweiten Zeile der o. g. Tabelle hervorgeht, sind – entsprechend dem Inhalt des (ersten) Registers, und des weiteren Registers – dann auch die Signale JTM und JTAG_PIN_EN „logisch hoch" (JTM = 1, und JTAG_PIN_EN = 1).
Der TAP-Controller 11b ist aktiviert, und die o. g. bifunktionalen Pins (d. h. die der o. g. zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e) werden – anders als die der o. g. ersten Pin-Teilmenge zugeordneten Pins 9f, 9g, 9h, 9i, 9k – als JTAG-Test-Pins verwendet (Normaler Test- bzw. Debugging-Modus (b)).
Durch das „logisch hohe" Signal JTAG_PIN_EN (JTAG_PIN_EN = 1) wird erreicht, dass – wie oben erläutert – die der o. g. zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e – durch die o. g. in der Test-Schnittstellen-Einrichtung 8 vorgesehenen, durch das Signal JTAG_PIN_EN gesteuerten Schalt-Einrichtungen – elektrisch bzw. logisch mit entsprechenden Anschlüssen der TAP-Einrichtung 11a verbunden sind (und damit – über die TAP-Einrichtung 11a – mit der o. g. JTAG-Steuer-Einrichtung 11c).
Soll in den o. g. speziellen, minimal-intrusiven Test- bzw. Debugging-Modus (c) gewechselt werden, wird – während eines Modus, bei welchem die der o. g. zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e als JTAG-Test-Pins verwendet werden (insbesondere während des o. g. normalen Test- bzw. Debugging-Modus (b), und bei „logisch hohem" Zustand des TRST-Signals; vgl. die zweite Zeile der Tabelle) – das o. g. weitere Register (von dessen Inhalt der Zustand des Signals JTAG_PIN_EN abhängig ist) auf „Null" zurückgesetzt.
Entsprechend dem Inhalt des weiteren Registers (nämlich „Null") ist das Signal JTAG_PIN_EN dann „logisch niedrig" (JTAG_PIN_EN TRST = 0).
Zum Zurücksetzen des weiteren Registers kann ein spezieller JTAG-Befehl (nämlich ein spezieller Register-Rücksetz-Befehl) an den o. g. der zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e angelegt werden (und damit auch an der Test-Zugriffs-Port-(TAP-)Einrichtung 11a) (z. B. eine bestimmte Kombination bzw. Folge aus „Einsen" und „Nullen", welche vom TAP Controller 11b als Register-Rücksetz-Befehl erkannt wird (durch Vergleich mit einer im TAP Controller 11b abgespeicherten, entsprechenden Zahlen-Kombination bzw. – Folge)).
In Reaktion hierauf wird das weitere Register – gesteuert durch den TAP Controller 11b – auf „Null" zurückgesetzt; das Signal JTAG_PIN_EN wird „logisch niedrig" (JTAG_PIN_EN = 0).
Durch das „logisch niedrige" Signal JTAG_PIN_EN (JTAG_PIN_EN = 0) wird erreicht, dass – wie oben erläutert – die der o. g. zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e – durch die o. g. in der Test-Schnittstellen-Einrichtung 8 vorgesehenen, durch das Signal JTAG_PIN_EN gesteuerten Schalt-Einrichtungen – elektrisch bzw. logisch von entsprechenden Anschlüssen der TAP-Einrichtung 11a getrennt werden.
Aufgrund des am Pin 9a – weiterhin – angelegten „logisch hohen" Signals TRST (TRST = 1) bleibt der TAP-Controller 11b aktiviert (spezieller, minimal-intrusiver Test- bzw. Debugging-Modus (c), vgl. die vierte Zeile der Tabelle).
Im Fehlerfall kann – wie bereits oben erläutert wurde – vom minimal-intrusiven Test- bzw. Debugging-Modus (c) in den o. g. normalen Test- bzw. Debugging-Modus (b) zurückgewechselt werden.
Hierzu kann in einem Zwischenschritt (vgl. die dritte Zeile der Tabelle) zunächst ein Zustands-Wechsel des Signals TRST am Pin 9a von „logisch hoch" auf „logisch niedrig" erfolgen.
Wird dann der Zustand des Signals TRST am Pin 9a – zurück – von „logisch niedrig" auf „logisch hoch" gewechselt (positive Flanke des TRST-Signals), wird – wie oben erläutert – der Inhalt des weiteren Registers (von dessen Inhalt der Zustand des Signals JTAG_PIN_EN abhängig ist) auf „Eins" geändert.
Durch das Ändern des Zustands des Signals TRST (von „logisch niedrig" auf „logisch hoch") kann auch der (externe) Debugger, hier: das Test-Gerät 5 (von außen) von einem minimal-intrusiven Test- bzw. Debugging-Modus in einen normalen Test- bzw. Debugging-Modus wechseln bzw. gebracht werden. Alternativ oder zusätzlich können auch (noch) andere Ereignisse vorgesehen sein, die einen Wechsel des Test-Geräts 5 von einem minimal-intrusiven Test- bzw. Debugging-Modus in einen normalen Test- bzw. Debugging-Modus zur Folge haben.
Wird – wie oben erläutert (durch den Zustands-Wechsel des Signals TRST) – der Inhalt des weiteren Registers auf „Eins" geändert, wechselt das Signal JTAG_PIN_EN wechselt dann auf „logisch hoch" (JTAG_PIN_EN = 1) (vgl. auch die zweite Zeile der o. g. Tabelle), wodurch – wie oben erläutert – die der o. g. zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e (durch die in der Test-Schnittstellen-Einrichtung 8 vorgesehenen, durch das Signal JTAG_PIN_EN gesteuerten Schalt-Einrichtungen) wieder elektrisch bzw. logisch mit entsprechenden Anschlüssen der TAP-Einrichtung 11a verbunden werden (und damit – über die TAP-Einrichtung 11a – mit der o. g. JTAG-Steuer-Einrichtung 11c).
Es können dann – wie oben beschrieben – die zur Auswertung des fehlerhaften, während des minimal-intrusiven Test- bzw. Debugging-Modus (c) durchgeführten Tests notwendigen Daten an das o. g. Test-Gerät 5 übertragen werden (insbesondere unter Verwendung entsprechender – dann (wieder) als JTAG-Test-Pins eingesetzter, der o. g. zweiten Pin-Teilmenge zugeordneter – Pins 9b, 9c, 9d, 9e (z. B. mittels eines entsprechenden, am o. g. Pin 9e ausgegebenen Signals TDO, etc.)).
Um z. B. zu verhindern, dass die der zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e beim „Reaktivieren" der JTAG-Funktion (Wechsel vom o. g. minimal-intrusiven Test- bzw. Debugging-Modus (c) in den o. g. normalen Test- bzw. Debugging-Modus (b)) falsch (z. B. in der „falschen" Richtung, etc.) verwendet werden, kann auf dem Halbleiter-Bauelement 1, 6, 7 eine Einrichtung vorgesehen sein, die die der zweiten Pin-Teilmenge zugeordneten Pins 9b, 9c, 9d, 9e während des Wechsels (d. h. dann, wenn während des minimal-intrusiven Test- bzw. Debugging-Modus (c) das Signal TRST „logisch niedrig" wird (dritte Zeile der Tabelle)) elektrisch bzw. logisch vom Inneren des Halbleiter-Bauelements 1, 6, 7, insbesondere der Test-Schnittstellen-Einrichtung 8 isoliert.
Wie aus den Ausführungen oben hervorgeht, kann beim hier erläuterten Ausführungsbeispiel die Zahl der „reinen" Test-Pins gering gehalten werden (es wird nämlich nur ein einziger „reiner" Test-Pin benötigt (nämlich der Pin 9a)); dennoch kann die Funktion der – im normalen Test- bzw. Debugging-Modus (b) als Test-Pin genutzten – Pins 9b, 9c, 9d, 9e, 9f getestet werden (nämlich beim o. g. minimal-intrusiven Test- bzw. Debugging-Modus (c)).

1: Halbleiter-Bauelement
2: CPU Core
3: Bus-System
4a: Speicher-Einrichtung
4b: Speicher-Einrichtung
5: Test-Gerät
6: Bauelement
7: Bauelemen
8: Test-Schnittstellen-Einrichtung
9: Pins
10: Test-Gerät-Anschlüsse
11: JTAG Modul
11a: Test-Zugriffs-Port-Einrichtung
11b: TAP-Controller
11c: JTAG-Steuer-Einrichtung
12: Chip-Funktions-Steuer-Einrichtung
18: test tray

Claims

Verfahren zum Betreiben eines Halbleiter-Bauelements (1, 6, 7) mit einem darauf vorgesehenen Test-Modul (11), welches eine Test-Steuereinrichtung (11c) zur Steuerung der Durchführung eines Halbleiter-Bauelement-Tests aufweist, wobei mindestens ein Pin (9b, 9c, 9d, 9e) des Halbleiter-Bauelements (1, 6, 7) in einem Normalbetriebs-Modus des Halbleiter-Bauelements (1, 6, 7) als Applikations-Funktions-Pin, und in einem ersten Test-Betriebs-Modus elektrisch und/oder logisch mit dem Test-Modul (11) verbunden als Test-Pin zur Ein- und/oder Ausgabe entsprechender Test-Signale, und ein weiterer Pin (9a) im ersten Test-Betriebs-Modus, in einem zweiten Test-Betriebs-Modus und im Normalbetriebs-Modus als Test-Pin betrieben wird, und der mindestens eine Pin (9b, 9c, 9d, 9e) in dem zweiten Test-Betriebs-Modus des Halbleiter-Bauelements (1, 6, 7) zunächst elektrisch und/oder logisch von dem Test-Modul (11) getrennt als Applikations-Funktions-Pin (9b, 9c, 9d, 9e), und – nach Ermittlung eines Halbleiter-Bauelement-Test-Fehlers durch die Test-Steuereinrichtung (11c) – als Test-Pin zur Ein- und/oder Ausgabe entsprechender Test-Signale betrieben wird.
Verfahren nach Anspruch 1, wobei das Test-Modul ein JTAG-Test-Modul (11) ist.
Verfahren nach Anspruch 2, wobei der mindestens eine Pin (9b, 9c, 9d, 9e) im ersten Test-Betriebs-Modus als JTAG-Test-Pin zur Ein- und/oder Ausgabe entsprechender JTAG-Test-Signale verwendet wird.
Verfahren nach Anspruch 3, wobei die JTAG-Test-Signale TCK- und/oder TMS- und/oder TDI- und/oder TDO-Signale sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei bei einem ersten Zustand eines Steuer-Signals (JTAG_PIN_EN) der mindestens eine Pin (9b, 9c, 9d, 9e) elektrisch und/oder logisch mit dem Test-Modul (11) verbunden wird, und bei einem zweiten Zustand des Steuer-Signals (JTAG_PIN_EN) elektrisch und/oder logisch von dem Test-Modul (11) getrennt wird.
Verfahren nach Anspruch 5, wobei in Reaktion auf einen Zustands-Wechsel eines an dem weiteren Pin (9a) anliegenden Signals (TRST) der Zustand des Steuer-Signals (JTAG_PIN_EN) gewechselt wird.
Verfahren nach Anspruch 5 oder 6, wobei – im ersten Test-Betriebs-Modus – der Zustand des Steuer-Signals (JTAG_PIN_EN) durch ein an dem mindestens einen Pin (9b, 9c, 9d, 9e) anliegendes Signal gewechselt wird.