JP4173768B2 - 回路装置およびその動作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、相互に接続される複数の半導体集積回路を備えた回路装置およびその動作方法に関する。
【０００２】
【従来の技術】
各種回路装置にはＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）、ＶＬＳＩ(Very Large Scale Integrated Circuit：超大規模集積回路）等の各種半導体集積回が用いられている。このような半導体集積回路は、データ信号を伝送するデータバスおよびアドレス信号を伝送するアドレスバスを含み、データバスに接続される複数のデータピンおよびアドレスバスに接続される複数のアドレスピンを有する。
【０００３】
複数の半導体集積回路を相互に接続して使用する場合には、複数の半導体集積回路の対応するデータピン同士および対応するアドレスピン同士が接続される。
【０００４】
最近では、各外部ピンをスイッチ回路によりアドレスバス、データバスまたは制御バスに選択的に接続することが可能な半導体記憶装置が提案されている（例えば、特許文献１参照）。それにより、各外部ピンの機能を変更することが可能となる。
【０００５】
【特許文献１】
特開平８−２２１９７７号公報
【０００６】
【発明が解決しようとする課題】
相互に接続された複数の半導体集積回路において、各半導体集積回路のデータピンの配置を第三者に知られた場合、市販されている工具を用いてデータバス上のデータ信号を外部ピンから引き出し、容易に他の記憶装置に読み込むことが可能となる。このため、データのセキュリティを確保することが困難となる。特に、デジタルの映像データまたはデジタルの音声データは、複写により品質が劣化しないため、高品質の映像データまたは音声データを不正に複写することが容易になる。
【０００７】
本発明の目的は、信号の不正な引き出しが防止された回路装置およびその動作方法を提供することである。
【０００８】
【課題を解決するための手段】
第１の発明に係る回路装置は、同種類の複数の信号を受ける複数の第１の信号ピンを有し、複数の信号に関する処理を行う第１の回路部を含む第１の半導体集積回路と、複数の信号を受ける複数の第２の信号ピンを有し、複数の信号に関する処理を行う第２の回路部を含む第２の半導体集積回路と、変更情報を信号線を介して送信する第３の半導体集積回路とを備え、複数の第１の信号ピンと複数の第２の信号ピンとは相互に接続され、第１の半導体集積回路は、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更する第１の対応関係変更部をさらに含み、第１の対応関係変更部は、第３の半導体集積回路により送信される変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更し、第３の半導体集積回路は、変更情報の送信前に信号線の電圧に基づいて認証動作を行うものである。
【０００９】
本発明に係る回路装置においては、第１の半導体集積回路の第１の回路部と複数の第１の信号ピンとの間で同種類の複数の信号が伝送され、第２の半導体集積回路の第２の回路部と複数の第２の信号ピンとの間で同種類の複数の信号が伝送される。また、第１の半導体集積回路の複数の第１の信号ピンと第２の半導体集積回路の複数の第２の信号ピンとの間で複数の同種類の複数の信号が伝送される。
【００１０】
この場合、第３の半導体集積回路により任意の変更情報が送信される。その変更情報に基づいて第１の対応関係変更部により第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が任意に変更される。それにより、複数の第１の信号ピン上および複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから第１の回路部における複数の信号を不正に引き出すことが防止される。その結果、第１の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第３の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第３の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【００１１】
複数の信号はデータ信号であり、複数の第１の信号ピンは複数の第１のデータピンであり、複数の第２の信号ピンは複数の第２のデータピンであってもよい。
【００１２】
この場合、第１の対応関係変更部により第１の回路部における複数のデータ信号と複数の第１のデータピンとの対応関係が変更される。それにより、複数の第１のデータピン上および複数の第２のデータピン上の複数のデータ信号の配列は、第１の回路部における複数のデータ信号の配列と異なる。したがって、第三者が複数の第１のデータピンまたは複数の第２のデータピンから第１の回路部における複数のデータ信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のデータ信号のセキュリティを確保することができる。
【００１３】
同種類の複数の信号はアドレス信号であり、複数の第１の信号ピンは複数の第１のアドレスピンであり、複数の第２の信号ピンは複数の第２のアドレスピンであってもよい。
【００１４】
この場合、第１の対応関係変更部により第１の回路部における複数のアドレス信号と複数の第１のアドレスピンとの対応関係が変更される。それにより、複数の第１のアドレスピン上および複数の第２のアドレスピン上の複数のアドレス信号の配列は、第１の回路部における複数のアドレス信号の配列と異なる。したがって、第三者が複数の第１のアドレスピンまたは複数の第２のアドレスピンから第１の回路部における複数のアドレス信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のアドレス信号のセキュリティを確保することができる。
【００１５】
複数の信号は複数のデータ信号および複数のアドレス信号であり、複数の第１の信号ピンは複数の第１のデータピンおよび複数の第１のアドレスピンであり、複数の第２の信号ピンは複数の第２のデータピンおよび複数の第２のアドレスピンであり、複数の第１のデータピンと複数の第２のデータピンとが相互に接続され、複数の第１のアドレスピンと複数の第２のアドレスピンとが相互に接続され、第１の対応関係変更部は、第１の回路部における複数の第１のデータ信号と複数の第１のデータピンとの対応関係および第１の回路部における複数の第１のアドレス信号と複数の第１のアドレスピンとの対応関係を変更してもよい。
【００１６】
この場合、第１の対応関係変更部により第１の回路部における複数のデータ信号と複数の第１のデータピンとの対応関係および複数のアドレス信号と複数の第１のアドレスピンとの対応関係が変更される。それにより、複数の第１のデータピン上および複数の第２のデータピン上の複数のデータ信号の配列は、第１の回路部における複数のデータ信号の配列と異なる。また、複数の第１のアドレスピン上および複数の第２のアドレスピン上の複数のアドレス信号の配列は、第１の回路部における複数のアドレス信号の配列と異なる。
【００１７】
したがって、第三者が複数の第１のデータピンまたは複数の第２のデータピンから第１の回路部における複数のデータ信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のデータ信号のセキュリティを確保することができる。また、第三者が複数の第１のアドレスピンまたは複数の第２のアドレスピンから第１の回路部における複数のアドレス信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のアドレス信号のセキュリティを確保することができる。
【００２０】
第１の対応関係変更部は、定期的または不定期に異なる変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更してもよい。
【００２１】
この場合、定期的または不定期に第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更されるので、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が第三者により容易に読み取られることを防止することができる。
【００２５】
第１の半導体集積回路には、予め識別情報が与えられ、第３の半導体集積回路は、識別情報の送信を要求し、送信された識別情報に基づいて認証動作を行ってもよい。
【００２６】
この場合、識別情報に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【００３３】
変更情報は予め暗号化され、第１の対応関係変更部は、暗号化された変更情報を解読し、解読された変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更してもよい。
【００３４】
この場合、変更情報が第三者により容易に読み取られることを防止することができる。
【００３５】
第２の半導体集積回路は、第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係を変更する第２の対応関係変更部をさらに含んでもよい。
【００３６】
この場合、第１の対応関係変更部により第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更されるとともに、第２の対応関係変更部により第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係が変更される。
【００３７】
それにより、複数の第１の信号ピン上および複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列および第２の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから複数の信号を引き出した場合でも、第１の回路部および第２の回路部における複数の信号のセキュリティを確保することができる。
【００３８】
第２の対応関係変更部は、変更情報に基づいて第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係を変更してもよい。
【００３９】
この場合、変更情報を任意に設定することにより第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係および第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係を任意に変更することができる。
【００４６】
第１の対応関係変更部は、第１の回路部に接続される複数の第１の端子と、複数の第１の信号ピンに接続される複数の第２の端子と、複数の第１の端子と複数の第２の端子との接続状態を変更する切替回路とを含んでもよい。
【００４７】
この場合、切替回路において複数の第１の端子と複数の第２の端子との接続状態が変更されることにより、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更される。
【００４８】
第１の対応関係変更部は、第１の回路部の処理に用いられる複数の信号を並び替えるプログラムを含んでもよい。
【００４９】
この場合、プログラムにより第１の回路部の処理に用いられる複数の信号が並び替えられることにより、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更される。
【００５０】
第２の本発明に係る回路装置の動作方法は、相互に接続された第１および第２の半導体集積回路を備える回路装置の動作方法であって、第１の半導体集積回路において複数の第１の信号ピンと第１の回路部との間で同種類の複数の信号を伝送するステップと、第２の半導体集積回路において複数の第２の信号ピンと第２の回路部との間で複数の信号を伝送するステップと、複数の第１の信号ピンと複数の第２の信号ピンとの間で複数の信号を伝送するステップと、第３の半導体集積回路装置により信号線を介して変更情報を送信するステップと、第３の半導体集積回路により送信される変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更するステップと、第３の半導体集積回路による変更情報の送信前に信号線の電圧に基づいて認証動作を行うステップとを備えたものである。
【００５１】
本発明に係る回路装置の動作方法によれば、第１の半導体集積回路の第１の回路部と複数の第１の信号ピンとの間で同種類の複数の信号が伝送され、第２の半導体集積回路の第２の回路部と複数の第２の信号ピンとの間で同種類の複数の信号が伝送される。また、第１の半導体集積回路の複数の第１の信号ピンと第２の半導体集積回路の複数の第２の信号ピンとの間で複数の同種類の複数の信号が伝送される。
【００５２】
この場合、第３の半導体集積回路により任意の変更情報が送信される。その変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が任意に変更される。それにより、複数の第１の信号ピンおよび複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから第１の回路部における複数の信号を不正に引き出すことが防止される。その結果、第１の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第３の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第３の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【００５３】
【発明の実施の形態】
（１）第１の実施の形態
図１は本発明の第１の実施の形態に係る回路装置の構成を示すブロック図である。
【００５４】
図１の回路装置は、ＬＳＩ１００、ＬＳＩ２００およびマスタＬＳＩ５００により構成される。ＬＳＩ１００、ＬＳＩ２００およびマスタＬＳＩ５００は、１つの機器内に設けられていてもよく、あるいはそれぞれ別々の機器内に設けられてもよい。
【００５５】
ＬＳＩ１００は、演算部１０１および切替回路１０２を含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤを有する。演算部１０１は、予め定められたプログラムに従って各種処理を実行する。演算部１０１には、データ信号を伝送する内部データバスＤＢ１が接続されている。内部データバスＤＢ１は、並列な複数のデータ線Ｄａ，Ｄｂ，Ｄｃ，Ｄｄを含む。本実施の形態では、内部データバスＤＢ１は４ビット幅を有する。切替回路１０２は、端子ａ，ｂ，ｃ，ｄおよび端子Ａ，Ｂ，Ｃ，Ｄを有する。切替回路１０２の端子ａ〜ｄは、それぞれデータ線Ｄａ〜Ｄｄに接続されている。切替回路１０２の端子Ａ〜Ｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。
【００５６】
ＬＳＩ２００は、演算部２０１および切替回路２０２を含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤを有する。演算部２０１は、予め定められたプログラムに従って各種処理を実行する。演算部２０１には、データ信号を伝送する内部データバスＤＢ２が接続されている。内部データバスＤＢ２は、並列な複数のデータ線Ｄａ，Ｄｂ，Ｄｃ，Ｄｄを含む。本実施の形態では、内部データバスＤＢ２は４ビット幅を有する。切替回路２０２は、端子ａ，ｂ，ｃ，ｄおよび端子Ａ，Ｂ，Ｃ，Ｄを有する。切替回路２０２の端子ａ〜ｄは、それぞれデータ線Ｄａ〜Ｄｄに接続されている。切替回路２０２の端子Ａ〜Ｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。
【００５７】
ＬＳＩ１００のデータピンＤＡ〜ＤＤとＬＳＩ２００のデータピンＤＡ〜ＤＤとは外部データバスＤＢ０を介して相互に接続されている。
【００５８】
ＬＳＩ１００，２００により処理されるデータ信号は、映像データ信号、音声データ信号等であるが、データ信号の種類はこれらに限定されず、種々のデータ信号が用いられる。
【００５９】
マスタＬＳＩ５００は、例えばマイクロコンピュータから構成される。マスタＬＳＩ５００は、制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に制御信号ＣＮＴを与える。制御信号ＣＮＴには、後述する切替テーブルＴＢＬが含まれる。演算部１０１は、マスタＬＳＩ５００から与えられる切替テーブルＴＢＬから切替回路１０２を切り替えるための切替制御信号ＳＥＤを生成する。演算部２０１は、マスタＬＳＩ５００から与えられる切替テーブルＴＢＬから切替回路２０２を切り替えるための切替制御信号ＳＥＤを生成する。ここで、切替テーブルＴＢＬは、切替回路１０２，２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態を指示する。
【００６０】
また、マスタＬＳＩ５００は、制御信号線ＣＬの電圧の低下を検知する電圧検知回路５０１を内蔵する。
【００６１】
図２は図１の切替回路１０２の構成の一例を示す回路図である。なお、図１の切替回路２０２の構成も、図２の切替回路１０２の構成と同様である。
【００６２】
図２に示すように、切替回路１０２は、複数のスイッチＳＷ１〜ＳＷ１６により構成される。本実施の形態では、切替回路１０２は１６個のスイッチＳＷ１〜ＳＷ１６により構成される。端子ａは、スイッチＳＷ１〜ＳＷ４を介してそれぞれ端子Ａ〜Ｄに接続されている。端子ｂは、スイッチＳＷ５〜ＳＷ８を介してそれぞれ端子Ａ〜Ｄに接続されている。端子ｃは、スイッチＳＷ９〜ＳＷ１２を介してそれぞれ端子Ａ〜Ｄに接続されている。端子ｄは、スイッチＳＷ１３〜ＳＷ１６を介してそれぞれ端子Ａ〜Ｄに接続されている。
【００６３】
スイッチＳＷ１〜ＳＷ１６には、それぞれオンオフ制御信号Ｓ１〜Ｓ１６が与えられる。スイッチＳＷ１〜ＳＷ１６は、それぞれオンオフ制御信号Ｓ１〜Ｓ１６に応答してオンまたはオフする。オンオフ制御信号Ｓ１〜Ｓ１６が切替制御信号ＳＥＤを構成する。スイッチＳＷ１〜ＳＷ１６は、切替制御信号ＳＥＤに応答して端子ａ〜ｄの各々と端子Ａ〜Ｄの各々とが一対一に対応するように切り替えられる。
【００６４】
次に、図１の回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、演算部２０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００６５】
ＬＳＩ１００からＬＳＩ２００にデータ信号を伝送する場合には、ＬＳＩ１００の演算部１０１から内部データバスＤＢ１に出力されたデータ信号が、切替回路１０２、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、切替回路２０２および内部データバスＤＢ２を介してＬＳＩ２００の演算部２０１に入力される。
【００６６】
ＬＳＩ２００からＬＳＩ１００にデータ信号を伝送する場合には、ＬＳＩ２００の演算部２０１から内部データバスＤＢ２に出力されたデータ信号が、切替回路２０２、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、切替回路１０２および内部データバスＤＢ１を介してＬＳＩ１００の演算部１０１に入力される。
【００６７】
このように、マスターＬＳＩ５００により与えられた切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００６８】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００６９】
また、マスターＬＳＩ５００は、暗号化された切替テーブルＴＢＬを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与えてもよい。この場合、演算部１０１，２０１には、暗号を解読するためのキーが予め与えられている。演算部１０１，２０１は、予め与えられたキーを用いて暗号化された切替テーブルＴＢＬを解読することにより切替制御信号ＳＥＤを生成し、切替回路１０２，２０２に与える。それにより、制御信号線ＣＬ上の切替テーブルＴＢＬが第三者により容易に読み取られることを防止することができる。
【００７０】
マスターＬＳＩ５００の電圧検知回路５０１は、制御信号線ＣＬの電圧が所定値以上低下したか否かを検知する。制御信号線ＣＬに他の装置が不正に接続された場合には、制御信号線ＣＬの電圧が低下する。したがって、マスターＬＳＩ５００は、制御信号線ＣＬの電圧が所定値以上低下したか否かに基づいて、制御信号線ＣＬに接続されるＬＳＩの認証動作を行う。制御信号線ＣＬの電圧が所定値以上低下したことを電圧検知回路５０１が検知した場合には、マスターＬＳＩ５００は、制御信号線ＣＬに切替テーブルＴＢＬを出力しない。それにより、制御信号線ＣＬ上の切替テーブルＴＢＬが第三者により不正に読み取られることを防止することができる。
【００７１】
また、マスターＬＳＩ５００は、起動時または定期的に、異なる切替テーブルＴＢＬを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与えてもよい。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００７２】
（２）第２の実施の形態
図３は本発明の第２の実施の形態に係る回路装置の構成を示すブロック図である。
【００７３】
図３の回路装置が図１の回路装置と異なるのは、ＬＳＩ１００が半導体メモリからなる内部記憶装置１０４をさらに含み、ＬＳＩ２００が半導体メモリからなる内部記憶装置２０４をさらに含む点である。
【００７４】
内部記憶装置１０４，２０４には、予め所定の識別情報がそれぞれ記憶されている。まず、マスターＬＳＩ５００は、制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に識別情報の送信を要求する。それにより、演算部１０１および演算部２０１は、それぞれ内部記憶装置１０４および内部記憶装置２０４に記憶された識別情報を読み出し、制御信号線ＣＬを介してマスターＬＳＩ５００に送信する。マスターＬＳＩ５００は、制御信号線ＣＬを介して受信した識別情報に基づいて、制御信号線ＣＬに接続されるＬＳＩの認証動作を行う。マスターＬＳＩ５００は、正規の識別情報を受信しない場合には、制御信号線ＣＬに切替テーブルＴＢＬを出力しない。それにより、制御信号線ＣＬ上の切替テーブルＴＢＬが第三者により不正に読み取られることを防止することができる。
【００７５】
（３）第１の参考形態
図４は本発明の第１の参考形態に係る回路装置の構成を示すブロック図である。
【００７６】
図４の回路装置が図１の回路装置と異なるのは、マスターＬＳＩ５００および制御信号線ＣＬが設けられていない点である。
【００７７】
ＬＳＩ１００の演算部１０１は、予め設定されたプログラムに従って切替テーブルＴＢＬを作成し、その切替テーブルＴＢＬを内部データバスＤＢ１、切替回路１０２、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、切替回路２０２および内部データバスＤＢ２を介してＬＳＩ２００の演算部２０１に送信する。
【００７８】
次に、ＬＳＩ１００の演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、ＬＳＩ２００の演算部２０１は、受信した切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００７９】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。
【００８０】
このように、ＬＳＩ１００の演算部１０１により生成された切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００８１】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００８２】
また、演算部１０１は、起動時または定期的に、異なる切替テーブルＴＢＬを作成してもよい。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００８３】
（４）第２の参考形態
図５は本発明の第２の参考形態に係る回路装置の構成を示すブロック図である。
【００８４】
図５の回路装置が図４の回路装置と異なるのは、ＬＳＩ１００が半導体メモリからなる内部記憶装置１１０をさらに含む点である。
【００８５】
内部記憶装置１１０には、予め切替テーブルＴＢＬが記憶されている。ＬＳＩ１００の演算部１０１は、内部記憶装置１１０から切替テーブルＴＢＬを読み出し、その切替テーブルＴＢＬを内部データバスＤＢ１、切替回路１０２、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、切替回路２０２および内部データバスＤＢ２を介してＬＳＩ２００の演算部２０１に送信する。
【００８６】
次に、ＬＳＩ１００の演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、ＬＳＩ２００の演算部２０１は、受信した切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００８７】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。
【００８８】
このように、内部記憶装置１１０に記憶された切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００８９】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００９０】
また、内部記憶装置１１０に複数の異なる切替テーブルＴＢＬが記憶されてもよい。その場合、演算部１０１は、起動時または定期的に、異なる切替テーブルＴＢＬを内部記憶装置１１０から読み出すことができる。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００９１】
また、内部記憶装置１１０が暗号化された切替テーブルＴＢＬを記憶してもよい。この場合、演算部１０１には、暗号を解読するためのキーが予め与えられている。演算部１０１は、予め与えられたキーを用いて内部記憶装置１１０から読み出された切替テーブルＴＢＬを解読することにより切替制御信号ＳＥＤを生成する。それにより、内部記憶装置１１０に記憶された切替テーブルＴＢＬが第三者により容易に読み取られることを防止することができる。
【００９２】
（５）第３の参考形態
図６は本発明の第３の参考形態に係る回路装置の構成を示すブロック図である。
【００９３】
図６の回路装置が図５の回路装置と異なるのは、ＬＳＩ２００が内部記憶装置２１０をさらに含む点である。
【００９４】
内部記憶装置１１０および内部記憶装置２１０には、予め切替テーブルＴＢＬが記憶されている。ＬＳＩ１００の演算部１０１は、内部記憶装置１１０から切替テーブルＴＢＬを読み出し、その切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、ＬＳＩ２００の演算部２０１は、内部記憶装置２１０から切替テーブルＴＢＬを読み出し、その切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００９５】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。
【００９６】
このように、内部記憶装置１１０，２１０に記憶された切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００９７】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００９８】
また、内部記憶装置１１０，２１０に複数の異なる切替テーブルＴＢＬが記憶されてもよい。その場合、演算部１０１，２０１は、起動時または定期的に、異なる切替テーブルＴＢＬを内部記憶装置１１０，２１０から読み出すことができる。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００９９】
また、内部記憶装置１１０，２１０は、暗号化された切替テーブルＴＢＬを記憶してもよい。この場合、演算部１０１，２０１には、暗号を解読するためのキーが予め与えられている。演算部１０１，２０１は、予め与えられたキーを用いて内部記憶装置１１０，２１０から読み出された切替テーブルＴＢＬを解読することにより切替制御信号ＳＥＤを生成し、それぞれ切替回路１０２，２０２に与える。それにより、内部記憶装置１１０，２１０に記憶された切替テーブルＴＢＬが第三者により容易に読み取られることを防止することができる。
【０１００】
（６）第３の実施の形態
図７は本発明の第３の実施の形態に係る回路装置の構成を示すブロック図である。
【０１０１】
図７の回路装置が図１の回路装置と異なるのは次の点である。
ＬＳＩ１００は、アドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨをさらに有する。演算部１０１には、アドレス信号を伝送する内部アドレスバスＡＢ１がさらに接続されている。内部アドレスバスＡＢ１は、並列な複数のアドレス線Ａｅ，Ａｆ，Ａｇ，Ａｈを含む。本実施の形態では、内部アドレスバスＡＢ１は４ビット幅を有する。アドレス線Ａｅ〜ＡｈはそれぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１０２】
ＬＳＩ２００は、アドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨをさらに有する。演算部２０１には、アドレス信号を伝送する内部アドレスバスＡＢ２がさらに接続されている。内部アドレスバスＡＢ２は、並列な複数のアドレス線Ａｅ，Ａｆ，Ａｇ，Ａｈを含む。本実施の形態では、内部アドレスバスＡＢ２は４ビット幅を有する。アドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１０３】
ＬＳＩ１００のアドレスピンＡＥ〜ＡＨとＬＳＩ２００のアドレスピンＡＥ〜ＡＨとは外部アドレスバスＡＢ０を介して相互に接続されている。
【０１０４】
次に、図７の回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、演算部２０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【０１０５】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。同時に、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でアドレス信号が送受信される。
【０１０６】
このように、マスターＬＳＩ５００により与えられる切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【０１０７】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【０１０８】
（７）第４の実施の形態
図８は本発明の第４の実施の形態に係る回路装置の構成を示すブロック図である。
【０１０９】
図８の回路装置が図７の回路装置と異なるのは、ＬＳＩ１００が切替回路１０３をさらに含み、ＬＳＩ２００が切替回路２０３をさらに含む点である。
【０１１０】
ＬＳＩ１００の切替回路１０３は、端子ｅ，ｆ，ｇ，ｈおよび端子Ｅ，Ｆ，Ｇ，Ｈを有する。切替回路１０３の端子ｅ〜ｈは、それぞれアドレス線Ａｅ〜Ａｈに接続されている。切替回路１０３の端子Ｅ〜Ｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。ＬＳＩ２００の切替回路２０３は、端子ｅ，ｆ，ｇ，ｈおよび端子Ｅ，Ｆ，Ｇ，Ｈを有する。切替回路２０３の端子ｅ〜ｈは、それぞれアドレス線Ａｅ〜Ａｈに接続されている。切替回路２０３の端子Ｅ〜Ｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１１１】
次に、図８の回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤ，ＳＥＡを生成し、それぞれ切替回路１０２，１０３に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。切替回路１０３においては、切替制御信号ＳＥＡに基づいて端子ｅ〜ｈの各々が端子Ｅ〜Ｈのいずれかに接続される。同様に、演算部２０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤ，ＳＥＡを生成し、それぞれ切替回路２０２，２０３に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。また、切替回路２０３においては、切替制御信号ＳＥＡに基づいて端子ｅ〜ｈの各々が端子Ｅ〜Ｈのいずれかに接続される。
【０１１２】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。同時に、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でアドレス信号が送受信される。
【０１１３】
このように、マスターＬＳＩ５００により与えられた切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【０１１４】
また、切替テーブルＴＢＬに基づいて切替回路１０３の端子ｅ〜ｈと端子Ｅ〜Ｈとの接続状態および切替回路２０３の端子ｅ〜ｈと端子Ｅ〜Ｈとの接続状態が任意に切り替えられる。それにより、外部アドレスバスＡＢ０上のアドレス信号がＬＳＩ１００の内部アドレスバスＡＢ１上のアドレス信号およびＬＳＩ２００の内部アドレスバスＡＢ２上のアドレス信号と異なる。
【０１１５】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。また、第三者がＬＳＩ１００またはＬＳＩ２００のアドレスピンＡＥ〜ＡＨからアドレス信号を引き出した場合でも、内部アドレスバスＡＢ１，ＡＢ２上のアドレス信号のセキュリティを確保することができる。
【０１１６】
（８）第５の実施の形態
図９は本発明の第５の実施の形態に係る回路装置の構成を示すブロック図である。
【０１１７】
図９の回路装置は、ＬＳＩ１００ａ、ＬＳＩ２００ａおよびマスタＬＳＩ５００により構成される。
【０１１８】
ＬＳＩ１００ａは、演算部１０１ａを含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤおよびアドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨを有する。演算部１０１ａは、データ信号の並び替えを行うためのレジスタ１０６およびアドレス信号の並び替えを行うためのレジスタ１０７を内蔵する。演算部１０１ａには、データ信号を伝送する内部データバスＤＢ１およびアドレス信号を伝送する内部アドレスバスＡＢ１が接続されている。内部データバスＤＢ１の複数のデータ線Ｄａ〜Ｄｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。内部アドレスバスＡＢ１の複数のアドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１１９】
ＬＳＩ２００ａは、演算部２０１ａを含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤおよびアドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨを有する。演算部２０１ａは、データ信号の並び替えを行うためのレジスタ２０６およびアドレス信号の並び替えを行うためのレジスタ２０７を内蔵する。演算部２０１ａには、データ信号を伝送する内部データバスＤＢ２およびアドレス信号を伝送する内部アドレスバスＡＢ２が接続されている。内部データバスＤＢ２の複数のデータ線Ｄａ〜Ｄｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。内部アドレスバスＡＢ２の複数のアドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１２０】
次に、図９の回路装置の動作を説明する。ここでは、ＬＳＩ１００ａの演算部１０１ａからＬＳＩ２００ａの演算部２０１ａにデータ信号を送信する場合の動作を説明する。図１０は図９の回路装置におけるＬＳＩ１００ａの演算部１０１ａのデータ信号送信動作の一例を示すフローチャートである。図１１は図９の半導体集積回路装置におけるＬＳＩ２００ａの演算部２０１ａのデータ信号受信動作の一例を示すフローチャートである。
【０１２１】
まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００ａの演算部１０１ａおよびＬＳＩ２００ａの演算部２０１ａに与える。
【０１２２】
図１０に示すように、ＬＳＩ１００ａの演算部１０１ａは、送信すべきデータ信号をレジスタ１０６に格納する（ステップＳ１）。次に、演算部１０１ａは、切替テーブルＴＢＬに基づいてレジスタ１０６のデータ信号を並び替える（ステップＳ２）。
【０１２３】
また、演算部１０１ａは、送信すべきアドレス信号をレジスタ１０７に格納する（ステップＳ３）。次に、演算部１０１ａは、切替テーブルＴＢＬに基づいてレジスタ１０７のアドレス信号を並び替える（ステップＳ４）。
【０１２４】
次に、演算部１０１ａは、レジスタ１０６のデータ信号をデータピンＤＡ〜ＤＤに出力する（ステップＳ５）。また、演算部１０１ａは、レジスタ１０７のアドレス信号をアドレスピンＡＥ〜ＡＨに出力する（ステップＳ６）。
【０１２５】
図１１に示すように、ＬＳＩ２００ａの演算部２０１ａは、データピンＤＡ〜ＤＤのデータ信号をレジスタ２０６に格納する（ステップＳ１１）。また、演算部２０１ａは、切替テーブルＴＢＬに基づいてレジスタ２０６のデータ信号を並び替える（ステップＳ１２）。
【０１２６】
演算部２０１ａは、アドレスピンＡＥ〜ＡＨのアドレス信号をレジスタ２０７に格納する（ステップＳ１３）。また、演算部２０１ａは、切替テープルＴＢＬに基づいてレジスタ２０６のアドレス信号を並び替える（ステップＳ１４）。
【０１２７】
演算部２０１ａは、レジスタ２０６のデータ信号を入力する（ステップＳ１５）。また、演算部２０１ａは、レジスタ２０７のアドレス信号を入力する（ステップＳ１６）。
【０１２８】
このようにして、ＬＳＩ１００ａの演算部１０１ａからＬＳＩ２００ａの演算部２０１ａにデータ信号が送信される。
【０１２９】
このように、マスターＬＳＩ５００により与えられた切替テーブルＴＢＬに基づいてＬＳＩ１００ａの演算部１０１ａから送信されるべきデータ信号およびアドレス信号のソフトウエアによる並び替えが行われ、ＬＳＩ２００ａの演算部２０１ａで受信されるデータ信号およびアドレス信号のソフトウエアによる並び替えが行われる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００ａの演算部１０１ａ内で処理されるデータ信号およびＬＳＩ２００ａの演算部２０１ａ内で処理されるデータ信号と異なる。また、外部アドレスバスＡＢ０上のアドレス信号がＬＳＩ１００ａの演算部１０１ａ内で処理されるアドレス信号およびＬＳＩ２００ａの演算部２０１ａ内で処理されるアドレス信号と異なる。
【０１３０】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。また、第三者がＬＳＩ１００ａまたはＬＳＩ２００ａのアドレスピンＡＥ〜ＡＨからアドレス信号を引き出した場合でも、内部アドレスバスＡＢ１，ＡＢ２上のアドレス信号のセキュリティを確保することができる。
【０１３１】
（９）第６の実施の形態
図１２は本発明の第６の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。
【０１３２】
図１１の半導体集積回路装置が図８の半導体集積回路装置と異なるのは、ＬＳＩ２００の代わりにＬＳＩ２００ｂが設けられている点である。ＬＳＩ２００ｂは、半導体メモリ２０１ｂを含む。
【０１３３】
半導体メモリ２０１ｂには、データ信号を伝送する内部データバスＤＢ２が接続されている。また、半導体メモリ２０１ｂには、アドレス信号を伝送する内部アドレスバスＡＢ２が接続されている。内部データバスＤＢ２の複数のデータ線Ｄａ〜Ｄｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。内部アドレスバスＡＢ２の複数のアドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１３４】
次に、図１２の半導体集積回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【０１３５】
その後、ＬＳＩ１００の演算部１０１からＬＳＩ２００ｂの半導体メモリ２０１ｂにデータ信号が送信される。同時に、ＬＳＩ１００の演算部１０１からＬＳＩ２００ｂの半導体メモリ２０１ｂにアドレス信号が送信される。それにより、半導体メモリ２０１ｂに対してデータ信号の読み書きが行われる。
【０１３６】
このように、マスターＬＳＩ５００により与えられる切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号と異なる。
【０１３７】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１上のデータ信号のセキュリティを確保することができる。また、第三者がＬＳＩ１００またはＬＳＩ２００のアドレスピンＡＥ〜ＡＨからアドレス信号を引き出した場合でも、内部アドレスバスＡＢ１上のアドレス信号のセキュリティを確保することができる。
【０１３８】
（１０）他の変形例
図８の半導体集積回路装置において、ＬＳＩ１００の切替回路１０２およびＬＳＩ２００の切替回路２０２を設けなくてもよい。また、図９の半導体集積回路装置において、ＬＳＩ１００ａおよびＬＳＩ２００ａにおいてデータ信号のみをソフトウエアにより並び替えてもよく、あるいはアドレス信号のみをソフトウエアにより並び替えてもよい。
【０１３９】
また、上記実施の形態では、ＬＳＩ１００，２００，１００ａ，２００ａ，２００ｂが演算部１０１，２０１，１０１ａ，２０１ａまたは半導体メモリ２０１ｂを含むが、これらに限定されず、ＬＳＩ１００，２００，１００ａ，２００ａ，２００ｂが映像信号処理部、音声信号処理部等の他の種々の回路を含んでもよい。
【０１４０】
さらに、上記第１〜第９の実施の形態の構成または機能を組み合わせることにより回路装置を構成してもよい。
【０１４１】
なお、上記実施の形態では、第１および第２の半導体集積回路としてＬＳＩが用いられているが、これに限定されず、第１および第２の半導体集積回路はＶＬＳＩ、ＩＣ等の他の半導体集積回路であってもよい。
【０１４２】
【発明の効果】
本発明によれば、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更される。それにより、複数の第１の信号ピンおよび複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから第１の回路部における複数の信号を不正に引き出すことが防止される。その結果、第１の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第３の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第３の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図２】 図１の切替回路の構成の一例を示す回路図
【図３】 本発明の第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図４】 本発明の第１の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図５】 本発明の第２の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図６】 本発明の第３の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図７】 本発明の第３の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図８】 本発明の第４の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図９】 本発明の第５の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図１０】 図９の半導体集積回路装置におけるＬＳＩの演算部のデータ信号送信動作の一例を示すフローチャート
【図１１】 図９の半導体集積回路装置におけるＬＳＩの演算部のデータ信号受信動作の一例を示すフローチャート
【図１２】 本発明の第６の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【符号の説明】
１００，１００ａ，２００，２００ａ，２００ｂ ＬＳＩ
１０１，１０１ａ，２０１，２０１ａ 演算部
１０２，１０３，２０２，２０３ 切替回路
１０４，１１０，２０４，２１０ 内部記憶装置
２０１ｂ 半導体メモリ
５００ マスタＬＳＩ
５０１ 電圧検知回路
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ 端子
ＤＡ，ＤＢ，ＤＣ，ＤＤ データピン
ＤＢ１，ＤＢ２ 内部データバス
ＤＢ０ 外部データバス
Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ データ線
ＡＥ，ＡＦ，ＡＧ，ＡＨ アドレスピン
ＡＢ１，ＡＢ２ 内部アドレスバス
ＡＢ０ 外部アドレスバス
Ａｅ，Ａｆ，Ａｇ，Ａｈ アドレス線
ＣＬ 制御信号線
ＣＮＴ 制御信号
ＴＢＬ 切替テーブル
ＳＥＡ，ＳＥＤ 切替制御信号
【発明の属する技術分野】
本発明は、相互に接続される複数の半導体集積回路を備えた回路装置およびその動作方法に関する。
【０００２】
【従来の技術】
各種回路装置にはＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）、ＶＬＳＩ(Very Large Scale Integrated Circuit：超大規模集積回路）等の各種半導体集積回が用いられている。このような半導体集積回路は、データ信号を伝送するデータバスおよびアドレス信号を伝送するアドレスバスを含み、データバスに接続される複数のデータピンおよびアドレスバスに接続される複数のアドレスピンを有する。
【０００３】
複数の半導体集積回路を相互に接続して使用する場合には、複数の半導体集積回路の対応するデータピン同士および対応するアドレスピン同士が接続される。
【０００４】
最近では、各外部ピンをスイッチ回路によりアドレスバス、データバスまたは制御バスに選択的に接続することが可能な半導体記憶装置が提案されている（例えば、特許文献１参照）。それにより、各外部ピンの機能を変更することが可能となる。
【０００５】
【特許文献１】
特開平８−２２１９７７号公報
【０００６】
【発明が解決しようとする課題】
相互に接続された複数の半導体集積回路において、各半導体集積回路のデータピンの配置を第三者に知られた場合、市販されている工具を用いてデータバス上のデータ信号を外部ピンから引き出し、容易に他の記憶装置に読み込むことが可能となる。このため、データのセキュリティを確保することが困難となる。特に、デジタルの映像データまたはデジタルの音声データは、複写により品質が劣化しないため、高品質の映像データまたは音声データを不正に複写することが容易になる。
【０００７】
本発明の目的は、信号の不正な引き出しが防止された回路装置およびその動作方法を提供することである。
【０００８】
【課題を解決するための手段】
第１の発明に係る回路装置は、同種類の複数の信号を受ける複数の第１の信号ピンを有し、複数の信号に関する処理を行う第１の回路部を含む第１の半導体集積回路と、複数の信号を受ける複数の第２の信号ピンを有し、複数の信号に関する処理を行う第２の回路部を含む第２の半導体集積回路と、変更情報を信号線を介して送信する第３の半導体集積回路とを備え、複数の第１の信号ピンと複数の第２の信号ピンとは相互に接続され、第１の半導体集積回路は、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更する第１の対応関係変更部をさらに含み、第１の対応関係変更部は、第３の半導体集積回路により送信される変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更し、第３の半導体集積回路は、変更情報の送信前に信号線の電圧に基づいて認証動作を行うものである。
【０００９】
本発明に係る回路装置においては、第１の半導体集積回路の第１の回路部と複数の第１の信号ピンとの間で同種類の複数の信号が伝送され、第２の半導体集積回路の第２の回路部と複数の第２の信号ピンとの間で同種類の複数の信号が伝送される。また、第１の半導体集積回路の複数の第１の信号ピンと第２の半導体集積回路の複数の第２の信号ピンとの間で複数の同種類の複数の信号が伝送される。
【００１０】
この場合、第３の半導体集積回路により任意の変更情報が送信される。その変更情報に基づいて第１の対応関係変更部により第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が任意に変更される。それにより、複数の第１の信号ピン上および複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから第１の回路部における複数の信号を不正に引き出すことが防止される。その結果、第１の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第３の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第３の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【００１１】
複数の信号はデータ信号であり、複数の第１の信号ピンは複数の第１のデータピンであり、複数の第２の信号ピンは複数の第２のデータピンであってもよい。
【００１２】
この場合、第１の対応関係変更部により第１の回路部における複数のデータ信号と複数の第１のデータピンとの対応関係が変更される。それにより、複数の第１のデータピン上および複数の第２のデータピン上の複数のデータ信号の配列は、第１の回路部における複数のデータ信号の配列と異なる。したがって、第三者が複数の第１のデータピンまたは複数の第２のデータピンから第１の回路部における複数のデータ信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のデータ信号のセキュリティを確保することができる。
【００１３】
同種類の複数の信号はアドレス信号であり、複数の第１の信号ピンは複数の第１のアドレスピンであり、複数の第２の信号ピンは複数の第２のアドレスピンであってもよい。
【００１４】
この場合、第１の対応関係変更部により第１の回路部における複数のアドレス信号と複数の第１のアドレスピンとの対応関係が変更される。それにより、複数の第１のアドレスピン上および複数の第２のアドレスピン上の複数のアドレス信号の配列は、第１の回路部における複数のアドレス信号の配列と異なる。したがって、第三者が複数の第１のアドレスピンまたは複数の第２のアドレスピンから第１の回路部における複数のアドレス信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のアドレス信号のセキュリティを確保することができる。
【００１５】
複数の信号は複数のデータ信号および複数のアドレス信号であり、複数の第１の信号ピンは複数の第１のデータピンおよび複数の第１のアドレスピンであり、複数の第２の信号ピンは複数の第２のデータピンおよび複数の第２のアドレスピンであり、複数の第１のデータピンと複数の第２のデータピンとが相互に接続され、複数の第１のアドレスピンと複数の第２のアドレスピンとが相互に接続され、第１の対応関係変更部は、第１の回路部における複数の第１のデータ信号と複数の第１のデータピンとの対応関係および第１の回路部における複数の第１のアドレス信号と複数の第１のアドレスピンとの対応関係を変更してもよい。
【００１６】
この場合、第１の対応関係変更部により第１の回路部における複数のデータ信号と複数の第１のデータピンとの対応関係および複数のアドレス信号と複数の第１のアドレスピンとの対応関係が変更される。それにより、複数の第１のデータピン上および複数の第２のデータピン上の複数のデータ信号の配列は、第１の回路部における複数のデータ信号の配列と異なる。また、複数の第１のアドレスピン上および複数の第２のアドレスピン上の複数のアドレス信号の配列は、第１の回路部における複数のアドレス信号の配列と異なる。
【００１７】
したがって、第三者が複数の第１のデータピンまたは複数の第２のデータピンから第１の回路部における複数のデータ信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のデータ信号のセキュリティを確保することができる。また、第三者が複数の第１のアドレスピンまたは複数の第２のアドレスピンから第１の回路部における複数のアドレス信号を不正に引き出すことが防止される。その結果、第１の回路部における複数のアドレス信号のセキュリティを確保することができる。
【００２０】
第１の対応関係変更部は、定期的または不定期に異なる変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更してもよい。
【００２１】
この場合、定期的または不定期に第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更されるので、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が第三者により容易に読み取られることを防止することができる。
【００２５】
第１の半導体集積回路には、予め識別情報が与えられ、第３の半導体集積回路は、識別情報の送信を要求し、送信された識別情報に基づいて認証動作を行ってもよい。
【００２６】
この場合、識別情報に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【００３３】
変更情報は予め暗号化され、第１の対応関係変更部は、暗号化された変更情報を解読し、解読された変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更してもよい。
【００３４】
この場合、変更情報が第三者により容易に読み取られることを防止することができる。
【００３５】
第２の半導体集積回路は、第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係を変更する第２の対応関係変更部をさらに含んでもよい。
【００３６】
この場合、第１の対応関係変更部により第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更されるとともに、第２の対応関係変更部により第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係が変更される。
【００３７】
それにより、複数の第１の信号ピン上および複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列および第２の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから複数の信号を引き出した場合でも、第１の回路部および第２の回路部における複数の信号のセキュリティを確保することができる。
【００３８】
第２の対応関係変更部は、変更情報に基づいて第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係を変更してもよい。
【００３９】
この場合、変更情報を任意に設定することにより第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係および第２の回路部における複数の信号と複数の第２の信号ピンとの対応関係を任意に変更することができる。
【００４６】
第１の対応関係変更部は、第１の回路部に接続される複数の第１の端子と、複数の第１の信号ピンに接続される複数の第２の端子と、複数の第１の端子と複数の第２の端子との接続状態を変更する切替回路とを含んでもよい。
【００４７】
この場合、切替回路において複数の第１の端子と複数の第２の端子との接続状態が変更されることにより、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更される。
【００４８】
第１の対応関係変更部は、第１の回路部の処理に用いられる複数の信号を並び替えるプログラムを含んでもよい。
【００４９】
この場合、プログラムにより第１の回路部の処理に用いられる複数の信号が並び替えられることにより、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更される。
【００５０】
第２の本発明に係る回路装置の動作方法は、相互に接続された第１および第２の半導体集積回路を備える回路装置の動作方法であって、第１の半導体集積回路において複数の第１の信号ピンと第１の回路部との間で同種類の複数の信号を伝送するステップと、第２の半導体集積回路において複数の第２の信号ピンと第２の回路部との間で複数の信号を伝送するステップと、複数の第１の信号ピンと複数の第２の信号ピンとの間で複数の信号を伝送するステップと、第３の半導体集積回路装置により信号線を介して変更情報を送信するステップと、第３の半導体集積回路により送信される変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係を変更するステップと、第３の半導体集積回路による変更情報の送信前に信号線の電圧に基づいて認証動作を行うステップとを備えたものである。
【００５１】
本発明に係る回路装置の動作方法によれば、第１の半導体集積回路の第１の回路部と複数の第１の信号ピンとの間で同種類の複数の信号が伝送され、第２の半導体集積回路の第２の回路部と複数の第２の信号ピンとの間で同種類の複数の信号が伝送される。また、第１の半導体集積回路の複数の第１の信号ピンと第２の半導体集積回路の複数の第２の信号ピンとの間で複数の同種類の複数の信号が伝送される。
【００５２】
この場合、第３の半導体集積回路により任意の変更情報が送信される。その変更情報に基づいて第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が任意に変更される。それにより、複数の第１の信号ピンおよび複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから第１の回路部における複数の信号を不正に引き出すことが防止される。その結果、第１の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第３の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第３の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【００５３】
【発明の実施の形態】
（１）第１の実施の形態
図１は本発明の第１の実施の形態に係る回路装置の構成を示すブロック図である。
【００５４】
図１の回路装置は、ＬＳＩ１００、ＬＳＩ２００およびマスタＬＳＩ５００により構成される。ＬＳＩ１００、ＬＳＩ２００およびマスタＬＳＩ５００は、１つの機器内に設けられていてもよく、あるいはそれぞれ別々の機器内に設けられてもよい。
【００５５】
ＬＳＩ１００は、演算部１０１および切替回路１０２を含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤを有する。演算部１０１は、予め定められたプログラムに従って各種処理を実行する。演算部１０１には、データ信号を伝送する内部データバスＤＢ１が接続されている。内部データバスＤＢ１は、並列な複数のデータ線Ｄａ，Ｄｂ，Ｄｃ，Ｄｄを含む。本実施の形態では、内部データバスＤＢ１は４ビット幅を有する。切替回路１０２は、端子ａ，ｂ，ｃ，ｄおよび端子Ａ，Ｂ，Ｃ，Ｄを有する。切替回路１０２の端子ａ〜ｄは、それぞれデータ線Ｄａ〜Ｄｄに接続されている。切替回路１０２の端子Ａ〜Ｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。
【００５６】
ＬＳＩ２００は、演算部２０１および切替回路２０２を含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤを有する。演算部２０１は、予め定められたプログラムに従って各種処理を実行する。演算部２０１には、データ信号を伝送する内部データバスＤＢ２が接続されている。内部データバスＤＢ２は、並列な複数のデータ線Ｄａ，Ｄｂ，Ｄｃ，Ｄｄを含む。本実施の形態では、内部データバスＤＢ２は４ビット幅を有する。切替回路２０２は、端子ａ，ｂ，ｃ，ｄおよび端子Ａ，Ｂ，Ｃ，Ｄを有する。切替回路２０２の端子ａ〜ｄは、それぞれデータ線Ｄａ〜Ｄｄに接続されている。切替回路２０２の端子Ａ〜Ｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。
【００５７】
ＬＳＩ１００のデータピンＤＡ〜ＤＤとＬＳＩ２００のデータピンＤＡ〜ＤＤとは外部データバスＤＢ０を介して相互に接続されている。
【００５８】
ＬＳＩ１００，２００により処理されるデータ信号は、映像データ信号、音声データ信号等であるが、データ信号の種類はこれらに限定されず、種々のデータ信号が用いられる。
【００５９】
マスタＬＳＩ５００は、例えばマイクロコンピュータから構成される。マスタＬＳＩ５００は、制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に制御信号ＣＮＴを与える。制御信号ＣＮＴには、後述する切替テーブルＴＢＬが含まれる。演算部１０１は、マスタＬＳＩ５００から与えられる切替テーブルＴＢＬから切替回路１０２を切り替えるための切替制御信号ＳＥＤを生成する。演算部２０１は、マスタＬＳＩ５００から与えられる切替テーブルＴＢＬから切替回路２０２を切り替えるための切替制御信号ＳＥＤを生成する。ここで、切替テーブルＴＢＬは、切替回路１０２，２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態を指示する。
【００６０】
また、マスタＬＳＩ５００は、制御信号線ＣＬの電圧の低下を検知する電圧検知回路５０１を内蔵する。
【００６１】
図２は図１の切替回路１０２の構成の一例を示す回路図である。なお、図１の切替回路２０２の構成も、図２の切替回路１０２の構成と同様である。
【００６２】
図２に示すように、切替回路１０２は、複数のスイッチＳＷ１〜ＳＷ１６により構成される。本実施の形態では、切替回路１０２は１６個のスイッチＳＷ１〜ＳＷ１６により構成される。端子ａは、スイッチＳＷ１〜ＳＷ４を介してそれぞれ端子Ａ〜Ｄに接続されている。端子ｂは、スイッチＳＷ５〜ＳＷ８を介してそれぞれ端子Ａ〜Ｄに接続されている。端子ｃは、スイッチＳＷ９〜ＳＷ１２を介してそれぞれ端子Ａ〜Ｄに接続されている。端子ｄは、スイッチＳＷ１３〜ＳＷ１６を介してそれぞれ端子Ａ〜Ｄに接続されている。
【００６３】
スイッチＳＷ１〜ＳＷ１６には、それぞれオンオフ制御信号Ｓ１〜Ｓ１６が与えられる。スイッチＳＷ１〜ＳＷ１６は、それぞれオンオフ制御信号Ｓ１〜Ｓ１６に応答してオンまたはオフする。オンオフ制御信号Ｓ１〜Ｓ１６が切替制御信号ＳＥＤを構成する。スイッチＳＷ１〜ＳＷ１６は、切替制御信号ＳＥＤに応答して端子ａ〜ｄの各々と端子Ａ〜Ｄの各々とが一対一に対応するように切り替えられる。
【００６４】
次に、図１の回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、演算部２０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００６５】
ＬＳＩ１００からＬＳＩ２００にデータ信号を伝送する場合には、ＬＳＩ１００の演算部１０１から内部データバスＤＢ１に出力されたデータ信号が、切替回路１０２、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、切替回路２０２および内部データバスＤＢ２を介してＬＳＩ２００の演算部２０１に入力される。
【００６６】
ＬＳＩ２００からＬＳＩ１００にデータ信号を伝送する場合には、ＬＳＩ２００の演算部２０１から内部データバスＤＢ２に出力されたデータ信号が、切替回路２０２、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、切替回路１０２および内部データバスＤＢ１を介してＬＳＩ１００の演算部１０１に入力される。
【００６７】
このように、マスターＬＳＩ５００により与えられた切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００６８】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００６９】
また、マスターＬＳＩ５００は、暗号化された切替テーブルＴＢＬを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与えてもよい。この場合、演算部１０１，２０１には、暗号を解読するためのキーが予め与えられている。演算部１０１，２０１は、予め与えられたキーを用いて暗号化された切替テーブルＴＢＬを解読することにより切替制御信号ＳＥＤを生成し、切替回路１０２，２０２に与える。それにより、制御信号線ＣＬ上の切替テーブルＴＢＬが第三者により容易に読み取られることを防止することができる。
【００７０】
マスターＬＳＩ５００の電圧検知回路５０１は、制御信号線ＣＬの電圧が所定値以上低下したか否かを検知する。制御信号線ＣＬに他の装置が不正に接続された場合には、制御信号線ＣＬの電圧が低下する。したがって、マスターＬＳＩ５００は、制御信号線ＣＬの電圧が所定値以上低下したか否かに基づいて、制御信号線ＣＬに接続されるＬＳＩの認証動作を行う。制御信号線ＣＬの電圧が所定値以上低下したことを電圧検知回路５０１が検知した場合には、マスターＬＳＩ５００は、制御信号線ＣＬに切替テーブルＴＢＬを出力しない。それにより、制御信号線ＣＬ上の切替テーブルＴＢＬが第三者により不正に読み取られることを防止することができる。
【００７１】
また、マスターＬＳＩ５００は、起動時または定期的に、異なる切替テーブルＴＢＬを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与えてもよい。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００７２】
（２）第２の実施の形態
図３は本発明の第２の実施の形態に係る回路装置の構成を示すブロック図である。
【００７３】
図３の回路装置が図１の回路装置と異なるのは、ＬＳＩ１００が半導体メモリからなる内部記憶装置１０４をさらに含み、ＬＳＩ２００が半導体メモリからなる内部記憶装置２０４をさらに含む点である。
【００７４】
内部記憶装置１０４，２０４には、予め所定の識別情報がそれぞれ記憶されている。まず、マスターＬＳＩ５００は、制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に識別情報の送信を要求する。それにより、演算部１０１および演算部２０１は、それぞれ内部記憶装置１０４および内部記憶装置２０４に記憶された識別情報を読み出し、制御信号線ＣＬを介してマスターＬＳＩ５００に送信する。マスターＬＳＩ５００は、制御信号線ＣＬを介して受信した識別情報に基づいて、制御信号線ＣＬに接続されるＬＳＩの認証動作を行う。マスターＬＳＩ５００は、正規の識別情報を受信しない場合には、制御信号線ＣＬに切替テーブルＴＢＬを出力しない。それにより、制御信号線ＣＬ上の切替テーブルＴＢＬが第三者により不正に読み取られることを防止することができる。
【００７５】
（３）第１の参考形態
図４は本発明の第１の参考形態に係る回路装置の構成を示すブロック図である。
【００７６】
図４の回路装置が図１の回路装置と異なるのは、マスターＬＳＩ５００および制御信号線ＣＬが設けられていない点である。
【００７７】
ＬＳＩ１００の演算部１０１は、予め設定されたプログラムに従って切替テーブルＴＢＬを作成し、その切替テーブルＴＢＬを内部データバスＤＢ１、切替回路１０２、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、切替回路２０２および内部データバスＤＢ２を介してＬＳＩ２００の演算部２０１に送信する。
【００７８】
次に、ＬＳＩ１００の演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、ＬＳＩ２００の演算部２０１は、受信した切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００７９】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。
【００８０】
このように、ＬＳＩ１００の演算部１０１により生成された切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００８１】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００８２】
また、演算部１０１は、起動時または定期的に、異なる切替テーブルＴＢＬを作成してもよい。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００８３】
（４）第２の参考形態
図５は本発明の第２の参考形態に係る回路装置の構成を示すブロック図である。
【００８４】
図５の回路装置が図４の回路装置と異なるのは、ＬＳＩ１００が半導体メモリからなる内部記憶装置１１０をさらに含む点である。
【００８５】
内部記憶装置１１０には、予め切替テーブルＴＢＬが記憶されている。ＬＳＩ１００の演算部１０１は、内部記憶装置１１０から切替テーブルＴＢＬを読み出し、その切替テーブルＴＢＬを内部データバスＤＢ１、切替回路１０２、ＬＳＩ１００のデータピンＤＡ〜ＤＤ、外部データバスＤＢ０、ＬＳＩ２００のデータピンＤＡ〜ＤＤ、切替回路２０２および内部データバスＤＢ２を介してＬＳＩ２００の演算部２０１に送信する。
【００８６】
次に、ＬＳＩ１００の演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、ＬＳＩ２００の演算部２０１は、受信した切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００８７】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。
【００８８】
このように、内部記憶装置１１０に記憶された切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００８９】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００９０】
また、内部記憶装置１１０に複数の異なる切替テーブルＴＢＬが記憶されてもよい。その場合、演算部１０１は、起動時または定期的に、異なる切替テーブルＴＢＬを内部記憶装置１１０から読み出すことができる。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００９１】
また、内部記憶装置１１０が暗号化された切替テーブルＴＢＬを記憶してもよい。この場合、演算部１０１には、暗号を解読するためのキーが予め与えられている。演算部１０１は、予め与えられたキーを用いて内部記憶装置１１０から読み出された切替テーブルＴＢＬを解読することにより切替制御信号ＳＥＤを生成する。それにより、内部記憶装置１１０に記憶された切替テーブルＴＢＬが第三者により容易に読み取られることを防止することができる。
【００９２】
（５）第３の参考形態
図６は本発明の第３の参考形態に係る回路装置の構成を示すブロック図である。
【００９３】
図６の回路装置が図５の回路装置と異なるのは、ＬＳＩ２００が内部記憶装置２１０をさらに含む点である。
【００９４】
内部記憶装置１１０および内部記憶装置２１０には、予め切替テーブルＴＢＬが記憶されている。ＬＳＩ１００の演算部１０１は、内部記憶装置１１０から切替テーブルＴＢＬを読み出し、その切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、ＬＳＩ２００の演算部２０１は、内部記憶装置２１０から切替テーブルＴＢＬを読み出し、その切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【００９５】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。
【００９６】
このように、内部記憶装置１１０，２１０に記憶された切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【００９７】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【００９８】
また、内部記憶装置１１０，２１０に複数の異なる切替テーブルＴＢＬが記憶されてもよい。その場合、演算部１０１，２０１は、起動時または定期的に、異なる切替テーブルＴＢＬを内部記憶装置１１０，２１０から読み出すことができる。それにより、切替回路１０２，２０２の接続状態が第三者により容易に読み取られることを防止することができる。
【００９９】
また、内部記憶装置１１０，２１０は、暗号化された切替テーブルＴＢＬを記憶してもよい。この場合、演算部１０１，２０１には、暗号を解読するためのキーが予め与えられている。演算部１０１，２０１は、予め与えられたキーを用いて内部記憶装置１１０，２１０から読み出された切替テーブルＴＢＬを解読することにより切替制御信号ＳＥＤを生成し、それぞれ切替回路１０２，２０２に与える。それにより、内部記憶装置１１０，２１０に記憶された切替テーブルＴＢＬが第三者により容易に読み取られることを防止することができる。
【０１００】
（６）第３の実施の形態
図７は本発明の第３の実施の形態に係る回路装置の構成を示すブロック図である。
【０１０１】
図７の回路装置が図１の回路装置と異なるのは次の点である。
ＬＳＩ１００は、アドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨをさらに有する。演算部１０１には、アドレス信号を伝送する内部アドレスバスＡＢ１がさらに接続されている。内部アドレスバスＡＢ１は、並列な複数のアドレス線Ａｅ，Ａｆ，Ａｇ，Ａｈを含む。本実施の形態では、内部アドレスバスＡＢ１は４ビット幅を有する。アドレス線Ａｅ〜ＡｈはそれぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１０２】
ＬＳＩ２００は、アドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨをさらに有する。演算部２０１には、アドレス信号を伝送する内部アドレスバスＡＢ２がさらに接続されている。内部アドレスバスＡＢ２は、並列な複数のアドレス線Ａｅ，Ａｆ，Ａｇ，Ａｈを含む。本実施の形態では、内部アドレスバスＡＢ２は４ビット幅を有する。アドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１０３】
ＬＳＩ１００のアドレスピンＡＥ〜ＡＨとＬＳＩ２００のアドレスピンＡＥ〜ＡＨとは外部アドレスバスＡＢ０を介して相互に接続されている。
【０１０４】
次に、図７の回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。同様に、演算部２０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路２０２に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【０１０５】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。同時に、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でアドレス信号が送受信される。
【０１０６】
このように、マスターＬＳＩ５００により与えられる切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【０１０７】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。
【０１０８】
（７）第４の実施の形態
図８は本発明の第４の実施の形態に係る回路装置の構成を示すブロック図である。
【０１０９】
図８の回路装置が図７の回路装置と異なるのは、ＬＳＩ１００が切替回路１０３をさらに含み、ＬＳＩ２００が切替回路２０３をさらに含む点である。
【０１１０】
ＬＳＩ１００の切替回路１０３は、端子ｅ，ｆ，ｇ，ｈおよび端子Ｅ，Ｆ，Ｇ，Ｈを有する。切替回路１０３の端子ｅ〜ｈは、それぞれアドレス線Ａｅ〜Ａｈに接続されている。切替回路１０３の端子Ｅ〜Ｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。ＬＳＩ２００の切替回路２０３は、端子ｅ，ｆ，ｇ，ｈおよび端子Ｅ，Ｆ，Ｇ，Ｈを有する。切替回路２０３の端子ｅ〜ｈは、それぞれアドレス線Ａｅ〜Ａｈに接続されている。切替回路２０３の端子Ｅ〜Ｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１１１】
次に、図８の回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１およびＬＳＩ２００の演算部２０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤ，ＳＥＡを生成し、それぞれ切替回路１０２，１０３に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。切替回路１０３においては、切替制御信号ＳＥＡに基づいて端子ｅ〜ｈの各々が端子Ｅ〜Ｈのいずれかに接続される。同様に、演算部２０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤ，ＳＥＡを生成し、それぞれ切替回路２０２，２０３に与える。切替回路２０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。また、切替回路２０３においては、切替制御信号ＳＥＡに基づいて端子ｅ〜ｈの各々が端子Ｅ〜Ｈのいずれかに接続される。
【０１１２】
その後、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でデータ信号が送受信される。同時に、ＬＳＩ１００の演算部１０１とＬＳＩ２００の演算部２０１との間でアドレス信号が送受信される。
【０１１３】
このように、マスターＬＳＩ５００により与えられた切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態および切替回路２０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号およびＬＳＩ２００の内部データバスＤＢ２上のデータ信号と異なる。
【０１１４】
また、切替テーブルＴＢＬに基づいて切替回路１０３の端子ｅ〜ｈと端子Ｅ〜Ｈとの接続状態および切替回路２０３の端子ｅ〜ｈと端子Ｅ〜Ｈとの接続状態が任意に切り替えられる。それにより、外部アドレスバスＡＢ０上のアドレス信号がＬＳＩ１００の内部アドレスバスＡＢ１上のアドレス信号およびＬＳＩ２００の内部アドレスバスＡＢ２上のアドレス信号と異なる。
【０１１５】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。また、第三者がＬＳＩ１００またはＬＳＩ２００のアドレスピンＡＥ〜ＡＨからアドレス信号を引き出した場合でも、内部アドレスバスＡＢ１，ＡＢ２上のアドレス信号のセキュリティを確保することができる。
【０１１６】
（８）第５の実施の形態
図９は本発明の第５の実施の形態に係る回路装置の構成を示すブロック図である。
【０１１７】
図９の回路装置は、ＬＳＩ１００ａ、ＬＳＩ２００ａおよびマスタＬＳＩ５００により構成される。
【０１１８】
ＬＳＩ１００ａは、演算部１０１ａを含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤおよびアドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨを有する。演算部１０１ａは、データ信号の並び替えを行うためのレジスタ１０６およびアドレス信号の並び替えを行うためのレジスタ１０７を内蔵する。演算部１０１ａには、データ信号を伝送する内部データバスＤＢ１およびアドレス信号を伝送する内部アドレスバスＡＢ１が接続されている。内部データバスＤＢ１の複数のデータ線Ｄａ〜Ｄｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。内部アドレスバスＡＢ１の複数のアドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１１９】
ＬＳＩ２００ａは、演算部２０１ａを含み、データピンＤＡ，ＤＢ，ＤＣ，ＤＤおよびアドレスピンＡＥ，ＡＦ，ＡＧ，ＡＨを有する。演算部２０１ａは、データ信号の並び替えを行うためのレジスタ２０６およびアドレス信号の並び替えを行うためのレジスタ２０７を内蔵する。演算部２０１ａには、データ信号を伝送する内部データバスＤＢ２およびアドレス信号を伝送する内部アドレスバスＡＢ２が接続されている。内部データバスＤＢ２の複数のデータ線Ｄａ〜Ｄｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。内部アドレスバスＡＢ２の複数のアドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１２０】
次に、図９の回路装置の動作を説明する。ここでは、ＬＳＩ１００ａの演算部１０１ａからＬＳＩ２００ａの演算部２０１ａにデータ信号を送信する場合の動作を説明する。図１０は図９の回路装置におけるＬＳＩ１００ａの演算部１０１ａのデータ信号送信動作の一例を示すフローチャートである。図１１は図９の半導体集積回路装置におけるＬＳＩ２００ａの演算部２０１ａのデータ信号受信動作の一例を示すフローチャートである。
【０１２１】
まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００ａの演算部１０１ａおよびＬＳＩ２００ａの演算部２０１ａに与える。
【０１２２】
図１０に示すように、ＬＳＩ１００ａの演算部１０１ａは、送信すべきデータ信号をレジスタ１０６に格納する（ステップＳ１）。次に、演算部１０１ａは、切替テーブルＴＢＬに基づいてレジスタ１０６のデータ信号を並び替える（ステップＳ２）。
【０１２３】
また、演算部１０１ａは、送信すべきアドレス信号をレジスタ１０７に格納する（ステップＳ３）。次に、演算部１０１ａは、切替テーブルＴＢＬに基づいてレジスタ１０７のアドレス信号を並び替える（ステップＳ４）。
【０１２４】
次に、演算部１０１ａは、レジスタ１０６のデータ信号をデータピンＤＡ〜ＤＤに出力する（ステップＳ５）。また、演算部１０１ａは、レジスタ１０７のアドレス信号をアドレスピンＡＥ〜ＡＨに出力する（ステップＳ６）。
【０１２５】
図１１に示すように、ＬＳＩ２００ａの演算部２０１ａは、データピンＤＡ〜ＤＤのデータ信号をレジスタ２０６に格納する（ステップＳ１１）。また、演算部２０１ａは、切替テーブルＴＢＬに基づいてレジスタ２０６のデータ信号を並び替える（ステップＳ１２）。
【０１２６】
演算部２０１ａは、アドレスピンＡＥ〜ＡＨのアドレス信号をレジスタ２０７に格納する（ステップＳ１３）。また、演算部２０１ａは、切替テープルＴＢＬに基づいてレジスタ２０６のアドレス信号を並び替える（ステップＳ１４）。
【０１２７】
演算部２０１ａは、レジスタ２０６のデータ信号を入力する（ステップＳ１５）。また、演算部２０１ａは、レジスタ２０７のアドレス信号を入力する（ステップＳ１６）。
【０１２８】
このようにして、ＬＳＩ１００ａの演算部１０１ａからＬＳＩ２００ａの演算部２０１ａにデータ信号が送信される。
【０１２９】
このように、マスターＬＳＩ５００により与えられた切替テーブルＴＢＬに基づいてＬＳＩ１００ａの演算部１０１ａから送信されるべきデータ信号およびアドレス信号のソフトウエアによる並び替えが行われ、ＬＳＩ２００ａの演算部２０１ａで受信されるデータ信号およびアドレス信号のソフトウエアによる並び替えが行われる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００ａの演算部１０１ａ内で処理されるデータ信号およびＬＳＩ２００ａの演算部２０１ａ内で処理されるデータ信号と異なる。また、外部アドレスバスＡＢ０上のアドレス信号がＬＳＩ１００ａの演算部１０１ａ内で処理されるアドレス信号およびＬＳＩ２００ａの演算部２０１ａ内で処理されるアドレス信号と異なる。
【０１３０】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１，ＤＢ２上のデータ信号のセキュリティを確保することができる。また、第三者がＬＳＩ１００ａまたはＬＳＩ２００ａのアドレスピンＡＥ〜ＡＨからアドレス信号を引き出した場合でも、内部アドレスバスＡＢ１，ＡＢ２上のアドレス信号のセキュリティを確保することができる。
【０１３１】
（９）第６の実施の形態
図１２は本発明の第６の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。
【０１３２】
図１１の半導体集積回路装置が図８の半導体集積回路装置と異なるのは、ＬＳＩ２００の代わりにＬＳＩ２００ｂが設けられている点である。ＬＳＩ２００ｂは、半導体メモリ２０１ｂを含む。
【０１３３】
半導体メモリ２０１ｂには、データ信号を伝送する内部データバスＤＢ２が接続されている。また、半導体メモリ２０１ｂには、アドレス信号を伝送する内部アドレスバスＡＢ２が接続されている。内部データバスＤＢ２の複数のデータ線Ｄａ〜Ｄｄは、それぞれデータピンＤＡ〜ＤＤに接続されている。内部アドレスバスＡＢ２の複数のアドレス線Ａｅ〜Ａｈは、それぞれアドレスピンＡＥ〜ＡＨに接続されている。
【０１３４】
次に、図１２の半導体集積回路装置の動作を説明する。まず、マスターＬＳＩ５００は、切替テーブルＴＢＬを含む制御信号ＣＮＴを制御信号線ＣＬを介してＬＳＩ１００の演算部１０１に与える。演算部１０１は、切替テーブルＴＢＬから切替制御信号ＳＥＤを生成し、切替回路１０２に与える。切替回路１０２においては、切替制御信号ＳＥＤに基づいて端子ａ〜ｄの各々が端子Ａ〜Ｄのいずれかに接続される。
【０１３５】
その後、ＬＳＩ１００の演算部１０１からＬＳＩ２００ｂの半導体メモリ２０１ｂにデータ信号が送信される。同時に、ＬＳＩ１００の演算部１０１からＬＳＩ２００ｂの半導体メモリ２０１ｂにアドレス信号が送信される。それにより、半導体メモリ２０１ｂに対してデータ信号の読み書きが行われる。
【０１３６】
このように、マスターＬＳＩ５００により与えられる切替テーブルＴＢＬに基づいて切替回路１０２の端子ａ〜ｄと端子Ａ〜Ｄとの接続状態が任意に切り替えられる。それにより、外部データバスＤＢ０上のデータ信号がＬＳＩ１００の内部データバスＤＢ１上のデータ信号と異なる。
【０１３７】
したがって、第三者がＬＳＩ１００またはＬＳＩ２００のデータピンＤＡ〜ＤＤからデータ信号を引き出した場合でも、内部データバスＤＢ１上のデータ信号のセキュリティを確保することができる。また、第三者がＬＳＩ１００またはＬＳＩ２００のアドレスピンＡＥ〜ＡＨからアドレス信号を引き出した場合でも、内部アドレスバスＡＢ１上のアドレス信号のセキュリティを確保することができる。
【０１３８】
（１０）他の変形例
図８の半導体集積回路装置において、ＬＳＩ１００の切替回路１０２およびＬＳＩ２００の切替回路２０２を設けなくてもよい。また、図９の半導体集積回路装置において、ＬＳＩ１００ａおよびＬＳＩ２００ａにおいてデータ信号のみをソフトウエアにより並び替えてもよく、あるいはアドレス信号のみをソフトウエアにより並び替えてもよい。
【０１３９】
また、上記実施の形態では、ＬＳＩ１００，２００，１００ａ，２００ａ，２００ｂが演算部１０１，２０１，１０１ａ，２０１ａまたは半導体メモリ２０１ｂを含むが、これらに限定されず、ＬＳＩ１００，２００，１００ａ，２００ａ，２００ｂが映像信号処理部、音声信号処理部等の他の種々の回路を含んでもよい。
【０１４０】
さらに、上記第１〜第９の実施の形態の構成または機能を組み合わせることにより回路装置を構成してもよい。
【０１４１】
なお、上記実施の形態では、第１および第２の半導体集積回路としてＬＳＩが用いられているが、これに限定されず、第１および第２の半導体集積回路はＶＬＳＩ、ＩＣ等の他の半導体集積回路であってもよい。
【０１４２】
【発明の効果】
本発明によれば、第１の回路部における複数の信号と複数の第１の信号ピンとの対応関係が変更される。それにより、複数の第１の信号ピンおよび複数の第２の信号ピン上の複数の信号の配列は、第１の回路部における複数の信号の配列と異なる。したがって、第三者が複数の第１の信号ピンまたは複数の第２の信号ピンから第１の回路部における複数の信号を不正に引き出すことが防止される。その結果、第１の回路部における複数の信号のセキュリティを確保することができる。
また、変更情報の送信前に第３の半導体集積回路により信号線の電圧に基づいて認証動作が行われる。それにより、第３の半導体集積回路から送信される変更情報が第三者により不正に読み取られることを防止することができる。また、信号線の電圧に基づく認証動作により第３の半導体集積回路に正規でない回路が接続されているか否かを判別することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図２】 図１の切替回路の構成の一例を示す回路図
【図３】 本発明の第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図４】 本発明の第１の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図５】 本発明の第２の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図６】 本発明の第３の参考形態に係る半導体集積回路装置の構成を示すブロック図
【図７】 本発明の第３の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図８】 本発明の第４の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図９】 本発明の第５の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【図１０】 図９の半導体集積回路装置におけるＬＳＩの演算部のデータ信号送信動作の一例を示すフローチャート
【図１１】 図９の半導体集積回路装置におけるＬＳＩの演算部のデータ信号受信動作の一例を示すフローチャート
【図１２】 本発明の第６の実施の形態に係る半導体集積回路装置の構成を示すブロック図
【符号の説明】
１００，１００ａ，２００，２００ａ，２００ｂ ＬＳＩ
１０１，１０１ａ，２０１，２０１ａ 演算部
１０２，１０３，２０２，２０３ 切替回路
１０４，１１０，２０４，２１０ 内部記憶装置
２０１ｂ 半導体メモリ
５００ マスタＬＳＩ
５０１ 電圧検知回路
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ 端子
ＤＡ，ＤＢ，ＤＣ，ＤＤ データピン
ＤＢ１，ＤＢ２ 内部データバス
ＤＢ０ 外部データバス
Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ データ線
ＡＥ，ＡＦ，ＡＧ，ＡＨ アドレスピン
ＡＢ１，ＡＢ２ 内部アドレスバス
ＡＢ０ 外部アドレスバス
Ａｅ，Ａｆ，Ａｇ，Ａｈ アドレス線
ＣＬ 制御信号線
ＣＮＴ 制御信号
ＴＢＬ 切替テーブル
ＳＥＡ，ＳＥＤ 切替制御信号
Claims (12)
- 同種類の複数の信号を受ける複数の第１の信号ピンを有し、前記複数の信号に関する処理を行う第１の回路部を含む第１の半導体集積回路と、
前記複数の信号を受ける複数の第２の信号ピンを有し、前記複数の信号に関する処理を行う第２の回路部を含む第２の半導体集積回路と、
変更情報を信号線を介して送信する第３の半導体集積回路とを備え、
前記複数の第１の信号ピンと前記複数の第２の信号ピンとは相互に接続され、
前記第１の半導体集積回路は、前記第１の回路部における前記複数の信号と前記複数の第１の信号ピンとの対応関係を変更する第１の対応関係変更部をさらに含み、
前記第１の対応関係変更部は、前記第３の半導体集積回路により送信される前記変更情報に基づいて前記第１の回路部における前記複数の信号と前記複数の第１の信号ピンとの対応関係を変更し、
前記第３の半導体集積回路は、前記変更情報の送信前に前記信号線の電圧に基づいて認証動作を行うことを特徴とする回路装置。 - 前記複数の信号はデータ信号であり、
前記複数の第１の信号ピンは複数の第１のデータピンであり、
前記複数の第２の信号ピンは複数の第２のデータピンであることを特徴とする請求項１記載の回路装置。 - 前記同種類の複数の信号はアドレス信号であり、
前記複数の第１の信号ピンは複数の第１のアドレスピンであり、
前記複数の第２の信号ピンは複数の第２のアドレスピンであることを特徴とする請求項１記載の回路装置。 - 前記複数の信号は複数のデータ信号および複数のアドレス信号であり、
前記複数の第１の信号ピンは複数の第１のデータピンおよび複数の第１のアドレスピンであり、
前記複数の第２の信号ピンは複数の第２のデータピンおよび複数の第２のアドレスピンであり、
前記複数の第１のデータピンと前記複数の第２のデータピンとが相互に接続され、前記複数の第１のアドレスピンと前記複数の第２のアドレスピンとが相互に接続され、
前記第１の対応関係変更部は、前記第１の回路部における前記複数の第１のデータ信号と前記複数の第１のデータピンとの対応関係および前記第１の回路部における前記複数の第１のアドレス信号と前記複数の第１のアドレスピンとの対応関係を変更することを特徴とする請求項１記載の回路装置。 - 前記第１の対応関係変更部は、定期的または不定期に異なる前記変更情報に基づいて前記第１の回路部における前記複数の信号と前記複数の第１の信号ピンとの対応関係を変更することを特徴とする請求項１〜４のいずれかに記載の回路装置。
- 前記第１の半導体集積回路には、予め識別情報が与えられ、
前記第３の半導体集積回路は、識別情報の送信を要求し、送信された識別情報に基づいて前記認証動作を行うことを特徴とする請求項１〜５のいずれかに記載の回路装置。 - 前記変更情報は予め暗号化され、
前記第１の対応関係変更部は、前記暗号化された変更情報を解読し、解読された変更情報に基づいて前記第１の回路部における前記複数の信号と前記複数の第１の信号ピンとの対応関係を変更することを特徴とする請求項１〜６のいずれかに記載の回路装置。 - 前記第２の半導体集積回路は、前記第２の回路部における前記複数の信号と前記複数の第２の信号ピンとの対応関係を変更する第２の対応関係変更部をさらに含むことを特徴とする請求項１〜７のいずれかに記載の回路装置。
- 前記第２の対応関係変更部は、前記変更情報に基づいて前記第２の回路部における前記複数の信号と前記複数の第２の信号ピンとの対応関係を変更することを特徴とする請求項８記載の回路装置。
- 前記第１の対応関係変更部は、
前記第１の回路部に接続される複数の第１の端子と、
前記複数の第１の信号ピンに接続される複数の第２の端子と、
前記複数の第１の端子と前記複数の第２の端子との接続状態を変更する切替回路とを含むことを特徴とする請求項１〜９のいずれかに記載の回路装置。 - 前記第１の対応関係変更部は、
前記第１の回路部の処理に用いられる前記複数の信号を並び替えるプログラムを含むことを特徴とする請求項１〜９のいずれかに記載の回路装置。 - 相互に接続された第１および第２の半導体集積回路を備える回路装置の動作方法であって、
前記第１の半導体集積回路において複数の第１の信号ピンと第１の回路部との間で同種類の複数の信号を伝送するステップと、
前記第２の半導体集積回路において複数の第２の信号ピンと第２の回路部との間で前記複数の信号を伝送するステップと、
前記複数の第１の信号ピンと前記複数の第２の信号ピンとの間で前記複数の信号を伝送するステップと、
第３の半導体集積回路装置により信号線を介して変更情報を送信するステップと、
前記第３の半導体集積回路により送信される前記変更情報に基づいて前記第１の回路部における前記複数の信号と前記複数の第１の信号ピンとの対応関係を変更するステップと、
前記第３の半導体集積回路による前記変更情報の送信前に前記信号線の電圧に基づいて認証動作を行うステップとを備えたことを特徴とする回路装置の動作方法。
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| JPS5685169A (en) | 1979-12-15 | 1981-07-11 | Fujitsu Ltd | Microprocessor |
| JPS56118445A (en) | 1980-02-22 | 1981-09-17 | Dai Ichi Kogyo Seiyaku Co Ltd | Resin emulsion |
| EP0114522A3 (en) | 1982-12-27 | 1986-12-30 | Synertek Inc. | Rom protection device |
| JPS61228542A (ja) | 1985-04-02 | 1986-10-11 | Omron Tateisi Electronics Co | Ｃｐｕとｐｒｏｍとのデ−タバス接続方式 |
| JPS62151930A (ja) | 1985-12-26 | 1987-07-06 | 劉 英達 | プログラムデ−タの盗録防止可能なｃｐｕチツプ内の回路構造 |
| JPS62169540A (ja) | 1986-01-22 | 1987-07-25 | Nippon Hoso Kyokai <Nhk> | 信号スクランブル−デイスクランブル回路 |
| JPS62236054A (ja) | 1986-04-07 | 1987-10-16 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPS62239636A (ja) | 1986-04-11 | 1987-10-20 | Hitachi Ltd | 転置アドレス生成装置 |
| JPS63155234A (ja) | 1986-12-18 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JPS6486393A (en) | 1987-09-28 | 1989-03-31 | Nec Corp | Memory card |
| JPH03147597A (ja) | 1989-11-02 | 1991-06-24 | Mitsubishi Electric Corp | 情報カード |
| JPH05120146A (ja) | 1991-10-25 | 1993-05-18 | Mita Ind Co Ltd | 記憶装置の解読防止方法 |
| JP3029381B2 (ja) * | 1994-01-10 | 2000-04-04 | 富士通株式会社 | データ変換装置 |
| JPH08221977A (ja) | 1995-02-13 | 1996-08-30 | Hitachi Ltd | 半導体記憶装置 |
| WO1996041205A1 (en) * | 1995-06-07 | 1996-12-19 | Samsung Electronics Co., Ltd. | Method and apparatus for testing a megacell in an asic using jtag |
| GB2315575A (en) | 1996-07-19 | 1998-02-04 | Ibm | Encryption circuit in I/O subsystem |
| DE19642560A1 (de) | 1996-10-15 | 1998-04-16 | Siemens Ag | Elektronische Datenverarbeitungsschaltung |
| JPH1124998A (ja) | 1997-07-01 | 1999-01-29 | Rohm Co Ltd | メモリ装置及びそれを用いたデータプロテクト方法 |
| JP3255227B2 (ja) | 1997-12-10 | 2002-02-12 | 日本電気株式会社 | アドレス変換システム |
| JP2000056963A (ja) | 1998-08-06 | 2000-02-25 | Nippon Telegr & Teleph Corp <Ntt> | マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体 |
| EP0929040A3 (en) | 1997-12-25 | 2007-06-27 | Nippon Telegraph and Telephone Corporation | Microprocessor with data randomizing |
| US6834111B1 (en) | 1998-04-01 | 2004-12-21 | Matsushita Electric Industrial Co., Ltd. | Data transmitting/receiving method, data transmitter, data receiver, data transmitting/receiving system, av content transmitting method, av content receiving method, av content transmitter, av content receiver, and program recording medium |
| JPH11355265A (ja) | 1998-06-10 | 1999-12-24 | Matsushita Electric Ind Co Ltd | Ａｖコンテンツ送信方法、ａｖコンテンツ受信方法、ａｖコンテンツ送信装置、ａｖコンテンツ受信装置および媒体 |
| US20020159592A1 (en) * | 2000-05-11 | 2002-10-31 | Hideki Matsushima | Content reception terminal and recording medium |
| JP4028677B2 (ja) | 2000-09-07 | 2007-12-26 | 株式会社日立製作所 | リモートコピーのコンピュータシステム |
| DE60134696D1 (de) * | 2000-05-23 | 2008-08-21 | Hitachi Ltd | Rechnersystem mit Fernkopiereinrichtung |
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