JP2002328844A - データバスを介したデータ伝送方法 - Google Patents
データバスを介したデータ伝送方法Info
- Publication number
- JP2002328844A JP2002328844A JP2002089082A JP2002089082A JP2002328844A JP 2002328844 A JP2002328844 A JP 2002328844A JP 2002089082 A JP2002089082 A JP 2002089082A JP 2002089082 A JP2002089082 A JP 2002089082A JP 2002328844 A JP2002328844 A JP 2002328844A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- address
- memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/82—Protecting input, output or interconnection devices
- G06F21/85—Protecting input, output or interconnection devices interconnection devices, e.g. bus-connected or in-line devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Storage Device Security (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 データバスを介して処理ユニットとメモリユ
ニットの間でのデータの伝送を可能にし、調査試みに関
してさらに大きな機密保護を与える方法及び装置を提供
することを目的とする。 【解決手段】 本発明は、処理ユニット（１０）と複数
の論理アドレスがメモリセル（１７）ごとに使用できる
メモリセル（１７）を備えるメモリユニット（１９）の
間でデータを伝送するためのバスシステムに関する。使
用されるアドレスの種類に応じて、データバス（１３）
を通して伝送されるデータは、データの乱用に対する保
護のために、未変更の同一データがデータバス（１３）
に存在しないように、データ変更ユニット（１６）によ
って異なって処理される。
ニットの間でのデータの伝送を可能にし、調査試みに関
してさらに大きな機密保護を与える方法及び装置を提供
することを目的とする。 【解決手段】 本発明は、処理ユニット（１０）と複数
の論理アドレスがメモリセル（１７）ごとに使用できる
メモリセル（１７）を備えるメモリユニット（１９）の
間でデータを伝送するためのバスシステムに関する。使
用されるアドレスの種類に応じて、データバス（１３）
を通して伝送されるデータは、データの乱用に対する保
護のために、未変更の同一データがデータバス（１３）
に存在しないように、データ変更ユニット（１６）によ
って異なって処理される。
Description
【０００１】
【発明の属する技術分野】本発明は、処理ユニットと、
複数のメモリセルを備えるメモリユニットの間のデータ
バスを通してデータを伝送する方法に関し、そこでは処
理ユニットはメモリセルの論理アドレスを、アドレスバ
スを通して送信し、その論理アドレスがアクセスされる
ものである。本発明は、前記方法を実行するために適応
されたデータ伝送システムにも関する。
複数のメモリセルを備えるメモリユニットの間のデータ
バスを通してデータを伝送する方法に関し、そこでは処
理ユニットはメモリセルの論理アドレスを、アドレスバ
スを通して送信し、その論理アドレスがアクセスされる
ものである。本発明は、前記方法を実行するために適応
されたデータ伝送システムにも関する。
【０００２】
【従来の技術】電子データ処理ユニット間でデジタルデ
ータを交換するためには、バスシステムを使用すること
が既知である。バスシステムは１つまたは複数の「中
央」処理ユニットを、典型的には、複数の周辺構成要素
または補助装置と接続する。該バスは、交換されるバイ
ナリデータを伝達するデータ線路のあるデータバスだけ
ではなく、データを交換すべきバスにある装置を通して
選択できるアドレス線路のあるアドレスバスを備える。
さらに、通常、データの書き込み及び読み取りがそれを
介して調整される制御バスの制御線路が提供される。大
部分のケースでは、処理ユニットは、バスシステムの片
側にある中央プロセッサ（ＣＰＵ）によって構成される
が、メモリ、入出力構成要素または類似する装置はバス
のもう一方の側に位置する。このような装置は、これ以
降、一様に「メモリユニット」として示され、そのメモ
リユニットは、１つのデータごとに複数の個別「メモリ
セル」を備えてよい。
ータを交換するためには、バスシステムを使用すること
が既知である。バスシステムは１つまたは複数の「中
央」処理ユニットを、典型的には、複数の周辺構成要素
または補助装置と接続する。該バスは、交換されるバイ
ナリデータを伝達するデータ線路のあるデータバスだけ
ではなく、データを交換すべきバスにある装置を通して
選択できるアドレス線路のあるアドレスバスを備える。
さらに、通常、データの書き込み及び読み取りがそれを
介して調整される制御バスの制御線路が提供される。大
部分のケースでは、処理ユニットは、バスシステムの片
側にある中央プロセッサ（ＣＰＵ）によって構成される
が、メモリ、入出力構成要素または類似する装置はバス
のもう一方の側に位置する。このような装置は、これ以
降、一様に「メモリユニット」として示され、そのメモ
リユニットは、１つのデータごとに複数の個別「メモリ
セル」を備えてよい。
【０００３】既知のバスシステムでは、バス、及びそれ
らを介してこれらのメモリセルを選択できる論理アドレ
スを介してアドレス指定できるメモリセルの間に１対１
の関係がある。したがって、指定メモリセルに対する書
き込み／読み取りアクセスについて、処理ユニットは、
メモリセルに関連付けられる明瞭な論理アドレスをアド
レスバスに正確に適用しなければならず、その結果所望
されるメモリセルとの接続が確立され、データはデータ
バスを介して交換できる。このようにして、処理ユニッ
トのアドレス場所内のただ１つの正確に定められたアド
レスが得られ、それによってメモリセルをアドレス指定
することができる。データは、メモリセルと処理ユニッ
トの間のデータ交換中に変更されない形式で伝送され
る。つまり、それらはデータバスを介して「クリアテキ
スト」で伝送される。
らを介してこれらのメモリセルを選択できる論理アドレ
スを介してアドレス指定できるメモリセルの間に１対１
の関係がある。したがって、指定メモリセルに対する書
き込み／読み取りアクセスについて、処理ユニットは、
メモリセルに関連付けられる明瞭な論理アドレスをアド
レスバスに正確に適用しなければならず、その結果所望
されるメモリセルとの接続が確立され、データはデータ
バスを介して交換できる。このようにして、処理ユニッ
トのアドレス場所内のただ１つの正確に定められたアド
レスが得られ、それによってメモリセルをアドレス指定
することができる。データは、メモリセルと処理ユニッ
トの間のデータ交換中に変更されない形式で伝送され
る。つまり、それらはデータバスを介して「クリアテキ
スト」で伝送される。
【０００４】バスシステムを介してデータを交換する既
知の方法は、それが秘密のデータの許可されていない傍
受に対して弱点を有する。理由は、伝送されるデータ
が、それぞれのデータが処理ユニットによってバス上で
直接的に制御されるか、あるいはこの装置によってその
現在の形式で処理されるために、データバス上で１：１
のコピーとして存在するという点である。例えば、暗号
機能のための秘密鍵などの機密データのケースでは、秘
密データが比較的に大きな回路部分内で保持されなけれ
ばならないという問題が生じる。さらに、アルゴリズム
は、多くの場合、データが個々のアドレスに書き込まれ
なければならないシーケンスを提供する。したがって、
このシーケンスは、処理ユニットによって正確に維持さ
れなければならない。このような特徴的な機能により、
バスシステム、処理ユニット（ＣＰＵ）の内部レジスタ
を監視することによって、あるいはそれ以外の方法によ
って機密データの調査が可能になる。
知の方法は、それが秘密のデータの許可されていない傍
受に対して弱点を有する。理由は、伝送されるデータ
が、それぞれのデータが処理ユニットによってバス上で
直接的に制御されるか、あるいはこの装置によってその
現在の形式で処理されるために、データバス上で１：１
のコピーとして存在するという点である。例えば、暗号
機能のための秘密鍵などの機密データのケースでは、秘
密データが比較的に大きな回路部分内で保持されなけれ
ばならないという問題が生じる。さらに、アルゴリズム
は、多くの場合、データが個々のアドレスに書き込まれ
なければならないシーケンスを提供する。したがって、
このシーケンスは、処理ユニットによって正確に維持さ
れなければならない。このような特徴的な機能により、
バスシステム、処理ユニット（ＣＰＵ）の内部レジスタ
を監視することによって、あるいはそれ以外の方法によ
って機密データの調査が可能になる。
【０００５】
【発明が解決しようとする課題】この目的のため、本発
明は、データバスを介して処理ユニットとメモリユニッ
トの間でのデータの伝送を可能にし、調査試みに関して
さらに大きな機密保護を与える方法及び装置を提供する
ことを目的とする。
明は、データバスを介して処理ユニットとメモリユニッ
トの間でのデータの伝送を可能にし、調査試みに関して
さらに大きな機密保護を与える方法及び装置を提供する
ことを目的とする。
【０００６】
【発明を解決するための手段】この目的は、請求項１に
記載の方法によって、および請求項５に記載のデータ伝
送システムによって解決される。有利な実施形態は、従
属クレームに定義される。
記載の方法によって、および請求項５に記載のデータ伝
送システムによって解決される。有利な実施形態は、従
属クレームに定義される。
【０００７】提案される方法は、処理ユニットと、複数
のメモリセルを備えるメモリユニットの間に位置するデ
ータバスを介してデータを伝送するために使用される。
前述されたように、用語「メモリユニット」は、幅広い
意味を有すると理解されるべきであり、指定されたアド
レスの元でデータを受信する、あるいは作成する入出力
装置も備えなければならない。本方法では、処理ユニッ
トは、アドレスバスを介してメモリユニットのメモリセ
ルの論理アドレスを決定し、その論理アドレスは読み取
りまたは書き込みのためにアクセスされなければならな
い。本方法は、少なくとも２つの異なる論理アドレス
が、メモリユニットのメモリセルの少なくとも１つに、
好ましくはメモリユニットのすべてのメモリセルに割り
当てられるという点で特徴付けられる。同じメモリセル
は、このようにしてアドレスバスの少なくとも２つの異
なるアドレスを介してアドレス指定することができる。
さらに、方法は、データが、それらがメモリセルとデー
タバスの間で伝送されるときに、メモリセルをアドレス
指定するために使用される論理アドレスに依存して変更
されるという点で特徴付けられる。
のメモリセルを備えるメモリユニットの間に位置するデ
ータバスを介してデータを伝送するために使用される。
前述されたように、用語「メモリユニット」は、幅広い
意味を有すると理解されるべきであり、指定されたアド
レスの元でデータを受信する、あるいは作成する入出力
装置も備えなければならない。本方法では、処理ユニッ
トは、アドレスバスを介してメモリユニットのメモリセ
ルの論理アドレスを決定し、その論理アドレスは読み取
りまたは書き込みのためにアクセスされなければならな
い。本方法は、少なくとも２つの異なる論理アドレス
が、メモリユニットのメモリセルの少なくとも１つに、
好ましくはメモリユニットのすべてのメモリセルに割り
当てられるという点で特徴付けられる。同じメモリセル
は、このようにしてアドレスバスの少なくとも２つの異
なるアドレスを介してアドレス指定することができる。
さらに、方法は、データが、それらがメモリセルとデー
タバスの間で伝送されるときに、メモリセルをアドレス
指定するために使用される論理アドレスに依存して変更
されるという点で特徴付けられる。
【０００８】したがって、説明される方法では、処理ユ
ニットは、オプションで、さまざまな論理アドレスを介
して同じメモリセルにアクセスできる。それから、使用
される論理アドレスに依存して、メモリセルから読み取
られるあるいはメモリセルに書き込まれるデータは、メ
モリユニット内のさまざまな方法で操作される。操作ま
たは変更は、データバスでのデータが、メモリセル内に
存在する、あるいは処理ユニットによって処理されるデ
ータともはや同一ではないことを確実にする。その結
果、もはやデータバスにこれらのデータの１：１のコピ
ーはなく、それが伝送中の機密保護関連データまたは機
密データの調査の成功を妨げる。
ニットは、オプションで、さまざまな論理アドレスを介
して同じメモリセルにアクセスできる。それから、使用
される論理アドレスに依存して、メモリセルから読み取
られるあるいはメモリセルに書き込まれるデータは、メ
モリユニット内のさまざまな方法で操作される。操作ま
たは変更は、データバスでのデータが、メモリセル内に
存在する、あるいは処理ユニットによって処理されるデ
ータともはや同一ではないことを確実にする。その結
果、もはやデータバスにこれらのデータの１：１のコピ
ーはなく、それが伝送中の機密保護関連データまたは機
密データの調査の成功を妨げる。
【０００９】メモリセルとデータバス間でのその伝送の
間に起こるデータの変化は、例えば、データのすべての
ビットが伝送されるわけではないことを意味することが
ある。つまり、データは実際の情報を伝達するより小さ
な数の「有効なビット」だけを備える。それから、追加
情報を伝送するか、あるいは関連するデータコンテンツ
を暗号化するために役立つにすぎないかのどちらかのそ
れ以外のデータは、データバスの未使用のデータ回線に
印加されてよい。
間に起こるデータの変化は、例えば、データのすべての
ビットが伝送されるわけではないことを意味することが
ある。つまり、データは実際の情報を伝達するより小さ
な数の「有効なビット」だけを備える。それから、追加
情報を伝送するか、あるいは関連するデータコンテンツ
を暗号化するために役立つにすぎないかのどちらかのそ
れ以外のデータは、データバスの未使用のデータ回線に
印加されてよい。
【００１０】メモリセルとデータバスの間のその伝送中
のデータのそれ以外の考えられる変更は、以下である場
合がある。 ａ）アドレスビットとの排他的論理和組み合わせ（ＸＯ
Ｒ）； ｂ）メモリセルのビットとの排他的論理和組み合わせ
（ＸＯＲ）； ｃ）固定値との排他的論理和組み合わせ（ＸＯＲ）； ｄ）データビットの順列； ｅ）個別アドレスビットによる個別データビットの置き
換え； ｆ）固定値による個別データビットの置き換え； ｇ）好ましくは、ＤＥＳまたは暗号ブロック連鎖化（Ｃ
ＢＣ）などの対称アルゴリズムを用いるアドレスビット
に依存するデータビットのための暗号方法の使用。
のデータのそれ以外の考えられる変更は、以下である場
合がある。 ａ）アドレスビットとの排他的論理和組み合わせ（ＸＯ
Ｒ）； ｂ）メモリセルのビットとの排他的論理和組み合わせ
（ＸＯＲ）； ｃ）固定値との排他的論理和組み合わせ（ＸＯＲ）； ｄ）データビットの順列； ｅ）個別アドレスビットによる個別データビットの置き
換え； ｆ）固定値による個別データビットの置き換え； ｇ）好ましくは、ＤＥＳまたは暗号ブロック連鎖化（Ｃ
ＢＣ）などの対称アルゴリズムを用いるアドレスビット
に依存するデータビットのための暗号方法の使用。
【００１１】これらの可能性の範囲に加えて、データバ
スを介したその伝送のためにデータを暗号化する多数の
追加可能性がある。この点においては、データの関連ビ
ットの変更が、情報が損失されないように、処理ユニッ
トによって再び明白に復元できることだけが重要であ
る。
スを介したその伝送のためにデータを暗号化する多数の
追加可能性がある。この点においては、データの関連ビ
ットの変更が、情報が損失されないように、処理ユニッ
トによって再び明白に復元できることだけが重要であ
る。
【００１２】方法のさらなる実施形態によって、メモリ
セルの論理アドレスとデータの変更の間のその種の依存
性は、メモリユニット及び／又はメモリセルへの各アク
セスの毎に変更される。これは、無作為番号ジェネレー
タによって制御できるが、同じ無作為番号ジェネレータ
が、それがその種のデータ暗号化が使用されているバス
の両端で明白に確かめることができるように、メモリユ
ニット及び処理ユニットで使用されることが確実にされ
なければならない。
セルの論理アドレスとデータの変更の間のその種の依存
性は、メモリユニット及び／又はメモリセルへの各アク
セスの毎に変更される。これは、無作為番号ジェネレー
タによって制御できるが、同じ無作為番号ジェネレータ
が、それがその種のデータ暗号化が使用されているバス
の両端で明白に確かめることができるように、メモリユ
ニット及び処理ユニットで使用されることが確実にされ
なければならない。
【００１３】本発明は、処理ユニット及びメモリセルの
あるメモリユニットを備えるデータ伝送システムにも関
し、そこでは処理ユニット及びメモリユニットは、アド
レスバス及びデータバスを介してともに結合される。前
述されたように、表現「メモリユニット」は、幅広い意
味を有すると理解されるべきであり、指定アドレスの元
でデータを受信または作成するすべてのシステムを備え
る。データ伝送システムは、メモリユニットが、アドレ
スバスに、及び少なくとも１つのメモリセルに結合され
る少なくとも１つのデータ変更ユニット及びデータバス
を備え、そのデータ変更ユニットが、メモリセルとデー
タバス間のその伝送中に、アドレスバスに存在するメモ
リセルの論理アドレスに依存してデータを変更するが、
メモリセルの少なくとも１つが少なくとも２つの論理ア
ドレスを備えるという点で特徴付けられる。
あるメモリユニットを備えるデータ伝送システムにも関
し、そこでは処理ユニット及びメモリユニットは、アド
レスバス及びデータバスを介してともに結合される。前
述されたように、表現「メモリユニット」は、幅広い意
味を有すると理解されるべきであり、指定アドレスの元
でデータを受信または作成するすべてのシステムを備え
る。データ伝送システムは、メモリユニットが、アドレ
スバスに、及び少なくとも１つのメモリセルに結合され
る少なくとも１つのデータ変更ユニット及びデータバス
を備え、そのデータ変更ユニットが、メモリセルとデー
タバス間のその伝送中に、アドレスバスに存在するメモ
リセルの論理アドレスに依存してデータを変更するが、
メモリセルの少なくとも１つが少なくとも２つの論理ア
ドレスを備えるという点で特徴付けられる。
【００１４】前述された種類の方法は、このようなデー
タ伝送システムで実行されてよい。データ伝送システム
は、好ましくは、それが前述された方法の変形も実行で
きるように形成される。このようなデータ伝送システム
は、関連するデータの同一のコピーがデータバスに存在
しないが、変更済みのデータだけが存在し、その変更は
これらの変更のために使用されるアルゴリズムを知らな
いと外部で復元できないため、機密データの調査に関し
て大きな機密保護を提供する。
タ伝送システムで実行されてよい。データ伝送システム
は、好ましくは、それが前述された方法の変形も実行で
きるように形成される。このようなデータ伝送システム
は、関連するデータの同一のコピーがデータバスに存在
しないが、変更済みのデータだけが存在し、その変更は
これらの変更のために使用されるアルゴリズムを知らな
いと外部で復元できないため、機密データの調査に関し
て大きな機密保護を提供する。
【００１５】本発明は、これ以降、図に関して実施例に
よって説明されるだろう。
よって説明されるだろう。
【００１６】
【発明の実施の形態】データ伝送システムの主要な構成
要素は、このケースではＣＰＵである処理ユニット１
０、及びメモリセル１７のあるメモリユニット１９であ
る。メモリセル１７は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯ
Ｍ、入出力レジスタ等の中のメモリロケーションであっ
てよい。レジスタのケースでは、メモリセル１７は、回
線１８を介してその他の回路部分に接続され、その回路
部分はレジスタのコンテンツを使用するあるいは変更す
る。
要素は、このケースではＣＰＵである処理ユニット１
０、及びメモリセル１７のあるメモリユニット１９であ
る。メモリセル１７は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯ
Ｍ、入出力レジスタ等の中のメモリロケーションであっ
てよい。レジスタのケースでは、メモリセル１７は、回
線１８を介してその他の回路部分に接続され、その回路
部分はレジスタのコンテンツを使用するあるいは変更す
る。
【００１７】処理ユニット１０及びメモリユニット１９
は、アドレスバス１１、データバス１３、及び制御バス
１２を備えるバスシステムを介して結合される。処理ユ
ニット１０は、アドレスバス１１に対し、その中にデー
タが書き込まれなければならない、あるいはそこからデ
ータが読み取られなければならないそれらのメモリセル
１７の論理アドレスを適用することができる。
は、アドレスバス１１、データバス１３、及び制御バス
１２を備えるバスシステムを介して結合される。処理ユ
ニット１０は、アドレスバス１１に対し、その中にデー
タが書き込まれなければならない、あるいはそこからデ
ータが読み取られなければならないそれらのメモリセル
１７の論理アドレスを適用することができる。
【００１８】アドレスバスのカレントアドレスは、メモ
リユニット１９内のアドレスデコーダ１４によって復号
される。従来では、正確に１つの論理アドレスがメモリ
セル１７に割り当てられ、そのアドレスの元でそれはア
ドレス指定できる。これは、本発明によるシステムでは
異なる。このシステムでは、メモリセル１７は、複数の
アドレス選択信号１５ａ、１５ｂ、１５ｃ、１５ｄ
（「エイリアスアドレス」）を介してアドレス指定でき
る。さらに従来とは対照的に、メモリユニット１９は、
アドレスデコーダ１４、制御バス１２及びデータバス１
３に、及びメモリセル１７に接続される、組み合わせ論
理またはデータ変更ユニット１６を備える。
リユニット１９内のアドレスデコーダ１４によって復号
される。従来では、正確に１つの論理アドレスがメモリ
セル１７に割り当てられ、そのアドレスの元でそれはア
ドレス指定できる。これは、本発明によるシステムでは
異なる。このシステムでは、メモリセル１７は、複数の
アドレス選択信号１５ａ、１５ｂ、１５ｃ、１５ｄ
（「エイリアスアドレス」）を介してアドレス指定でき
る。さらに従来とは対照的に、メモリユニット１９は、
アドレスデコーダ１４、制御バス１２及びデータバス１
３に、及びメモリセル１７に接続される、組み合わせ論
理またはデータ変更ユニット１６を備える。
【００１９】データ変更ユニット１６は、アドレス指定
されたメモリセル１７とデータバス１３の間で接続を確
立し、単に未変更の同一コピーとして、データバス１３
からメモリセル１７に可逆に伝送される可能性のあるデ
ータを渡さない。データ変更ユニット１６、むしろデー
タ上で操作を実行し、操作の種類は、論理アドレスに、
あるいはメモリセル１７がアドレス指定される選択信号
１５ａからｄに依存する。それから、以下のデータの修
正が特に実現できる。
されたメモリセル１７とデータバス１３の間で接続を確
立し、単に未変更の同一コピーとして、データバス１３
からメモリセル１７に可逆に伝送される可能性のあるデ
ータを渡さない。データ変更ユニット１６、むしろデー
タ上で操作を実行し、操作の種類は、論理アドレスに、
あるいはメモリセル１７がアドレス指定される選択信号
１５ａからｄに依存する。それから、以下のデータの修
正が特に実現できる。
【００２０】１．アドレスバスでの論理アドレスに依存
して、メモリセル１７の数個のビットだけが書き込まれ
る／読み取られる。つまり、実際の有効なビットに加え
て、追加データが、データバス１３の未使用のそれ以外
の線路で伝送できる。
して、メモリセル１７の数個のビットだけが書き込まれ
る／読み取られる。つまり、実際の有効なビットに加え
て、追加データが、データバス１３の未使用のそれ以外
の線路で伝送できる。
【００２１】２．アドレスバス１１での論理アドレスに
依存して、データは、データバス１３とメモリセル１７
の間の途中で操作される。つまり、書き込み中、データ
バス１３でのデータとは異なるデータがメモリセル１７
に到着し、読み取り中は逆になる。考えられる操作は、
例えば、以下の通りである。 ａ）アドレスビットとの排他的論理和組み合わせ（ＸＯ
Ｒ）； ｂ）メモリセルのビットとの排他的論理和組み合わせ
（ＸＯＲ）； ｃ）固定値との排他的論理和組み合わせ（ＸＯＲ）； ｄ）データビットの順列； ｅ）個別アドレスビットによる個別データビットの置き
換え； ｆ）固定値による個別データビットの置き換え； ｇ）好ましくは、ＤＥＳまたは暗号ブロック連鎖化（Ｃ
ＢＣ）などの対称アルゴリズムを用いるアドレスビット
に依存するデータビットのための暗号方法の使用。
依存して、データは、データバス１３とメモリセル１７
の間の途中で操作される。つまり、書き込み中、データ
バス１３でのデータとは異なるデータがメモリセル１７
に到着し、読み取り中は逆になる。考えられる操作は、
例えば、以下の通りである。 ａ）アドレスビットとの排他的論理和組み合わせ（ＸＯ
Ｒ）； ｂ）メモリセルのビットとの排他的論理和組み合わせ
（ＸＯＲ）； ｃ）固定値との排他的論理和組み合わせ（ＸＯＲ）； ｄ）データビットの順列； ｅ）個別アドレスビットによる個別データビットの置き
換え； ｆ）固定値による個別データビットの置き換え； ｇ）好ましくは、ＤＥＳまたは暗号ブロック連鎖化（Ｃ
ＢＣ）などの対称アルゴリズムを用いるアドレスビット
に依存するデータビットのための暗号方法の使用。
【００２２】このようにして、別のデータを使用しなが
ら、所望される値をアドレス１５ａ−ｄのメモリセルに
書き込むまたは所望される値をアドレス１５ａ−ｄのメ
モリセルから読み取るために、多数の可能性が得られ
る。これらの可能性は、さらに、順次アクセスのたびに
変えられてよく、その変化は、例えば無作為番号ジェネ
レータによって制御されてよい。
ら、所望される値をアドレス１５ａ−ｄのメモリセルに
書き込むまたは所望される値をアドレス１５ａ−ｄのメ
モリセルから読み取るために、多数の可能性が得られ
る。これらの可能性は、さらに、順次アクセスのたびに
変えられてよく、その変化は、例えば無作為番号ジェネ
レータによって制御されてよい。
【００２３】秘密データを処理するシステム内の、図に
図示されるバスシステムを活用することによって、ＣＰ
Ｕ１０が、メモリまたは入出力構成部品との通信中に秘
密データそれ自体と動作する必要はなく、前述された暗
号化手段を介してそれらをアドレス指定するだけでよく
なる。ターゲットアドレスの固定された所定のシーケン
スに関わらず、冗長な論理アドレスのためにターゲット
アドレスへのアクセスの実際の順序を変えることが可能
である。秘密データの調査に関するすべての攻撃は、そ
れによってかなり困難になる。これらの攻撃は、例え
ば、バスシステムの監視、ＣＰＵ１０の内部レジスタの
監視、またはシステムの現在の消費に基づいて、処理さ
れたデータ（ＤＰＡ）から結論を引き出そうとする試み
がありうる。
図示されるバスシステムを活用することによって、ＣＰ
Ｕ１０が、メモリまたは入出力構成部品との通信中に秘
密データそれ自体と動作する必要はなく、前述された暗
号化手段を介してそれらをアドレス指定するだけでよく
なる。ターゲットアドレスの固定された所定のシーケン
スに関わらず、冗長な論理アドレスのためにターゲット
アドレスへのアクセスの実際の順序を変えることが可能
である。秘密データの調査に関するすべての攻撃は、そ
れによってかなり困難になる。これらの攻撃は、例え
ば、バスシステムの監視、ＣＰＵ１０の内部レジスタの
監視、またはシステムの現在の消費に基づいて、処理さ
れたデータ（ＤＰＡ）から結論を引き出そうとする試み
がありうる。
【図１】本発明によるデータ伝送システムの構成部品及
び多様なバスによるそれらの結合の概略図である。
び多様なバスによるそれらの結合の概略図である。
１０ 処理ユニット（ＣＰＵ） １１ アドレスバス １２ 制御バス １３ データバス １４ アドレスデコーダ １５ａ−ｄ アドレス選択信号 １６ データ変更ユニット １７ メモリセル １８ 線路 １９ メモリユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラルフ、マルツァーン ドイツ連邦共和国ゼーフェタル、イム、レ ームザール、10 Ｆターム(参考） 5B017 AA07 BA07 BB03 CA11
Claims (6)
- 【請求項１】処理ユニットと、複数のメモリセルを備え
るメモリユニットとの間でデータバスを通してデータを
伝送する方法であって、処理ユニットはアドレスバスを
介してアクセスされるべきメモリセルの論理アドレスを
送信し、少なくとも２つの異なる論理アドレスがメモリ
セルに割り当てられ、及びデータがメモリセルとデータ
バスとの間でのそれらの伝送の間にメモリセルのために
使用される論理アドレスに依存して変更されることを特
徴とするデータ伝送方法。 - 【請求項２】データの変更がそのビットのすべてが伝送
されないことにあることを特徴とする、請求項１に記載
の方法。 - 【請求項３】データが ａ）アドレスビットとの排他的論理和組み合わせ（ＸＯ
Ｒ）； ｂ）メモリセルのビットとの排他的論理和組み合わせ
（ＸＯＲ）； ｃ）固定値との排他的論理和組み合わせ（ＸＯＲ）； ｄ）データビットの順列； ｅ）個別アドレスビットによる個別データビットの置き
換え； ｆ）固定値による個別データビットの置き換え； ｇ）好ましくは、ＤＥＳまたは暗号ブロック連鎖化（Ｃ
ＢＣ）などの対称アルゴリズムを用いるアドレスビット
に依存するデータビットのための暗号方法の使用、によ
って変更されることを特徴とする、請求項１または２に
記載の方法。 - 【請求項４】メモリセルの論理アドレスとデータの変更
との間の依存性が、メモリユニット及び／又はメモリセ
ルへの各アクセスの毎に変更される、請求項１乃至３の
いずれか一項に記載の方法。 - 【請求項５】処理ユニット及びメモリセルを有するメモ
リユニットを備えるデータ伝送システムであって、前記
処理ユニット及びメモリユニットは、アドレスバス及び
データバスを介してともに結合され、メモリユニットが
アドレスバスに、及び少なくとも１つのメモリセルに結
合される少なくとも１つのデータ変更ユニット及びデー
タバスを備え、前記データ変更ユニットが、メモリセル
とデータバスとの間でのその伝送の間に、アドレスバス
上に存在するメモリセルの論理アドレスに依存してデー
タを変更するが、メモリセルの少なくとも１つが少なく
とも２つの異なる論理アドレスを備えることを特徴とす
る、データ伝送システム。 - 【請求項６】データ変更ユニットが、それが請求項１乃
至４のいずれか一項に記載されるような方法を実行でき
るように適応されることを特徴とする、請求項５に記載
のデータ伝送システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10115118A DE10115118A1 (de) | 2001-03-27 | 2001-03-27 | Verfahren zur Übertragung von Daten über einen Datenbus |
| DE10115118.7 | 2001-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002328844A true JP2002328844A (ja) | 2002-11-15 |
Family
ID=7679272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002089082A Pending JP2002328844A (ja) | 2001-03-27 | 2002-03-27 | データバスを介したデータ伝送方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7092400B2 (ja) |
| EP (1) | EP1246043B1 (ja) |
| JP (1) | JP2002328844A (ja) |
| AT (1) | ATE412938T1 (ja) |
| DE (2) | DE10115118A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023957A (ja) * | 2004-07-07 | 2006-01-26 | Sony Corp | 半導体集積回路及び情報処理装置 |
| WO2010109516A1 (ja) | 2009-03-23 | 2010-09-30 | 富士通株式会社 | データ処理装置及びデータ処理方法 |
| JP2012199922A (ja) * | 2011-03-22 | 2012-10-18 | Arm Ltd | 機密データの暗号化および記憶 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4551802B2 (ja) * | 2005-03-29 | 2010-09-29 | 株式会社東芝 | プロセッサ、メモリ、コンピュータシステムおよびデータ転送方法 |
| DE102007026977B4 (de) * | 2006-06-07 | 2012-03-08 | Samsung Electronics Co., Ltd. | Kryptographisches System und zugehöriges Betriebsverfahren und Computerprogrammprodukt |
| KR100837270B1 (ko) * | 2006-06-07 | 2008-06-11 | 삼성전자주식회사 | 스마트 카드 및 그것의 데이터 보안 방법 |
| US20090067625A1 (en) * | 2007-09-07 | 2009-03-12 | Aceurity, Inc. | Method for protection of digital rights at points of vulnerability in real time |
| US20090080665A1 (en) * | 2007-09-25 | 2009-03-26 | Aceurity, Inc. | Method of Generating Secure Codes for a Randomized Scrambling Scheme for the Protection of Unprotected Transient Information |
| US8555015B2 (en) | 2008-10-23 | 2013-10-08 | Maxim Integrated Products, Inc. | Multi-layer content protecting microcontroller |
| US9825931B2 (en) | 2016-01-26 | 2017-11-21 | Bank Of America Corporation | System for tracking and validation of an entity in a process data network |
| US10116667B2 (en) | 2016-01-26 | 2018-10-30 | Bank Of America Corporation | System for conversion of an instrument from a non-secured instrument to a secured instrument in a process data network |
| US10438209B2 (en) | 2016-02-10 | 2019-10-08 | Bank Of America Corporation | System for secure routing of data to various networks from a process data network |
| US10142347B2 (en) | 2016-02-10 | 2018-11-27 | Bank Of America Corporation | System for centralized control of secure access to process data network |
| US10129238B2 (en) | 2016-02-10 | 2018-11-13 | Bank Of America Corporation | System for control of secure access and communication with different process data networks with separate security features |
| US11374935B2 (en) | 2016-02-11 | 2022-06-28 | Bank Of America Corporation | Block chain alias person-to-person resource allocation |
| US10440101B2 (en) | 2016-02-22 | 2019-10-08 | Bank Of America Corporation | System for external validation of private-to-public transition protocols |
| US10178105B2 (en) | 2016-02-22 | 2019-01-08 | Bank Of America Corporation | System for providing levels of security access to a process data network |
| US10475030B2 (en) | 2016-02-22 | 2019-11-12 | Bank Of America Corporation | System for implementing a distributed ledger across multiple network nodes |
| US10140470B2 (en) | 2016-02-22 | 2018-11-27 | Bank Of America Corporation | System for external validation of distributed resource status |
| US10607285B2 (en) | 2016-02-22 | 2020-03-31 | Bank Of America Corporation | System for managing serializability of resource transfers in a process data network |
| US10762504B2 (en) | 2016-02-22 | 2020-09-01 | Bank Of America Corporation | System for external secure access to process data network |
| US10135870B2 (en) | 2016-02-22 | 2018-11-20 | Bank Of America Corporation | System for external validation of secure process transactions |
| US10679215B2 (en) | 2016-02-22 | 2020-06-09 | Bank Of America Corporation | System for control of device identity and usage in a process data network |
| US10496989B2 (en) | 2016-02-22 | 2019-12-03 | Bank Of America Corporation | System to enable contactless access to a transaction terminal using a process data network |
| US10636033B2 (en) | 2016-02-22 | 2020-04-28 | Bank Of America Corporation | System for routing of process authorizations and settlement to a user in a process data network |
| US10318938B2 (en) | 2016-02-22 | 2019-06-11 | Bank Of America Corporation | System for routing of process authorization and settlement to a user in process data network based on specified parameters |
| US10387878B2 (en) | 2016-02-22 | 2019-08-20 | Bank Of America Corporation | System for tracking transfer of resources in a process data network |
| US10142312B2 (en) | 2016-02-22 | 2018-11-27 | Bank Of America Corporation | System for establishing secure access for users in a process data network |
| US10026118B2 (en) | 2016-02-22 | 2018-07-17 | Bank Of America Corporation | System for allowing external validation of data in a process data network |
| US10437630B2 (en) | 2016-04-10 | 2019-10-08 | Bank Of America Corporation | System for transforming large scale electronic processing using application block chain and multi-structured data stores |
| US9979718B2 (en) | 2016-05-11 | 2018-05-22 | Bank Of America Corporation | System for managing security and access to resource sub-components |
| US10402796B2 (en) | 2016-08-29 | 2019-09-03 | Bank Of America Corporation | Application life-cycle transition record recreation system |
| US10067994B2 (en) | 2016-10-07 | 2018-09-04 | Bank Of America Corporation | Real time event capture and transformation of transient data for an information network |
| US10158737B2 (en) | 2016-10-07 | 2018-12-18 | Bank Of America Corporation | Real time event capture and analysis of transient data for an information network |
| US10069672B2 (en) | 2016-10-07 | 2018-09-04 | Bank Of America Corporation | Real time event capture, analysis and reporting system |
| US11631077B2 (en) | 2017-01-17 | 2023-04-18 | HashLynx Inc. | System for facilitating secure electronic communications between entities and processing resource transfers |
| US10929545B2 (en) | 2018-07-31 | 2021-02-23 | Bank Of America Corporation | System for providing access to data stored in a distributed trust computing network |
| US11645428B1 (en) | 2020-02-11 | 2023-05-09 | Wells Fargo Bank, N.A. | Quantum phenomenon-based obfuscation of memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095525A (en) * | 1989-06-26 | 1992-03-10 | Rockwell International Corporation | Memory transformation apparatus and method |
| US5239634A (en) * | 1989-09-21 | 1993-08-24 | Digital Equipment Corporation | Memory controller for enqueuing/dequeuing process |
| GB2283342B (en) * | 1993-10-26 | 1998-08-12 | Intel Corp | Programmable code store circuitry for a nonvolatile semiconductor memory device |
| JPH08328962A (ja) * | 1995-05-31 | 1996-12-13 | Mitsubishi Electric Corp | 端末機と、当該端末機に接続されるメモリカードからなるシステム |
| US5745420A (en) * | 1995-07-31 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Integrated memory circuit with sequenced bitlines for stress test |
| US5892826A (en) * | 1996-01-30 | 1999-04-06 | Motorola, Inc. | Data processor with flexible data encryption |
| JPH11134244A (ja) * | 1997-10-31 | 1999-05-21 | Brother Ind Ltd | 記憶装置の制御装置及び制御方法 |
| US6145069A (en) * | 1999-01-29 | 2000-11-07 | Interactive Silicon, Inc. | Parallel decompression and compression system and method for improving storage density and access speed for non-volatile memory and embedded memory devices |
| JP2001109667A (ja) * | 1999-10-13 | 2001-04-20 | Nec Ic Microcomput Syst Ltd | データ処理方法および装置 |
| JP2001209531A (ja) * | 2000-01-25 | 2001-08-03 | Nintendo Co Ltd | 半導体記憶装置およびプログラム判別システム |
-
2001
- 2001-03-27 DE DE10115118A patent/DE10115118A1/de not_active Withdrawn
-
2002
- 2002-03-22 US US10/104,913 patent/US7092400B2/en active Active
- 2002-03-26 DE DE50212947T patent/DE50212947D1/de not_active Expired - Lifetime
- 2002-03-26 AT AT02100294T patent/ATE412938T1/de not_active IP Right Cessation
- 2002-03-26 EP EP02100294A patent/EP1246043B1/de not_active Expired - Lifetime
- 2002-03-27 JP JP2002089082A patent/JP2002328844A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023957A (ja) * | 2004-07-07 | 2006-01-26 | Sony Corp | 半導体集積回路及び情報処理装置 |
| US7913307B2 (en) | 2004-07-07 | 2011-03-22 | Sony Corporation | Semiconductor integrated circuit and information processing apparatus |
| WO2010109516A1 (ja) | 2009-03-23 | 2010-09-30 | 富士通株式会社 | データ処理装置及びデータ処理方法 |
| US8707057B2 (en) | 2009-03-23 | 2014-04-22 | Fujitsu Limited | Data processing apparatus and data processing method |
| JP2012199922A (ja) * | 2011-03-22 | 2012-10-18 | Arm Ltd | 機密データの暗号化および記憶 |
| US9280675B2 (en) | 2011-03-22 | 2016-03-08 | Arm Limited | Encrypting and storing confidential data |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10115118A1 (de) | 2002-10-10 |
| ATE412938T1 (de) | 2008-11-15 |
| EP1246043A3 (de) | 2006-09-20 |
| EP1246043B1 (de) | 2008-10-29 |
| DE50212947D1 (de) | 2008-12-11 |
| US20020146019A1 (en) | 2002-10-10 |
| US7092400B2 (en) | 2006-08-15 |
| EP1246043A2 (de) | 2002-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002328844A (ja) | データバスを介したデータ伝送方法 | |
| CN108475237B (zh) | 存储器操作加密 | |
| US6021201A (en) | Method and apparatus for integrated ciphering and hashing | |
| US8843767B2 (en) | Secure memory transaction unit | |
| US8839001B2 (en) | Infinite key memory transaction unit | |
| EP0002390B1 (en) | Method for cryptographic file security in multiple domain data processing systems | |
| US10313128B2 (en) | Address-dependent key generator by XOR tree | |
| JP4703791B2 (ja) | データ再暗号化装置および方法 | |
| US5818939A (en) | Optimized security functionality in an electronic system | |
| US6058478A (en) | Apparatus and method for a vetted field upgrade | |
| US8301905B2 (en) | System and method for encrypting data | |
| US10146701B2 (en) | Address-dependent key generation with a substitution-permutation network | |
| JP2003516071A (ja) | 暗号化機能を備えるマイクロプロセッサ装置 | |
| US9152576B2 (en) | Mode-based secure microcontroller | |
| EP2990953B1 (en) | Periodic memory refresh in a secure computing system | |
| US9602281B2 (en) | Parallelizable cipher construction | |
| US20050138403A1 (en) | Data encryption in a symmetric multiprocessor electronic apparatus | |
| US9946662B2 (en) | Double-mix Feistel network for key generation or encryption | |
| GB2424089A (en) | Side channel attack prevention in data processing apparatus such as a smart card | |
| EP0403456B1 (en) | Encryption circuit | |
| CN114978714B (zh) | 基于risc-v的轻量级数据总线加密安全传输方法 | |
| US20060206721A1 (en) | Circuit provided with a secure external access | |
| CN117494236A (zh) | Spi总线系统中利用循环移位寄存器提升数据传输安全性的方法和系统 | |
| CN116341026A (zh) | 一种基于双内存异或的加密计算机系统及总线加密方法 | |
| JPS6156537A (ja) | マルチドロツプ公開鍵配送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050325 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080522 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081017 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090119 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090417 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090605 |