JP3255227B2 - アドレス変換システム - Google Patents
アドレス変換システムInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリのアクセス
回路に関し、特にメモリに書き込まれたデータのセキュ
リティのためにアドレス信号変換を行うアドレス変換シ
ステムに関する。
回路に関し、特にメモリに書き込まれたデータのセキュ
リティのためにアドレス信号変換を行うアドレス変換シ
ステムに関する。
【０００２】
【従来の技術】図９はアドレス信号変換のための従来例
の構成図である。
の構成図である。
【０００３】この例によれば、ＣＰＵ２０のアドレスバ
ス、およびデータバスが変換部２１と接続されている。
また、変換部２１と外部メモリ２２もアドレスバスおよ
びデータバスが接続されている。
ス、およびデータバスが変換部２１と接続されている。
また、変換部２１と外部メモリ２２もアドレスバスおよ
びデータバスが接続されている。
【０００４】外部メモリ２２には、ホストシステムから
のアドレス信号のアドレスの変換テーブルが書き込まれ
ている。
のアドレス信号のアドレスの変換テーブルが書き込まれ
ている。
【０００５】ＣＰＵ２０は、外部メモリ２２をアクセス
する前に、変換部２１で規定される特定のアドレスから
外部メモリ２２に書き込まれているアドレス変換テーブ
ルのアドレスデータを読み出す。読み出されたアドレス
データは自動的に変換部２１にあるメモリに書き込ま
れ、ＣＰＵ２０がアクセス可能なアドレスに、一対一に
対応した変換アドレスのデータが書き込まれる。
する前に、変換部２１で規定される特定のアドレスから
外部メモリ２２に書き込まれているアドレス変換テーブ
ルのアドレスデータを読み出す。読み出されたアドレス
データは自動的に変換部２１にあるメモリに書き込ま
れ、ＣＰＵ２０がアクセス可能なアドレスに、一対一に
対応した変換アドレスのデータが書き込まれる。
【０００６】ＣＰＵ２０が外部メモリ２２にアクセスす
る場合は、変換部２１の変換アドレスのテーブルを介し
アドレスの設定を外部メモリ２２に対して行う。
る場合は、変換部２１の変換アドレスのテーブルを介し
アドレスの設定を外部メモリ２２に対して行う。
【０００７】
【発明が解決しようとする課題】第１の問題点は、メモ
リのデータが容易に読み出し可能である。その理由は、
メモリのアドレスマッピングとホストシステムのアドレ
スマッピングが一意的に決定されているからである。
リのデータが容易に読み出し可能である。その理由は、
メモリのアドレスマッピングとホストシステムのアドレ
スマッピングが一意的に決定されているからである。
【０００８】本発明の目的は、メモリに書き込まれてい
るデータのマッピングを、ホストシステムからみたマッ
ピングと相異させる手段を用い、メモリのデータに対す
るセキュリティを向上させるアドレスコントローラの提
供である。
るデータのマッピングを、ホストシステムからみたマッ
ピングと相異させる手段を用い、メモリのデータに対す
るセキュリティを向上させるアドレスコントローラの提
供である。
【０００９】
【課題を解決するための手段】本発明のアドレス変換シ
ステムは、ホストシステムから外部メモリへのアクセス
に際し、前記外部メモリのセキュリティのために前記外
部メモリ内のアドレスにアクセスするアドレス信号を変
換するアドレス変換システムにおいて、前記ホストシス
テムからの前記外部メモリに対する第１のアドレス信号
を、前記外部メモリの固有の第２のアドレス信号に任意
に変換して接続可能な変換接続設定手段を具備するアド
レスコントローラを有し、前記ホストシステムは、第１
のアドレス信号から第２のアドレス信号への変換する設
定状態を示すＩＤ管理エリアと、ＩＤに対応したアドレ
ス変換接続設定情報エリアとを備え、アドレス変換接続
設定内容を管理するアクセス管理手段を有するものであ
り、 かつ、前記ホストシステムは、前記外部メモリ書き
込み時、ＩＤに対応したアドレス変換接続設定後、予め
定められた外部メモリのアドレスにＩＤを書き込み、前
記外部メモリ読み出し時、前記ホストシステムは、ＩＤ
に対応したアドレス変換接続設定後、前記予め定められ
た外部メモリのアドレスからＩＤを読み出し、ホストシ
ステムで保管していたＩＤと一致するか否かをチェック
し、一致していた場合、以降の外部メモリに対するアク
セスを保証するものであることを特徴とする。
ステムは、ホストシステムから外部メモリへのアクセス
に際し、前記外部メモリのセキュリティのために前記外
部メモリ内のアドレスにアクセスするアドレス信号を変
換するアドレス変換システムにおいて、前記ホストシス
テムからの前記外部メモリに対する第１のアドレス信号
を、前記外部メモリの固有の第２のアドレス信号に任意
に変換して接続可能な変換接続設定手段を具備するアド
レスコントローラを有し、前記ホストシステムは、第１
のアドレス信号から第２のアドレス信号への変換する設
定状態を示すＩＤ管理エリアと、ＩＤに対応したアドレ
ス変換接続設定情報エリアとを備え、アドレス変換接続
設定内容を管理するアクセス管理手段を有するものであ
り、 かつ、前記ホストシステムは、前記外部メモリ書き
込み時、ＩＤに対応したアドレス変換接続設定後、予め
定められた外部メモリのアドレスにＩＤを書き込み、前
記外部メモリ読み出し時、前記ホストシステムは、ＩＤ
に対応したアドレス変換接続設定後、前記予め定められ
た外部メモリのアドレスからＩＤを読み出し、ホストシ
ステムで保管していたＩＤと一致するか否かをチェック
し、一致していた場合、以降の外部メモリに対するアク
セスを保証するものであることを特徴とする。
【００１０】すなわち、ホストシステム１からアドレス
の接続変更が可能なアドレススイッチ部６乃至７を有
し、アドレススイッチ６乃至アドレススイッチ７は、ホ
ストシステム１からアクセス可能で、ホストシステム１
側で任意に決定したアドレスの接続が可能となる。
の接続変更が可能なアドレススイッチ部６乃至７を有
し、アドレススイッチ６乃至アドレススイッチ７は、ホ
ストシステム１からアクセス可能で、ホストシステム１
側で任意に決定したアドレスの接続が可能となる。
【００１１】また、ホストシステム１は、ＩＤ管理エリ
アとアドレススイッチ設定情報エリアを備え、アドレス
接続設定内容を管理する手段を有する。
アとアドレススイッチ設定情報エリアを備え、アドレス
接続設定内容を管理する手段を有する。
【００１２】
【実施の形態】図１は、本発明のアドレスコントローラ
２を使用した場合第１の実施の形態ののシステム構成図
である。
２を使用した場合第１の実施の形態ののシステム構成図
である。
【００１３】図２は、図１に示すアドレスコントローラ
２の詳細ブロック図である。
２の詳細ブロック図である。
【００１４】図３は、図２に示すアドレススイッチ部５
の内部構成とデコーダ部４の接続図である。
の内部構成とデコーダ部４の接続図である。
【００１５】図４は、図３に示すアドレススイッチ６お
よびアドレススイッチ７の内部の信号の接続概念図であ
る。
よびアドレススイッチ７の内部の信号の接続概念図であ
る。
【００１６】図５は、本発明のアドレスコントローラ２
を使用した際のホストシステムにおける外部メモリ３を
見たアドレスマッピングの例である。
を使用した際のホストシステムにおける外部メモリ３を
見たアドレスマッピングの例である。
【００１７】図１、図２、図３、図４の詳細説明は、以
下の通りである。
下の通りである。
【００１８】図１はシステムの構成例を示す図であり、
アドレスコントローラ２はホストシステム１から出力さ
れる複数本のアドレス信号であるＡＤ0〜ＡＤn（以下Ａ
Ｄ＊の様に＊を使用して表示する）信号を受信し、アド
レスの割り振りを変更し、対応するＣＡＤ0〜ＣＡＤ
n（以下ＣＡＤ＊と表示する）信号としてメモリ部３に
出力する。
アドレスコントローラ２はホストシステム１から出力さ
れる複数本のアドレス信号であるＡＤ0〜ＡＤn（以下Ａ
Ｄ＊の様に＊を使用して表示する）信号を受信し、アド
レスの割り振りを変更し、対応するＣＡＤ0〜ＣＡＤ
n（以下ＣＡＤ＊と表示する）信号としてメモリ部３に
出力する。
【００１９】図２はアドレスコントローラの内部ブロッ
ク図であるが、デコーダ部４はアドレススイッチ部５に
対し、データアクセスを可能とする制御信号ＡＤＣＳ0
〜ＡＤＣＳn（以下ＡＤＣＳ＊と表示する）信号を生成
する。
ク図であるが、デコーダ部４はアドレススイッチ部５に
対し、データアクセスを可能とする制御信号ＡＤＣＳ0
〜ＡＤＣＳn（以下ＡＤＣＳ＊と表示する）信号を生成
する。
【００２０】アドレススイッチ部５はホストシステム１
からの書き込みデータにより、ホストシステム１から入
力されたアドレス信号であるＡＤ＊信号に対し、メモリ
部３のアドレス信号となるＣＡＤ＊信号の接続を設定す
る。
からの書き込みデータにより、ホストシステム１から入
力されたアドレス信号であるＡＤ＊信号に対し、メモリ
部３のアドレス信号となるＣＡＤ＊信号の接続を設定す
る。
【００２１】図３は、アドレススイッチ部５の内部構成
図である。図３に示すアドレススイッチ部５では、アド
レス信号の本数を２０本としている。
図である。図３に示すアドレススイッチ部５では、アド
レス信号の本数を２０本としている。
【００２２】アドレススイッチ部５は、アドレススイッ
チ６0乃至アドレススイッチ６19迄の２０個から構成さ
れる。また、各アドレススイッチ６0〜６19の内部回路
構成は同一の構成である。
チ６0乃至アドレススイッチ６19迄の２０個から構成さ
れる。また、各アドレススイッチ６0〜６19の内部回路
構成は同一の構成である。
【００２３】図４はアドレススイッチ６0〜６19内部で
実施されるアドレスの接続概念図である。各アドレスス
イッチ例えばアドレススイッチ６0内には２０個のスイ
ッチ８0〜８19を有し、スイッチ８0はホストシステム１
からのアドレス入力信号であるＡＤ0信号、ＡＤ1信号、
ＡＤ2信号、・・・、ＡＤ19信号の中からホストシステ
ムからの指示でＡＤ0信号をメモリ部３へのアドレス入
力信号であるＡ0信号に接続し、また、スイッチ８19は
ホストシステムから指示されたＡＤ19信号をＡ0信号へ
接続する。
実施されるアドレスの接続概念図である。各アドレスス
イッチ例えばアドレススイッチ６0内には２０個のスイ
ッチ８0〜８19を有し、スイッチ８0はホストシステム１
からのアドレス入力信号であるＡＤ0信号、ＡＤ1信号、
ＡＤ2信号、・・・、ＡＤ19信号の中からホストシステ
ムからの指示でＡＤ0信号をメモリ部３へのアドレス入
力信号であるＡ0信号に接続し、また、スイッチ８19は
ホストシステムから指示されたＡＤ19信号をＡ0信号へ
接続する。
【００２４】図４では、スイッチ８2がオン状態となっ
ており、ＡＤ2信号とＡ0信号が接続されている。即ち、
ホストシステム１からのＡＤ2信号は、メモリ部３のＡ0
信号として、アドレスコントローラ２により変換され出
力される。
ており、ＡＤ2信号とＡ0信号が接続されている。即ち、
ホストシステム１からのＡＤ2信号は、メモリ部３のＡ0
信号として、アドレスコントローラ２により変換され出
力される。
【００２５】図４に示す概念図のスイッチ８0、スイッ
チ８1、スイッチ８2、・・・、スイッチ８19は、それぞ
れ、ＡＤ0，ＡＤ1，ＡＤ2，・・・ＡＤ19を入力とし、
メカニカルなスイッチではなく、電気的なスイッチであ
る。例えば、電子スイッチ、あるいは書き換え可能なＥ
ＥＰＲＯＭのセルを採用して実現してもよい。
チ８1、スイッチ８2、・・・、スイッチ８19は、それぞ
れ、ＡＤ0，ＡＤ1，ＡＤ2，・・・ＡＤ19を入力とし、
メカニカルなスイッチではなく、電気的なスイッチであ
る。例えば、電子スイッチ、あるいは書き換え可能なＥ
ＥＰＲＯＭのセルを採用して実現してもよい。
【００２６】次に，本発明の動作について説明する。
【００２７】まず初めに、図４で示したアドレスの接続
概念図で示した各アドレスの接続手順について説明す
る。
概念図で示した各アドレスの接続手順について説明す
る。
【００２８】図１０に示すように、ホストシステム１
は、特定のアドレス空間に接続を設定されたアドレスス
イッチ６0乃至アドレススイッチ６19に対し、アドレス
の接続を実施する。例えば、図１１に示すように、ＡＤ
2信号をＡ0信号に変換したいのであれば、データバス信
号であるＤＢ０〜７信号を介しアドレススイッチ６０に
対し“０２ｈ”を設定すれば良い。
は、特定のアドレス空間に接続を設定されたアドレスス
イッチ６0乃至アドレススイッチ６19に対し、アドレス
の接続を実施する。例えば、図１１に示すように、ＡＤ
2信号をＡ0信号に変換したいのであれば、データバス信
号であるＤＢ０〜７信号を介しアドレススイッチ６０に
対し“０２ｈ”を設定すれば良い。
【００２９】各アドレススイッチ６0〜６19には、バイ
ナリー／ビット変換部５０と、スイッチ２０個を有し、
各スイッチ８0〜８19には、ＡＤ0〜ＡＤ19が、それぞれ
対応して個別に接続され、またバイナリー／ビット変換
部で５０でビット変換されたＢＩＴ0〜ＢＩＴ19も順に
個別に接続されており、指定接続が行われる。
ナリー／ビット変換部５０と、スイッチ２０個を有し、
各スイッチ８0〜８19には、ＡＤ0〜ＡＤ19が、それぞれ
対応して個別に接続され、またバイナリー／ビット変換
部で５０でビット変換されたＢＩＴ0〜ＢＩＴ19も順に
個別に接続されており、指定接続が行われる。
【００３０】したがって、ＡＤ0信号をＡ19信号に接続
したいのであれば、図１４に示すデータバス信号表によ
り、アドレススイッチ６19に対し、“００ｈ”を設定す
れば良い。
したいのであれば、図１４に示すデータバス信号表によ
り、アドレススイッチ６19に対し、“００ｈ”を設定す
れば良い。
【００３１】すなわち、”１”を所望の位置とすると、
ＡＤ2は３番目の位置なので、バイナリー／ビット変換
部５０に対し”０２ｈ”をセットし、バイナリー／ビッ
ト変換部５０の出力として、”ＢＩＴ0 ＢＩＴ1 ＢＩ
Ｔ2 ・・・ ＢＩＴ18 ＢＩＴ19” の対応として、”
０ ０ １ ・・・ ０ ０” が
出力される。
ＡＤ2は３番目の位置なので、バイナリー／ビット変換
部５０に対し”０２ｈ”をセットし、バイナリー／ビッ
ト変換部５０の出力として、”ＢＩＴ0 ＢＩＴ1 ＢＩ
Ｔ2 ・・・ ＢＩＴ18 ＢＩＴ19” の対応として、”
０ ０ １ ・・・ ０ ０” が
出力される。
【００３２】ＡＤ0は １番目の位置なので、バイナリ
ー／ビット変換部５０に対し、”００ｈ”をセットし、
バイナリー／ビット変換部５０の出力として、”ＢＩＴ
0 ＢＩＴ1 ＢＩＴ3 ・・・ ＢＩＴ18 ＢＩＴ19” の
対応として、” １ ０ ０ ・・・ ０
０” が出力される。
ー／ビット変換部５０に対し、”００ｈ”をセットし、
バイナリー／ビット変換部５０の出力として、”ＢＩＴ
0 ＢＩＴ1 ＢＩＴ3 ・・・ ＢＩＴ18 ＢＩＴ19” の
対応として、” １ ０ ０ ・・・ ０
０” が出力される。
【００３３】以上のようにしてＡＤ0信号、ＡＤ1信号、
・・・、ＡＤ19信号とＡ0信号、Ａ1信号、・・・、Ａ19
信号を１対１に接続変換する。このことにより、ホスト
システム１ではアドレススイッチの接続状態をアドレス
スイッチ設定情報エリアにプロットして認識し、このメ
モリ部３でアクセスされるメモリ空間の構成は、全く異
なることとすることができる。
・・・、ＡＤ19信号とＡ0信号、Ａ1信号、・・・、Ａ19
信号を１対１に接続変換する。このことにより、ホスト
システム１ではアドレススイッチの接続状態をアドレス
スイッチ設定情報エリアにプロットして認識し、このメ
モリ部３でアクセスされるメモリ空間の構成は、全く異
なることとすることができる。
【００３４】各アドレスのデータの対応は１対１となる
が、アドレススイッチ部５のアドレス接続の各接続設定
により、メモリ部３は各々異なったアドレスの対応を実
現できる。
が、アドレススイッチ部５のアドレス接続の各接続設定
により、メモリ部３は各々異なったアドレスの対応を実
現できる。
【００３５】以上のように、アドレススイッチ部５の内
部スイッチの接続変更により各々のアドレス接続が可能
となる訳であるが、接続変更の管理方法について説明す
る。
部スイッチの接続変更により各々のアドレス接続が可能
となる訳であるが、接続変更の管理方法について説明す
る。
【００３６】図５は外部メモリ３に設定されているメモ
リマップの例で、ＩＤ管理エリア４バイトとユーザメモ
リエリアとからなり、メモリ部３に対し、ＩＤ管理エリ
アおよびアドレススイッチ５設定情報エリアを設ける。
ＩＤ管理エリアを４バイトとし、アドレスのＦＦＦＦＣ
〜ＦＦＦＦＦ番地にマッピングしている。
リマップの例で、ＩＤ管理エリア４バイトとユーザメモ
リエリアとからなり、メモリ部３に対し、ＩＤ管理エリ
アおよびアドレススイッチ５設定情報エリアを設ける。
ＩＤ管理エリアを４バイトとし、アドレスのＦＦＦＦＣ
〜ＦＦＦＦＦ番地にマッピングしている。
【００３７】ＩＤ管理エリアが具体的にどの様な構成に
なるかというと、図５の例では（詳細は図６）３バイト
のＩＤデータと１バイトのチェックビットから構成され
る。
なるかというと、図５の例では（詳細は図６）３バイト
のＩＤデータと１バイトのチェックビットから構成され
る。
【００３８】また、図１３はホストシステム側で有する
管理用のマップで、ＩＤ管理エリアは、図５に示すＩＤ
管理エリアと同様の内容であり、さらに、アドレススイ
ッチ５設定情報エリアを設け、各アドレススイッチの接
続設定情報をマッピングしている。
管理用のマップで、ＩＤ管理エリアは、図５に示すＩＤ
管理エリアと同様の内容であり、さらに、アドレススイ
ッチ５設定情報エリアを設け、各アドレススイッチの接
続設定情報をマッピングしている。
【００３９】ホストシステム１では、上記の管理用マッ
プにより、アドレススイッチ部５のアドレス信号接続情
報を管理しており、ＩＤ管理エリアのＩＤバイトは、１
対１で、ホストシステム１の内部で管理されている。
プにより、アドレススイッチ部５のアドレス信号接続情
報を管理しており、ＩＤ管理エリアのＩＤバイトは、１
対１で、ホストシステム１の内部で管理されている。
【００４０】次に、実際のメモリアクセスのフローを説
明する。
明する。
【００４１】ホストシステム１は、まず特定のアドレス
空間に設定されているアドレススイッチ部５のアドレス
スイッチ６0〜６19に対し、アドレスの設定を実行す
る。前述したように、図４で示されるスイッチ８0〜８
19に対しビット指定で設定を行う。例えば、ＡＤ0信号
をＡ10信号に接続したい場合は、データバス信号である
ＤＢ０〜７信号を介し、該当のビットを“１”にした設
定を行う。この場合、ホストシステム１はアドレススイ
ッチ部５のアドレススイッチ６10にに対し“０Ａｈ”、
とデータ設定を実施する。
空間に設定されているアドレススイッチ部５のアドレス
スイッチ６0〜６19に対し、アドレスの設定を実行す
る。前述したように、図４で示されるスイッチ８0〜８
19に対しビット指定で設定を行う。例えば、ＡＤ0信号
をＡ10信号に接続したい場合は、データバス信号である
ＤＢ０〜７信号を介し、該当のビットを“１”にした設
定を行う。この場合、ホストシステム１はアドレススイ
ッチ部５のアドレススイッチ６10にに対し“０Ａｈ”、
とデータ設定を実施する。
【００４２】ホストシステム１は同様な手順により、Ａ
Ｄ0信号からＡＤ19信号について、アドレススイッチ６0
からアドレススイッチ６19まで、アドレスの接続設定を
行う。
Ｄ0信号からＡＤ19信号について、アドレススイッチ６0
からアドレススイッチ６19まで、アドレスの接続設定を
行う。
【００４３】ホストシステム１はアドレスの接続設定内
容に対し、３バイトのＩＤを決定する。３バイトのＩＤ
に対し、チェックビットを生成する。ホストシステム１
は、ホストシステム１からみる外部メモリ３のユーザメ
モリマップの“ＦＦＦＦＦｈ”番地乃至“ＦＦＦＦｃ
ｈ”番地に３バイトのＩＤと１バイトのチェックビット
を書き込む。アドレスの接続設定内容とＩＤは１対１の
対応がとられている。アドレスの接続内容とそれに対応
するＩＤはホストシステム１側で管理保管する。
容に対し、３バイトのＩＤを決定する。３バイトのＩＤ
に対し、チェックビットを生成する。ホストシステム１
は、ホストシステム１からみる外部メモリ３のユーザメ
モリマップの“ＦＦＦＦＦｈ”番地乃至“ＦＦＦＦｃ
ｈ”番地に３バイトのＩＤと１バイトのチェックビット
を書き込む。アドレスの接続設定内容とＩＤは１対１の
対応がとられている。アドレスの接続内容とそれに対応
するＩＤはホストシステム１側で管理保管する。
【００４４】図１のシステム接続例ではメモリ部３は固
定的に記載されているが、メモリ部３はホストシステム
１から分離可能なメモリでもよい。この場合、ホストシ
ステム１は複数のメモリ部３に対するアドレス接続設定
内容とＩＤの管理保管を実施する。
定的に記載されているが、メモリ部３はホストシステム
１から分離可能なメモリでもよい。この場合、ホストシ
ステム１は複数のメモリ部３に対するアドレス接続設定
内容とＩＤの管理保管を実施する。
【００４５】次に、ホストシステム１が、メモリ部３か
らデータの読み出しを実施する場合のフローを示す。
らデータの読み出しを実施する場合のフローを示す。
【００４６】ホストシステム１は管理保管しているＩＤ
に基づき、アドレススイッチ部５のアドレス接続を実施
する。
に基づき、アドレススイッチ部５のアドレス接続を実施
する。
【００４７】ホストシステム１は“ＦＦＦＦＦｈ”番地
から“ＦＦＦＦｃｈ”番地のＩＤ管理エリアを読み出
し、図１２に示すＩＤ管理マップにより、３バイトのＩ
Ｄと１バイトのチェックビットが、ホストシステム１で
保管していたデータと一致するか否かをチェックする。
一致していた場合、以降のメモリ部３に対するアクセス
が保証される。
から“ＦＦＦＦｃｈ”番地のＩＤ管理エリアを読み出
し、図１２に示すＩＤ管理マップにより、３バイトのＩ
Ｄと１バイトのチェックビットが、ホストシステム１で
保管していたデータと一致するか否かをチェックする。
一致していた場合、以降のメモリ部３に対するアクセス
が保証される。
【００４８】メモリ部３が複数存在する場合は、同様な
手順で、ホストシステム１で保管するＩＤとメモリ部３
から読み出したＩＤとが一致するまで実行する。
手順で、ホストシステム１で保管するＩＤとメモリ部３
から読み出したＩＤとが一致するまで実行する。
【００４９】図７は、ホストシステム１の内部にメモリ
部３が組み込まれている例である。この場合、メモリ部
３がホストシステム１から取り除かれ、メモリ部３のみ
のデータをメモリ部３のアドレス配置から順番に読み出
しても本来のデータ列となっていないため、データに対
するセキュリティ効果がある。
部３が組み込まれている例である。この場合、メモリ部
３がホストシステム１から取り除かれ、メモリ部３のみ
のデータをメモリ部３のアドレス配置から順番に読み出
しても本来のデータ列となっていないため、データに対
するセキュリティ効果がある。
【００５０】図８は、メモリ部３がメモリ部１３、メモ
リ部１４と複数存在する場合の例である。ホストシステ
ム１は、図１３に示すように、メモリ部１３およびメモ
リ部１４に対しそれぞれのＩＤとアドレス接続設定内容
を管理している。メモリ部１３、メモリ部１４はホスト
システム１に対しコネクタ等を介し接続可能である。ホ
ストシステム１は接続されたメモリ部１３、メモリ部１
４に対しＩＤが一致するかをチェックし、各々に対しア
クセス可能となる。
リ部１４と複数存在する場合の例である。ホストシステ
ム１は、図１３に示すように、メモリ部１３およびメモ
リ部１４に対しそれぞれのＩＤとアドレス接続設定内容
を管理している。メモリ部１３、メモリ部１４はホスト
システム１に対しコネクタ等を介し接続可能である。ホ
ストシステム１は接続されたメモリ部１３、メモリ部１
４に対しＩＤが一致するかをチェックし、各々に対しア
クセス可能となる。
【００５１】図８で示した例では、メモリ部１３、メモ
リ部１４は可搬型のメモリカードを想定している。メモ
リ部１３、およびメモリ部１４をホストシステム１で管
理保管されているＩＤとアドレス接続設定内容と同一の
情報をもつホストシステム以外では本来のデータ列の復
現は不可能となる為、メモリ部１３、メモリ部１４のデ
ータに対しセキュリティ効果がある。
リ部１４は可搬型のメモリカードを想定している。メモ
リ部１３、およびメモリ部１４をホストシステム１で管
理保管されているＩＤとアドレス接続設定内容と同一の
情報をもつホストシステム以外では本来のデータ列の復
現は不可能となる為、メモリ部１３、メモリ部１４のデ
ータに対しセキュリティ効果がある。
【００５２】
【発明の効果】第１の効果は、アドレスの接続を随時任
意に変更することにより、メモリ内部のデータに対しセ
キュリティ効果がある。その理由は、アドレスの接続情
報とＩＤ管理をホストで実行し、アドレスの接続切換を
ホストから随時任意に実施しているためである。
意に変更することにより、メモリ内部のデータに対しセ
キュリティ効果がある。その理由は、アドレスの接続情
報とＩＤ管理をホストで実行し、アドレスの接続切換を
ホストから随時任意に実施しているためである。
【図１】本発明のアドレスコントローラを使用したメモ
リのアクセス回路の概念を示すブロック図である。
リのアクセス回路の概念を示すブロック図である。
【図２】本発明のアドレスコントローラの一第１の実施
例のブロック図である。
例のブロック図である。
【図３】図２に示すアドレススイッチ部５の詳細ブロッ
ク図である。
ク図である。
【図４】図３に示すアドレススイッチの詳細図である。
【図５】本発明のアドレスコントローラを使用した際の
システムから見たアドレスマッピングの例である。
システムから見たアドレスマッピングの例である。
【図６】図５に示すＩＤ管理エリアの概念図である。
【図７】本発明のアドレスコントロールを含むメモリア
クセス回路の第２の実施例のブロック図である。
クセス回路の第２の実施例のブロック図である。
【図８】本発明のアドレスコントローラを含むメモリア
クセス回路の第３の実施例のブロック図である。
クセス回路の第３の実施例のブロック図である。
【図９】従来の外部メモリアドレスアクセス装置のシス
テム概念図である。
テム概念図である。
【図１０】図３に示すアドレススイッチ６0の構成図で
ある。
ある。
【図１１】図１０に示すアドレススイッチ６0における
スイッチ８2の動作状態を示す図である。
スイッチ８2の動作状態を示す図である。
【図１２】ホストシステム１のＩＤ管理マップの構成を
示す図である。
示す図である。
【図１３】ホストシステムの外部メモリ１３、１４の管
理のためのＩＤ管理マップの構成を示すずである。
理のためのＩＤ管理マップの構成を示すずである。
【図１４】データバス信号のＢＩＴ変換を示す図表であ
る。
る。
１ ホストシステム ２ アドレスコントローラ ３ メモリ部 ４ デコーダ ５ アドレススイッチ部 ６ アドレススイッチ ７ アドレススイッチ ８ スイッチ ９ スイッチ １０ スイッチ １１ スイッチ １２ ホストシステム １３ メモリ部 １４ メモリ部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/14 320
Claims (5)
- 【請求項１】 ホストシステムから外部メモリへのアク
セスに際し、前記外部メモリのセキュリティのために前
記外部メモリ内のアドレスにアクセスするアドレス信号
を変換するアドレス変換システムにおいて、 前記ホストシステムからの前記外部メモリに対する第１
のアドレス信号を、前記外部メモリの固有の第２のアド
レス信号に任意に変換して接続可能な変換接続設定手段
を具備するアドレスコントローラを有し、 前記ホストシステムは、第１のアドレス信号から第２の
アドレス信号への変換する設定状態を示すＩＤ管理エリ
アと、ＩＤに対応したアドレス変換接続設定情報エリア
とを備え、アドレス変換接続設定内容を管理するアクセ
ス管理手段を有するものであり、 かつ、前記ホストシステムは、前記外部メモリ書き込み
時、ＩＤに対応したアドレス変換接続設定後、予め定め
られた外部メモリのアドレスにＩＤを書き込み、 前記外部メモリ読み出し時、前記ホストシステムは、Ｉ
Ｄに対応したアドレス変換接続設定後、前記予め定めら
れた外部メモリのアドレスからＩＤを読み出し、ホスト
システムで保管していたＩＤと一致するか否かをチェッ
クし、一致していた場合、以降の外部メモリに対するア
クセスを保証するものである ことを特徴とするアドレス
変換システム。 - 【請求項２】 前記変換接続設定手段が、ホストシステ
ムからの複数のアドレス信号を入力とし、外部メモリの
固有アドレスへの個別のアドレス信号を出力とする、個
別のアドレス信号別に設けられた複数のスイッチからな
る請求項１記載のアドレス変換システム。 - 【請求項３】 前記スイッチが、電子スイッチである請
求項２記載のアドレス変換システム。 - 【請求項４】 前記スイッチが、ＥＥＰＲＯＭである請
求項２記載のアドレス変換システム。 - 【請求項５】 前記ホストシステムから前記変換接続設
定手段の設定をデータバスを介してバイナリコードによ
りアドレススイッチに指示する手段を有する請求項１記
載のアドレス変換システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34016597A JP3255227B2 (ja) | 1997-12-10 | 1997-12-10 | アドレス変換システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34016597A JP3255227B2 (ja) | 1997-12-10 | 1997-12-10 | アドレス変換システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175404A JPH11175404A (ja) | 1999-07-02 |
| JP3255227B2 true JP3255227B2 (ja) | 2002-02-12 |
Family
ID=18334360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34016597A Expired - Fee Related JP3255227B2 (ja) | 1997-12-10 | 1997-12-10 | アドレス変換システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3255227B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4173768B2 (ja) | 2002-05-21 | 2008-10-29 | 松下電器産業株式会社 | 回路装置およびその動作方法 |
| JP3984206B2 (ja) | 2003-09-02 | 2007-10-03 | 株式会社東芝 | マイクロプロセッサー及び映像音声システム |
| JP2006236064A (ja) | 2005-02-25 | 2006-09-07 | Oki Electric Ind Co Ltd | メモリ制御装置およびメモリシステム |
| JP5571883B2 (ja) * | 2007-06-18 | 2014-08-13 | 軒▲ソン▼科技有限公司 | デジタル情報の保護方法、装置およびコンピュータによるアクセス可能な記録媒体 |
-
1997
- 1997-12-10 JP JP34016597A patent/JP3255227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11175404A (ja) | 1999-07-02 |
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