JPS61202262A

JPS61202262A - 半導体出力インタフエ−ス装置

Info

Publication number: JPS61202262A
Application number: JP4400685A
Authority: JP
Inventors: Kazutoshi Shimada; 島田　和俊; Tadashi Yamakawa; 正山川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1985-03-06
Filing date: 1985-03-06
Publication date: 1986-09-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く技術分野〉本発明はマイクロコンピュータとその被制御機器との間
に接続される半導体出力インタフェース装置に関する。

く縦来ａを：↑〉被制御機器とのＩ１０ポートを持たないマイクロプロセ
ッサ（例えば、インテル社の８０８５）を使用する場合
には、周辺Ｉ１０素子（例えば、インテル社の８１５５
．８２５５）を設けてシステムを構成している。最近の
マイクロコンピュータ（以下マイコンと呼ぶ）の発達に
よって、多くの機器がマイコンによって制御されるよう
になって来た。それによって機器自身の機能の向上に拍
車がかかるようになり、制御アクチュエータ、操作部、
通信その他でＩ１０素子の数が多数必要になる様になり
、ＲＯＭ。

ＲＡＭ、Ｉ１０素子付きのいわゆるワンチップマイコン
においても、拡張Ｉ１０素子として前記インテル８２５
５を多数使用してＩ１０増大に対処している。ところが
、ある制御対象のために９ビツト以上のデータを出力し
たい場合などは、８ビツトごとに複数回に分けて出力し
なければならない関係上、従来はその間隔が短い必要性
から直接ワンチップマイコンのポートを利用していた。

最近、９ビツト以上のデーター出力に対する要求は多い
。たとえば５相ステツピングモーターの４−５相励磁で
はｌＯビットデーター、同時出力が必要であるし、２４
ピツ）Ｘ５ｄｉｇｉｔのＬＥＤダイナミック点灯では２
４ビツトデーターの同時出力が必要である。

しかし、限られたポート数と増大するＩｌｏの関係によ
って、拡張Ｉ１０素子で、９ビツト以上のデータ出力を
行なわなくてはならなくなってきた。しかし、従来の拡
張Ｉ１０素子においては、８ビツトづつの出力には少し
時間がかかり１時間的にずれる生じるために、外部にラ
ッチ回路を設け、外部でデータがそろって、初めて制御
対象に出力するという構成をとらなければならなかった
。又、ステッピングモータ制御のように決ったパターン
を繰り返し出力するようなアプリケーションに対しても
マイコンは１回１回データをＩ１０素子に送ってやる必
要があった。

く目　的〉本発明は上述の如き従来技術の、欠点を除去し、高速で
データを出力すると共にマイクロコンピュータの負担を
軽減した半導体出力インタフェース装置の提供を目的と
している。

〈実施例〉第１図に本実施例のＩ１０インタフェースチップのブロ
ック図及びアドレスマツプを示す。

ＰＡＯ−ＰＣＯ、ＲＡＩ〜Ｐｃｔが入出力ポート、Ｃｏ
ｎＬ、ＯＣｏｎｔ、１はポートの入出力を定義するコマ
ンドレジスタである。そしてＲＡ　Ｍ　Ｏ−ｎ　−ＲＡ
　Ｍ　７−　ｎはデータを記憶すると共にＣｏｎｔ　、
Ｏ，Ｃｏｎｔ　、ｌに入力されるコマンドによってポー
トＰＡＯ〜ｐｃｏ。

ＰＡＬ〜Ｐｃｔへ選択的にデータの転送する事のできる
記憶部である。入出力ポート、コマンドレジスタ、記憶
部は同一半導体チップ上に構成される。記憶部のアドレ
スは、マイコン側から出されるアドレスの下位３ピツ）
（Ａ２ＡＩＡＯ）、とコマンドレジスタにあらかじめ設
定されているインデックスアドレス（例えば８ビツト）
によって決定される。（Ａ２ＡＩＡＯ）としてはＰＡＯ
とＲＡ　Ｍ　Ｏ−ｎが（０００）に、ＰＢＯとＲＡ　Ｍ
　ｌ　−ｎが（００１）に−−−−ＰＣＩとＲＡＭ６−
ｎが（１１０）に割り当てられている。

そして、ＲＡＭとＩ１０ポートが同一アドレス空間上に
構成されており、アドレス上位２ビツト（Ａ７Ａ６）は
Ｉｌｏに（０、０）、ＲＡＭに（ｏ　、　Ｂを割り当て
る。そのときＩ１０ポートが（ｏＯｘｘｘｏｏｏ）〜（
００ＸＸＸ　ｌ　ｌ　１）ＲＡＭが（ＯＩＸＸＸＯＱＯ
）〜（ＯＩＸＸＸＩ　１１）というアドレスになる。複
数のチップを使用した場合において、チップＯではＸＸ
Ｘで示される（Ａ５Ａ４Ａ３）を（０００）とし、チッ
プ１では（ｏ　ｏ　ＢとしておくとチップＯ、チップ１
のアドレス部は（ｏｏ　　ｏｏｏ　　ｏｏｏ）〜（ｏｏ
　　ｏｏｔｌｌｌ）と連続性が保たれる。

また、図示していないがＲＡＭとＩ１０ポートが同一ア
ドレス空間にない場合はマイコンからのＩ　Ｏ／Ｍ信号
によってＩｌｏとメモリを区別する方法でも良い。

インデックスアドレスは、８ビツトで、上位４ビツト・
下位４ビツトを別々に設定できる様に構成されている。

ＲＡＭのアクセスは（Ａ２ＡＩＡＯ）とインデックスア
ドレスにより、例えばコマンドレジスタであらかじめイ
ンデックスアドレスを（ＯＯＨ）を設定しておきＲＡＭ
０のアドレス（ＯＩＸＸＸＯＯＯ）で読み出し、書き込
み命令を行なえば、ＲＡＭ０−０がアクセスされる。ま
た、ＲＡＭの内容を出力するモードであれば、コマンド
レジスタのインデックスアドレス下位４ビツトの設定に
よって、あらかじめの設定されている上位４ビツトアド
レスとで示されるＲＡＭの内容を対応する出力ポートへ
出力する。

第２図〜第５図にその実際構成回路例を示す、まず、第
２図はアドレス・コントロール信号制御部である。各拡
張Ｉ１０インタフェースのチップセレクトは、素子の端
子（ＡＲ５゜ＡＲ４、ＡＲ３）の状態と送られてくるア
ドレスの（Ａ５　、Ａ４　、Ａ３）を比較して各素子が
自分自身で行なう。すなわちマイコンからアドレス（Ａ
　７−−−−Ａ　ｅ　）が出力され、ＡＬＥ信号の立ち
下がりによって各Ｉ１０拡張チップでアドレスがラッチ
素子１００にラッチされるとアドレス（Ａ５　、Ａ４　
、Ａ３）と（ＡＲ５゜ＡＲ４、ＡＲ３）を比較器１０１
で比較して、一致していれば、チップセレクトされ次の
実行を行ない、一致していなければ１次のアドレス待ち
となる。例えば、チップＯの（ＡＲ５。

ＡＲ４、ＡＲ３）を（０，０，’０）としチップ１を（
０、０、１）としておくと、アドレス（ＸＸＯＯＯＸＸ
Ｘ）が入力された場合はチップＯがセレクトされ（Ｘｘ
Ｏ０１ＸＸ×）の場合はチップｌがセレクトされる。第
１図の構成では（Ａ７．Ａ６）に（ｔ、ｏ）（１，１）
を使用していないために、前記チップセレクトにおいて
、（Ａ７　、Ａｓ）が（００）か（０１）であると共に
（Ａｓ　、Ａ４　、Ａ３）が一致している場合にチップ
セレクトされるという構成がなされている。第２図では
Ａ５Ａ４Ａ４）の一致トＡ　７　＝　Ｏ、テ〕°＝　０
のときチップセレクトされる残りの（１，０）（１，１
）は、外付けＲＡＭ専用チップやその他アプリケーショ
ンに使える様にＩ１０素子では選択しない様にする。

１０２はアドレスデコーダで、ＡＯ、Ａｌ　。

Ａ２とＡ６の４ビツトからＲＡＭ８アドレスとＩ１０ポ
ート及びコマンドレジスタの８アドレスに振り分ける。

そして、チップセレクト用のアントケートの出力とアド
レスデコーダ１０２の出力から１次に送られてくる読み
出し信号（ｎ）、書き込み信号（ＴＩ）を、選択された
ホード、ＲＡＭ、コントロールレジスタへ送るように構
成されている。なお、ポート。

ＲＡＭへの読み出し、書き込み信号は−通りのみを示し
である。

第３図にコマンドレジスタの設定コマンド例を示す、Ｉ
１０ポートは電源投入時にハイインピーダンス状態とな
り、後でソフト的に入出力ポートの区別が設定される。

コマンドレジスタＣｏｎｔ、ＯとＣｏｎｔ、１は共通の
設定方法で、Ｃｏｎｔ、ＯがポートＰＡＯ、ＰＢＯ。

ＰＣＯをコントロールし、Ｃａｎｔ　、１がボー）ＰＡ
Ｌ、ＦＢＩ、ＰＣＩをコントロールする。通常のＩ１０
ポートとして使用する場合は、ａ）入出力設定コマンド
をＣｏｕｔ、ＯＣｏ　ｎｔ　、１へ夫々設定する。例え
ばＲＡＯポートを出力にする場合は、ＦＡのＯＵＴ／Ｉ
Ｎ（Ｃｏｏ）＝１とし、入力にする場合はｃｏ□＝０と
してＣｏｎｔ、Ｑへ設定する。ＰＡＯ。

ＰＢＯ，ＰＣＯ全て出力とする場合はＣｏｎｔ。

０へ（１００１０１０１）を設定する。

第１図にあるようにＲＡＭの内容をそれぞれＲＡ　Ｍ　
Ｏ−ｎ　”　Ｐ　Ａ　Ｏ、ＲＡ　Ｍ　ｌ　−ｎ　４Ｐ　
Ｂ　Ｏ−−−−−−ＲＡＭ６−　ｎ　→ＰＣｌへの転送
は、ｂ）ＲＡＭの内容出力設定コマンドによる。ＲＡＭ
の内容をポートへ転送するタイミングはｄ）ＲＡ　Ｍの
内容出力コマンドが出されたときで、ｂ）で指定したポ
ートのみにＲＡＭの内容が出力される。出力されるＲＡ
Ｍは、Ｃ）上位インデックスアドレスで設定されている
。上位４ビツトと、ｄ）下位インデックスアドレスで設
定されている下位ビットで示されるＲＡＭである。

例えば、ＰＡＯとＰＢＯがＲＡＭの内容出力モードにな
っているとき、即ちＣｏｎｔ　、０に（１１０００１０
１）を設定しである時、まず上位インデックスアドレス
を設定する。上位インデックアドレスを１とすれば（Ｏ
ＩＸＸＯＯｏｌ）を設定し、次にＲＡＭの内容を出力さ
せたいタイミングで下位インデックスアドレス（５とす
れば（ＯＯＸＸＯｌ　０１））を設定する。そうすれば
、インデックスアドレスは（１５Ｈ＝２１）　となりＰ
　Ａ　Ｏ４：はＲＡＭ０−２１の内容が、そしてＰＢＯ
にはＲＡＭｌ−２１の内容がそれぞれ出力される。

第４図には、コマンドレジスタ（Ｃｏｎｔ。

０、Ｃｏｎｔ、１）の構成例を示す、コマンドレジスタ
書き込み信号（Ｃｏｎｔ、ＷＲ）によって取り込まれた
コマンドは、まず上位２ビツトがアドレスデコーダ１０
３に入力され、デコードされる。モしてｂ）ＲＡＭの内
容出力設定コマンドならばラッチ１０４に、ａ）入出力
設定コマンドならラッチ１０５に、Ｃ）上位インデック
ス設定コマンドならラッチ１０６にｄ）ＲＡＭの内容出
力コマンド及び下位インデックス設定コマンドならラッ
チ１０７に夫々コマンドの内容がＣｏｎｔＷＲ信号の立
ち下がりタイミングでラッチされる。１０８はモノステ
ーブルマルチバイブレータで、ｄ）ＲＡＭの内容出力コ
マンドであった場合にＣ０ＮＤＷＲ信号の立ち下がりエ
ツ、ジでトリガーされてＯＮし、一定時間後にＯＦＦす
る。その一定時間はインデックス出力後に、ＲＡＭの内
容が出るまでの時間によって決まり、その立ち下がりエ
ツジでポートに出力される。その様子を第５図に示す、
モノステーブルマルチノくイブレータ１０８の出力信号
はラッチ１０４で記憶されたｂ）ＲＡＭの内容出力設定
で設定されているポートに対してＲＡＭ０ＵＴ信号を作
り出すタイミングを与えている。第４図で示されるＲＡ
Ｍ０ＵＴ信号ＯＵＴ／ＩＮ信号、インデックス信号は第
６図のＲＡＭ、及びポート部へ送られる。コヤンドレジ
スタ読み出し信号（Ｃｏ　ｎ　ｔＲＤ）によって、コマ
ンドｃ）ｄ）で設定されたインデックス信号をそのまま
読み出すことができるように設定されている。

８Ｘ２５６ビツトメモリーセル、１１１はカラムＩ１０
回路、１１２はカラムアドレスデコーダで、構成は従来
のスタティックＲＡＭと同様である。ただ、出力経路と
して、ＲＡＭＲＤ信号によってＢＵＳ上に出されるもの
で、ＲＡＭ０ＵＴ信号によってポートに出される２つが
ある。ポート構成も従来のものと同じであるが。

入力としてｐｏＲｔ　　ＷＲ倍信号よってＢＵＳ上のデ
ーターを得るものと、ＲＡＭ　　ＯＵＴ信号によってＲ
ＡＭのデータを得るものの２種類ある。ＰＯＲＴ　　Ｗ
Ｒ倍信号はＲＡＭ　　ＯＵＴ信号の立ち下がりで、ラッ
チ１１３にラッチされてデーターはポートに出力される
。

第７図に本Ｉ１０インタフェースチップを使った応用例
を示す、１１４は制御を行なうマイクロコンピュータ（
以下メイコン）、１１５ｊｆ本Ｉ１０インタフェースチ
ップ、１１６〜１２０は２４ビツトのアノードコモンの
ＬＥＤアレーである。ここでは、５個のＬＥＤアレーの
ダイナミック点灯を行なうことにする。まずＲＡＭ０−
ＲＡＭ２に出力すべきパターンを記憶させる。このとき
出カバターンＯは上位インデックスＯで、下位インデッ
クスＯ〜４に、出カバターンｌは上位インデックス１で
下位インデックス０〜４に、そして同様に出カバターン
１５には上位インデックス１５で下位インデックスＯ〜
４になるようにそれぞれを設定しておく、それぞれの出
カバターンは、下位インデックスＯのものはＬＥＤアレ
ー１１６で、下位インデックス１のものはＬＥＤアレー
１１７で、−一一一下位インデックス４のものはＬＥＤ
アレー１２０で点灯させるものである。、ｄｉｇｉｔは
、それぞれＬＥＤアレーを点灯させる場合にＯＮするも
ので、ＬＥＤアレー１１６を点灯させる場合はＰＡ　１
−０、−−−−ＬＥＤアレー１２０の場合はＰＡ　１−
４をＯＮする。この場合もＲ’ＡＭ４−０−ＲＡＭ４−
４迄にこのパターンを記憶させておき、波形パターンを
出力させる場合に用いる下位インデックスを同様に使用
できる。即ち、ＲＡＭ４−０＝＞　（ＯＯ０００００１
）、ＲＡＭ４−１＝＞（００００００１０）−一−−Ｒ
ＡＭ４−４１（０００１００００）と設定しておき、Ｌ
ＥＤアレー１１６を点灯させる場合は、波形パターンを
ＲＡＭ０〜ＲＡＭ２からある上位インデックスと下位イ
ンデックスＯにより出力させると共に、ＲＡＭ４から上
位インデックスと下位インデックスＯによりｄｉｇｉｔ
のパターンを出力させる。

他同様に出カバターンの下位インデックスとｄｉｇｉｔ
パターンの下位インデックスとは常に共通して使用する
ことができる。上位インデックスの方は、出カバターン
では状況に応じて出力すべきパターンに相当するものを
、設定しておき、ｄ　ｉ　ｇ　ｉ　ｔ　パターンの方は
、パターンを記憶させた場所、例えば上Ｆインデックス
０に固定させておく。

以上を用いた表示ルーチンを第８図に示す。

これは、ダイナミック点灯を制御するルーチンで、どの
出カバターンを出力するか、すなわち、どの上位インデ
ックスアドレスを設定するかは、別のメインルーチン内
で行なわれる。

５ＴＥＰＩでは、次の下位インデックスを演算する。す
なわち第７図では、５個のダイナミック点灯であるため
、下位インデックスがＯから４まで繰り返し変わる様に
する。５ＴＥＰ２でｄｉｇｉｔを一度全てオフにして、
５ＴＥＰ３でＣｏｎｔ、Ｏに出力コマンド（下位インデ
ックス）をだしてＰＡＯ−ＰＣＯに次のパターンを出力
する。そして５ＴＥＡで同じ下位インデックスＣｏｎｔ
、ｌに設定して次のｄｉｇｉｔパターンを出力する。す
なわち次のＬＥＤをオンする。５ＴＥＰ６はＬＥＤアレ
ーの切り換え時間を設定するときに用いるので、このル
ーチンがタイマー割り込みルーチンを使用しているなら
ば、次に割り込みが起るようにタイマーを設定する。こ
のように、表示ルーチンでは、下位インデックスを切り
換えて行くだけで、出カバターンがどれであるかを気に
することなく表示をしていくことができる。

次に、第９図に別の実施例のブロック図、及びアドレス
マツプを示す、第１図との違いは。

ＲＡＭ３−０、ＲＡＭ７−０を上位インデックスアドレ
スの指定レジスタとしたことである。

下位インデックスは、前実施例と同様にコントロールレ
ジスタによって行なう。

そして、上位インデックスと下位インデックスのビット
数を変更する機能を付加した。前の実施例では、上位４
ビツト、下位４ビツトの固定であったが、上位５ビツト
、下位３ビツト、上位４ビツト、下位４ビツト、上位３
ビツト、下位５ビツト、上位２ビツト、下位６ビツトの
中から選択できるようにした。このときのコマンドを第
１０図に示す。ａ）ｂ）は前実施例と同じ、Ｃ）はビッ
ト設定コマンドである。Ｃ）のビット設定コマンドを（
ＯＩＸＸＸ　０００）とすれば、上位インデックス５ビ
ットφ下位３ビットとなり、（ＯｌＸＸＸ０Ｏ１）とす
れば、上位４ビツト・下位４ビツト、（ＯＩＸＸＸＯ１
１）とすれば上位３ビツト・下位５ビツト、（ｏ　Ｉ　
ＸＸＸ　ｌ　１１）とすれば上位２ビツト・下位６ビツ
トとなる。ｄ）はＲＡＭの内容出力コマンド及び下位イ
ンデックスアドレスで、下位インデックスアドレスとし
て６ビツト設定することができる。

全体のインデックスアドレスは第１１図に示すように、
ｌ７Ｉ６は上位インデックスによるものに、又、Ｉ２Ｉ
　ＩＩＱは下位インデックスによるものに固定されてお
り、１５１４Ｉ３はコマンドＣ）によって選択される。

コマンドレジスタ及び上位インデックスアドレス用レジ
スタ（ＶＩＡ）の実施例を第１２図に示す。

上位インデックスアドレスは、上位インデックスアドレ
ス書き込み信号（ＵＩＡ　　ＷＲ）の立ち下がりによっ
てラッチ１２１にラッチされ、読み出し信号（ＵＩＡ　
　ＲＤ）によって読み出される。ＵＩＡ　　ＷＲ，ＵＩ
Ａ　　ＲＤ倍信号図示していないが、第２図でのＲＡＭ
のＲＤ、ＷＲｉ号と同様に作られる。

コマンドＣ）はラッチ１０６にラッチされており、Ｉ５
働Ｉ４・Ｉ３を上位アドレスか下位あどれすかをゲート
で選択しており、結果の８ビツトをＩＮＤＥＸとして第
６図のＲＡＭ−ｐｏｐ”ｒ部へ設定する。コマンドレジ
スタの読み出しは、ＲＡＭ部、ＰＯＲＴ部へ送られてい
るインデックス値が読み出されるようになる。

このように、−上位アドレスと下位アドレスのビット数
を調整することができることにより、第７図の２４ビッ
トＸ５ｄｉｇｉｔのＬＥＤアレーの応用例においても、
上位アドレス５ビツト・下位アドレス３ビツトとすれば
入力できる波形パターンも３２通りとなり、記憶領域も
有効に使えるようになった。また、その逆で上位アドレ
ス２ビツト、下位アドレス６ビツトとなるような応用に
使用する場合も考えられ、応用に大きく幅を持たせられ
ることができる。

第９図の実施例の簡易型を第１３図に示す。

第１０図に示したコマンドＣ）を用いれば工５Ｉ４Ｉ３
に関して選択されなかった方の値は無関係で影響なかっ
た。しかし１選択されなかった方のｌ５Ｉ４Ｉ３を必ず
零となる条件で、第１３図のように上位アドレス・下位
アドレスのｌ５Ｉ４Ｉ３をそれぞれＯＲで結ぶようにす
ればコマンドＣ）を用いずに同様の結果を得ることがで
きる０例えば、上位アドレス４ビツト、下位アドレス４
ビツトとすれば上位アドレスｌ５Ｉ４Ｉ３＝　（Ｉ５．
Ｉ４．０）下位アドレスｌ５Ｉ４Ｉ３＝　（０，０，Ｉ
３）としてそれぞれ設定すれば良い、プログラム作製上
は注意が必要であるが容易に同様な効果を得ることがで
きる。

１ソ以上説明したように、Ｉ１０チ浴プ上に構成されたＲＡ
Ｍに波形等のパターンを記憶させておき、その内容をイ
ンデックスに応じて複数バイト同時に複数ポートへ出力
することのできる機能を持たせるときに、インデックス
アドレスを上位と下位に分けて設定できるように構成す
ることによって１表示ルーチンなどの制御ソフトにおい
て上位と下位を分けて別々に考えることができ、ソフト
の作製を容易にする効果がある。又、上位・下位のビッ
ト数を調整することを可能とすることによって、記憶領
域を有効に活用できる効果がある。

く効　果〉以上の如く本発明の半導体出力インタフェース装置は記
憶部と出力ポートを同一チップ上に構成し、記憶部内の
選択されたデータを直接、出力ポートに出力するもので
あるのでマイクロコンピュータの負荷を低減することが
できると共に、出力制御ソフトを容易に構成できる。

【図面の簡単な説明】

第１面木実施例の入出力インタフェースのブロック図、
第２図はアドレス及びコントロール信号制御部の回路図
、第３図はコマンド設定例を示す図、第４図はコマンド
レジスタ部の回路図、第５図はタイミングチャート図、
第６図はＲＡＭ部、ポート部の回路図、第７図は２４ビ
ットＸ５ｄｉｇｉｔＬＥＤアレ一点灯回路図、第８図は
ＬＥＤアレー表示ルーチンを示す図、第９図は他の実施
例の入出力インタフェースのブロック図、第１０図はコ
マンド設定例図、第１１図はインデックス設定法を示す
図、第１２図はコマンドレジスタ及び上位アドレスレジ
スタの回路図、第１３図は簡易型のコマンドレジスタ及
び上位アドレスレジスタの回路図である。ＰＯＲ丁　　　　　　　　　　　　　　　　　　　　　
　　　　　　：男６図第１０図 α）円同互口司ｍ■

Claims

【特許請求の範囲】マイクロコンピュータとその被制御機器との間に接続さ
れるワンチップの半導体出力インタフェース装置におい
て、被制御機器へ制御信号を出力する出力ポート、デー
タを記憶する記憶手段、前記記憶手段内のアドレスを選択する選択手段、前記選
択手段で選択されたデータをマイクロコンピュータを介
さず前記出力ポートへ出力する出力手段より成る半導体
出力インターフェース装置。