JPS61228542A - Ｃｐｕとｐｒｏｍとのデ−タバス接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、ＣＰＵとＰＲＯＭとのデータバス接続方式に
関する。

（発明の概要） 本発明は、前記データバス接続方式において、ＣＰＵと
ＰＲＯＭとの間を接続するデータバスを利用してＰＲＯ
Ｍに書き込まれているプログラム等のデータがＲＯＭラ
イター等を用いても解読されないようにしたものである
。

（従来技術とその問題点） 第２図は、マイクロコンピュータの基本構成図である。

第２図において、２は命令の取り出しや実行を行うため
の制御部や演算部等を有するＣＰＵ、４は主としてデー
タを一時記憶するＲＡＭ。

６はＣＰＵ２の命令手順のプログラム等が主として記憶
されているＲＯＭ、８は入力ボート、１０は出力ボート
、１２は入出力装置である。１４はアドレスバス、１６
はデータバス、１８はシステム信号線である。

第３図ハＣＰ、　Ｕ　２とＲＯＭ６とがデータバスｌ６
を介して接続されている状態を示す図である。

第３図、におけるＲＯＭ６には、ＰＲＯＭが用いられて
いる。このＰＲＯＭ６は、マイクロコンピュータの使用
者が記憶データを書き込むことができるものであり、広
く使用されている。第３図に示すようにＣＰＵ２には、
８ビツトのビット信号がそれぞれ与えられるデータ入力
端子ＤＯないしＤ７が設けられている。また、’ＰＲＯ
Ｍ６には、８ビツトのビット信号がそれぞれ与えられる
データ出力端子ＤＩないしＤ８が設けられている。

各データ入力端子’Ｄ　ＯないしＤ７はこの順序で上位
から下位へのビット信号が入力されるようになっており
、また各データ出力端子ＤＩないしＤ８もこの順序で上
位から下位へのビット信号が出力されるようになってい
る。そして、ＣＰＵ２の各データ入力端子ＤＯないしＤ
７とＰＲＯＭＢの各データ出力端子ＤＩないしＤ８とは
、それぞれ互いに規則的にかつ個別に接続されている。

ところで、このような接続関係では、データバス１６が
一定の規則に従って接続されているので、ＰＲＯＭ６へ
のＣＰＵ２の命令のためのプログラムの書き込み作成が
容易であるという利点がある反面、この規則に従えさえ
すれば使用者が独自に作成したＣＰＵ２の動作手順プロ
グラムの内容等がＲＯＭライターのようなもので外部か
ら簡単に解読することができるという大きな欠点がある
。

（発明の目的） 本発明は、このような事情に鑑みてなされたちのであっ
て、ＰＲＯＭの記憶内容の解読が外部から不可能となる
ようにすることを目的とする。

（発明の構成と効果） 本発明は、このような目的を達成するために、ＰＲＯＭ
側のデータ出力端子とＣＰＵ側のデータ入力端子とは互
いに不規則な関係でデータバス上において接続するよう
にしている。

したがって、本発明によれば、ＰＲＯＭ側のデータ出力
端子とＣＰＵ側のデータ入力端子とがデータバス上にお
いては、不規則な関係で接続され　　　　“ているので
、ＰＲＯＭのデータ出力端子にＲＯＭライターのような
解読器を装着してＰＲＯＭの出力データを読み取っても
、ＣＰＵのプログラムの解読は不可能である。

（実施例の説明） 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。第１図は、本発明の実施例に係るＣＰＵ２とＰＲ
ＯＭ６とのデータバス接続方式の一例を示す図である。

このＣＰＵ２とＰＲＯＭ６とは第２図のマイクロコンピ
ュータの基本構成のような関係にある。即ち、ＣＰＵ２
はデータを構成する各ビット信号が個別に入力される複
数の、実施例では８本の、データ入力端子ＤＯないしＤ
７を備えている。このＣＰＵ２の構成は第３図の従来例
の接続方式におけるＣＰＵ２と同じである。

ＰＲＯＭ６はＣＰＵ２と同じく前記各ビット信号をＣＰ
Ｕ２の各データ入力端子ＤＯないしＤ７に個別に与える
複数の、実施例では８本の、データ出力端子ＤＩないし
Ｄ８を備えている ＣＰＵ２側のデータ入力端子ＤＯないしＤ７とＰＲＯＭ
Ｂ側のデータ出力端子ＤＩないしＤ８とは８本の信号線
で構成されるデータバス１６の該各信号線に１対１で接
続されている。ここで、データ入力端子ＤＯとデータ出
力端子ＤＩとが、データ入力端子ＤＩとデータ出力端子
Ｄ２とが、データ入力端子Ｄ２とデータ出力端子Ｄ３と
が、・・・それぞれビット信号の位においては同位とな
るような関係にある。

そして、実施例ではＰＲＯＭＢ側のデータ出力端子ＤＩ
ないしＤ８とＣＰＵ２側のデータ入力端子ＤＯないしＤ
７とは互いに前記配置関係とは無関係にデータバス上に
おいて不規則に接続されている。第３図では例えばデー
タ入力端子ＤＯはデータ出力端子Ｄ４に、データ入力端
子ＤＩはデータ出力端子Ｄ２に、データ入力端子Ｄ２は
データ出力端子Ｄ５に、・・・のように各データ入力端
子と各データ出力端子とは接続されている。

このような接続関係において、ＣＰＵ２のデータ入力端
子ＤＯないしＤ７に対しての命令データが８ビツトのｒ
ｏｌｌｏｏｏｏｌＪである場合には、ＰＲＯＭ６の各デ
ータ出力端子ＤＩないしＤ８が第１図においては上側か
ら順に記号でＤ４．Ｄ２゜Ｄ　５　、Ｄ　Ｉ　、Ｄ　７
　、Ｄ　３　、Ｄ　６　、Ｄ　８になっているのでＰＲ
ＯＭ６の各データ出力端子ＤＩないしＤ８からはｒｏｌ
ｏｏｌｏｏｌＪのデータが出力されることになる。した
がって、ＲＯＭライターのような解読器ではｒｏｌｏｏ
ｌｏｏｌＪが読み取られるだけであるので、ＣＰＵ２へ
の命令データが解読されることはなくなる。

【図面の簡単な説明】

第１図は本発明の実施例のデータバス接続方式の説明に
供するＣＰＵとＰＲＯＭとの互いの入出力端子の接続関
係を示す図、第２図はマイクロコンピュータの基本構成
図、第３図は従来例の前記接続関係を示す図である。 ２＋ｔＣＰＵ、４はＲＡＭ、６はＰＲＯＭ（ＲＯＭ）、
ＤＯないしＤｌはＣＰＵ２のデータ入力端子、Ｄｌない
しＤ８はＰＲＯＭ６のデータ出力端子。

Claims (1)

【特許請求の範囲】
1. （１）データを構成する各ビット信号が個別に入力され
   る複数のデータ入力端子を備えたＣＰＵと、同じく前記
   各ビット信号をＣＰＵの各データ入力端子に個別に与え
   る複数のデータ出力端子を備えたＰＲＯＭとにおいて、
   前記ＣＰＵ側のデータ入力端子と前記ＰＲＯＭ側のデー
   タ出力端子とをデータバスで接続するに当たって、各デ
   ータ入力端子と各データ出力端子とはいずれも各ビット
   信号に対して上位から下位へのビット信号が与えられる
   ような配置関係にされているものであって、前記ＰＲＯ
   Ｍ側のデータ出力端子と前記ＣＰＵ側のデータ入力端子
   とは互いに前記配置関係とは無関係にデータバス上にお
   いて不規則に接続されていることを特徴とするＣＰＵと
   ＰＲＯＭとのデータバス接続方式。