JPH04169921A - データバスバツフア制御方式 - Google Patents
データバスバツフア制御方式Info
- Publication number
- JPH04169921A JPH04169921A JP12351490A JP12351490A JPH04169921A JP H04169921 A JPH04169921 A JP H04169921A JP 12351490 A JP12351490 A JP 12351490A JP 12351490 A JP12351490 A JP 12351490A JP H04169921 A JPH04169921 A JP H04169921A
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- JP
- Japan
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- data
- control unit
- data bus
- subunit
- bus buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000872 buffer Substances 0.000 title claims abstract description 19
- 230000008676 import Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract description 4
- 230000005856 abnormality Effects 0.000 abstract description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御ユニットおよび各々がコネクタ等により
着脱自在な複数のサブユニットを備え。
着脱自在な複数のサブユニットを備え。
これら各ユニット相互間を各種のバスを含む共通回路に
より接続し、各サブユニット内のデータバスバッファを
介して制御ユニットと各サブユニット相互間のデータ授
受を行なう方式において、データバスバッファの制御を
適切に行なう方式に関するものである。
より接続し、各サブユニット内のデータバスバッファを
介して制御ユニットと各サブユニット相互間のデータ授
受を行なう方式において、データバスバッファの制御を
適切に行なう方式に関するものである。
一般にかかる方式においては、プロセッサを含む制御ユ
ニットにより各サブユニットが制御されるものとなって
おり、制御ユニットからアドレスバスを介して送出され
る信号を各サブユニット内のデコーダによりデコードし
たｌ１Ｏ−ＲＤ、ＭＥＭ−ＲＤ、アドレス等の各信号に
応じ、各サブユニット内に設けたデータバスバッファの
データ伝送力向を定め、これにより制御ユニットと各サ
ブユニットとの間のデータ授受を行なうものとなってい
る。
ニットにより各サブユニットが制御されるものとなって
おり、制御ユニットからアドレスバスを介して送出され
る信号を各サブユニット内のデコーダによりデコードし
たｌ１Ｏ−ＲＤ、ＭＥＭ−ＲＤ、アドレス等の各信号に
応じ、各サブユニット内に設けたデータバスバッファの
データ伝送力向を定め、これにより制御ユニットと各サ
ブユニットとの間のデータ授受を行なうものとなってい
る。
しかし、各サブユニットがコネクタ等により共通回路か
ら着脱自在となっている場合には、動作状態のままいず
れかのサブユニットを着脱すると、各接触極の着脱順位
に応じ、アドレスバスを軽て制御ユニットから送出され
ている信号の状況が不特定となってサブユニットのデコ
ーダへ与えられ。
ら着脱自在となっている場合には、動作状態のままいず
れかのサブユニットを着脱すると、各接触極の着脱順位
に応じ、アドレスバスを軽て制御ユニットから送出され
ている信号の状況が不特定となってサブユニットのデコ
ーダへ与えられ。
これによって当該ユニットが自己を制御ユニットが指定
していると誤認し、不用なデータ送出を行なうものとな
り、このデータが他の正規なデータと混在するため、制
御ユニットはデータの異常と判断し、あるいは、誤デー
タに基づく暴走を開始する等の欠点を生じている。
していると誤認し、不用なデータ送出を行なうものとな
り、このデータが他の正規なデータと混在するため、制
御ユニットはデータの異常と判断し、あるいは、誤デー
タに基づく暴走を開始する等の欠点を生じている。
本発明はつぎの手段により構成するものとなっている。
すなわち、上述の方式において、制御ユニットがデータ
の取り入れを行なうとき、対応するサブユニットを個別
に指定する指定信号を送出する手段を制御ユニットへ設
けると共に、各サブユニットには、指定信号が与えられ
ていないときデータバスバッファのデータ送出を阻止す
る手段を設けたものである。
の取り入れを行なうとき、対応するサブユニットを個別
に指定する指定信号を送出する手段を制御ユニットへ設
けると共に、各サブユニットには、指定信号が与えられ
ていないときデータバスバッファのデータ送出を阻止す
る手段を設けたものである。
したがって、制御ユニットが指定信号を与えていないサ
ブユニットは、データバスバッファがデータの送出を行
なわない状態となっており、誤認に基づくデータの送出
がなされず、制御ユニツ）（７）異常検出または暴走を
生じない。
ブユニットは、データバスバッファがデータの送出を行
なわない状態となっており、誤認に基づくデータの送出
がなされず、制御ユニツ）（７）異常検出または暴走を
生じない。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第２図は、全構成を示すブロック図であり、プロセッサ
を含む制御ユニット（以下、ＣＰＵ）１゜および、この
ＣＰＵ１により制御される複数のサブユニット（以下、
５ＵＢ）２．〜２ｒ、が備えであると共に、これらは各
々がコネクタを介してマスターボードなどの共通回路（
以下、ＢＷＢ）３によりマルチ接続されている。
を含む制御ユニット（以下、ＣＰＵ）１゜および、この
ＣＰＵ１により制御される複数のサブユニット（以下、
５ＵＢ）２．〜２ｒ、が備えであると共に、これらは各
々がコネクタを介してマスターボードなどの共通回路（
以下、ＢＷＢ）３によりマルチ接続されている。
なお、ＢＷＢ３には、各種の制御信号線を含むアドレス
バス４．データバス５．および、各５ＵＢｚ中のデータ
バスバッファを個別に制御するための信号線６がプリン
ト回路等により構成されている。
バス４．データバス５．および、各５ＵＢｚ中のデータ
バスバッファを個別に制御するための信号線６がプリン
ト回路等により構成されている。
第１図（Ａ）はＣＰＵＩの要部を、同図（Ｂ）は５ＵＢ
２の要部を各々示すブロック図であり。
２の要部を各々示すブロック図であり。
ＣＰＵ１には、アドレスバス４ヘアドレス信号を送出す
る単方向バッファ（以下、５ＤＢ）７ａ、および、デー
タバス５を介してデータの送受を行なう双方向のデータ
バスバッファ（以下、ＤＢＢ）８ａが設けであると共に
、信号線６を介して各５ＵＢ２に対し個別の指定信号を
送出する指定信号送出回路（以下、０ＤＳ）９が設けで
ある。
る単方向バッファ（以下、５ＤＢ）７ａ、および、デー
タバス５を介してデータの送受を行なう双方向のデータ
バスバッファ（以下、ＤＢＢ）８ａが設けであると共に
、信号線６を介して各５ＵＢ２に対し個別の指定信号を
送出する指定信号送出回路（以下、０ＤＳ）９が設けで
ある。
また、５ＵＢ２には、ＣＰＵＩの５ＤＢ７ａおよびＤＢ
Ｂ８ａと対応して、アドレスバス４がも −のアドレ
ス信号を受は入れる５ＤＢ７ｂ、および、データバス５
とのデータ送受を行なうＤＢＢ８ｂが設けてあり、５Ｄ
Ｂ７ｂの出力はメモリ等の入出力回路（以下、ｌ１０）
１０ヘアドレス指定信号として与えられていると共に、
デコーダ（以下。
Ｂ８ａと対応して、アドレスバス４がも −のアドレ
ス信号を受は入れる５ＤＢ７ｂ、および、データバス５
とのデータ送受を行なうＤＢＢ８ｂが設けてあり、５Ｄ
Ｂ７ｂの出力はメモリ等の入出力回路（以下、ｌ１０）
１０ヘアドレス指定信号として与えられていると共に、
デコーダ（以下。
ＤＥＣ）１１の入力にも与えられている。
ＤＥＣＩＩのデコード出力中、ＤＢＢ８ｂの伝送方向を
指定する制御信号１２は、ＯＲゲート１３へ与えられ、
Ｉｌｏ・１０に対しデータの授受を指定するＩｌｏ・Ｒ
ＤｌＭＥＭ−ＲＤなどの制御信号１４は、ＯＲアゲ−５
へ与えられており。
指定する制御信号１２は、ＯＲゲート１３へ与えられ、
Ｉｌｏ・１０に対しデータの授受を指定するＩｌｏ・Ｒ
ＤｌＭＥＭ−ＲＤなどの制御信号１４は、ＯＲアゲ−５
へ与えられており。
アドレスバス４を介しＣＰＵＩから送出される信号をＤ
ＥＣＩＩによりデコードした各制御信号１２．１４によ
り、ＣＰＵＩと５ＵＢ２との間のデータ授受を制御する
ものとなっている。
ＥＣＩＩによりデコードした各制御信号１２．１４によ
り、ＣＰＵＩと５ＵＢ２との間のデータ授受を制御する
ものとなっている。
なお、各制御信号１２．１４は、”Ｌ” （低レベル）
のとき、ＤＢＢ８ｂがＩｌｏ・１０がらのデータをデー
タバス５へ伝送すると共に２ ｌ１０・１０がデータの
送出を行なうものとなっている。
のとき、ＤＢＢ８ｂがＩｌｏ・１０がらのデータをデー
タバス５へ伝送すると共に２ ｌ１０・１０がデータの
送出を行なうものとなっている。
また、信号＄ｊ１６の回路には、抵抗器１６を介し電源
＋５Ｖが印加されており、ＣＰＵＩかもの指定信号が与
えられていないときには、ＯＲゲート１３．１５の出力
１６．１７が”Ｈ” （高レベル）にクランプされ、Ｄ
ＢＢ８ｂの伝送方向がデータバス５からＩｌｏ・１０へ
の方向となっており。
＋５Ｖが印加されており、ＣＰＵＩかもの指定信号が与
えられていないときには、ＯＲゲート１３．１５の出力
１６．１７が”Ｈ” （高レベル）にクランプされ、Ｄ
ＢＢ８ｂの伝送方向がデータバス５からＩｌｏ・１０へ
の方向となっており。
５ＵＢ２よりのデータ送出が阻止されていると共に、ｌ
１０・ｌＯもデータを送出しない状態となっている。
１０・ｌＯもデータを送出しない状態となっている。
したがって、ＣＰＵＩが特定の５ＵＢ２からのデータ取
入れを必要とし、これに応する個別指定により０ＤＳ９
かも対応する５ＵＢ２への指定信号送出がなされ、信号
線６が”Ｌ”とならない限り５ＵＢ２かものデータ送出
がなされず、動作状態のまま５ＵＢ２をＢＷＢ３から着
脱しても、データバス５に不要なデータの混入を生じな
いものとなる。
入れを必要とし、これに応する個別指定により０ＤＳ９
かも対応する５ＵＢ２への指定信号送出がなされ、信号
線６が”Ｌ”とならない限り５ＵＢ２かものデータ送出
がなされず、動作状態のまま５ＵＢ２をＢＷＢ３から着
脱しても、データバス５に不要なデータの混入を生じな
いものとなる。
以上の説明により明らかなとおり本発明によれば、制御
ユニットがデータの取り入れを行なうとき、対応するサ
ブユニットを個別に指定する指定信号を送出する手段を
制御ユニットへ設けると共に、各サブユニットには、指
定信号が与えられていないときにデータバスバッファの
データ送出を阻止する手段を設けたことにより、動作状
態のままサブユニットを着脱しても不要なデータの送出
がなされず、制御ユニットにおいて誤認に基づく異常検
出または暴走を生じないものとなり、各ユニットを共通
回路により接続する各種装置のデータバスバッファ制御
において顕著な効果が得られる。
ユニットがデータの取り入れを行なうとき、対応するサ
ブユニットを個別に指定する指定信号を送出する手段を
制御ユニットへ設けると共に、各サブユニットには、指
定信号が与えられていないときにデータバスバッファの
データ送出を阻止する手段を設けたことにより、動作状
態のままサブユニットを着脱しても不要なデータの送出
がなされず、制御ユニットにおいて誤認に基づく異常検
出または暴走を生じないものとなり、各ユニットを共通
回路により接続する各種装置のデータバスバッファ制御
において顕著な効果が得られる。
第１図および第２図は本発明の実施例を示し、第１図（
Ａ）は制御ユニットの、同図（Ｂ）はサブユニットの要
部を各々示すブロック図、第２図は全構成のブロック図
である。 ■・・・・制御ユニット、２．２１〜２ｏ・・・・サブ
ユニット、３・・・・共通回路、４・・・・アドレスバ
ス５５・・・・データバス、６・・・・信？ｊＭ、８ａ
、８ｂ・・・・データバスバッファ。 ９・・・・指定信号送出回路、１０・・・・入出力回路
、１１・・・・デコーダ、１３．１５・・・・ＯＲゲー
ト、１６・・・・抵抗器。
Ａ）は制御ユニットの、同図（Ｂ）はサブユニットの要
部を各々示すブロック図、第２図は全構成のブロック図
である。 ■・・・・制御ユニット、２．２１〜２ｏ・・・・サブ
ユニット、３・・・・共通回路、４・・・・アドレスバ
ス５５・・・・データバス、６・・・・信？ｊＭ、８ａ
、８ｂ・・・・データバスバッファ。 ９・・・・指定信号送出回路、１０・・・・入出力回路
、１１・・・・デコーダ、１３．１５・・・・ＯＲゲー
ト、１６・・・・抵抗器。
Claims (1)
- 制御ユニットおよび各々が着脱自在な複数のサブユニッ
トを備え、これら各ユニット相互間を共通回路により接
続し、前記各サブユニット内のデータバスバッファを介
し制御ユニットと各サブユニット相互間のデータ授受を
行なう方式において、前記制御ユニットがデータの取り
入れを行なうとき対応するサブユニットを個別に指定す
る指定信号を送出する手段を前記制御ユニツトへ設ける
と共に、前記各サブユニットには該指定信号が与えられ
ていないとき前記データバスバッファのデータ送出を阻
止する手段を設けたことを特徴とするデータバスバッフ
ァ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12351490A JPH04169921A (ja) | 1990-05-14 | 1990-05-14 | データバスバツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12351490A JPH04169921A (ja) | 1990-05-14 | 1990-05-14 | データバスバツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169921A true JPH04169921A (ja) | 1992-06-17 |
Family
ID=14862497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12351490A Pending JPH04169921A (ja) | 1990-05-14 | 1990-05-14 | データバスバツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200333A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 初期値設定装置 |
-
1990
- 1990-05-14 JP JP12351490A patent/JPH04169921A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200333A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 初期値設定装置 |
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