JPH04128350U - データ送信方式 - Google Patents
データ送信方式Info
- Publication number
- JPH04128350U JPH04128350U JP3135291U JP3135291U JPH04128350U JP H04128350 U JPH04128350 U JP H04128350U JP 3135291 U JP3135291 U JP 3135291U JP 3135291 U JP3135291 U JP 3135291U JP H04128350 U JPH04128350 U JP H04128350U
- Authority
- JP
- Japan
- Prior art keywords
- data
- interrupt
- dpram
- flag
- cpu
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 7
- 239000013256 coordination polymer Substances 0.000 abstract 1
- 230000010365 information processing Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】DPRAMを用いてデータをやりとりするCP
U間、又は、外部処理装置間において新たに割込み回路
を追加することなく、DPRAMが持つ割込み機能のみ
を使用して複数の異なるデータのやり取りを可能とす
る。 【構成】DPRAMのパラメータレジスタにデータ種別
単位のフラグを設け、データありのときオン、データな
しのときオフとなるようにする。送信するときと受信が
完了したときに割込みを使用するが、この割込みはDP
RAMが持つ割込みを使用する。CPU Aがデータを
送信するときにフラグをチェックし、オフであればRA
Mエリアに送信するデータを書き込む。書き込みが完了
するとフラグをオンにし、CPU Bに対して送信割込
みを発生させる。
U間、又は、外部処理装置間において新たに割込み回路
を追加することなく、DPRAMが持つ割込み機能のみ
を使用して複数の異なるデータのやり取りを可能とす
る。 【構成】DPRAMのパラメータレジスタにデータ種別
単位のフラグを設け、データありのときオン、データな
しのときオフとなるようにする。送信するときと受信が
完了したときに割込みを使用するが、この割込みはDP
RAMが持つ割込みを使用する。CPU Aがデータを
送信するときにフラグをチェックし、オフであればRA
Mエリアに送信するデータを書き込む。書き込みが完了
するとフラグをオンにし、CPU Bに対して送信割込
みを発生させる。
Description
【0001】
本考案はデュアルポ−トRAM(以下DPRAM)を用いて、中央処理装置
(以下CPU)間又は外部情報処理装置間においてデータのやりとりを行なう情
報処理装置に関する。
【0002】
CPU間又は外部情報処理装置間においてデータのやりとりを行なう情報処理
装置では、二つのポートを持つDPRAMを使用してデ−タのやりとりを行って
いるが、従来の装置では、DPRAMに割込み回路を付加して割込みによりデー
タのやりとりを行っている。この割込みはデ−タを送信するCPU又は外部情報
処理装置が、受信するCPU又は外部情報処理装置にデータが受信可能であるこ
とを知らせるものである。このときやりとりするデータのフォーマットやサイズ
、データをセットするDPRAM上のアドレスなどが異なる場合、受信側がデー
タの種別を判断するためにそれ単位にレベルの異なる割込みが必要になる。この
ため割込み回路を付加して複数の割込みを使えるようにしなければならない。
【0003】
DPRAMに割込み回路を付加することなく種別の異なる複数のデータのやり
とりを容易に可能とする。
【0004】
データ種別単位にデータが受信可能であることを示すフラグをDPRAMのパ
ラメータレジスタに設け、送信側から受信側への割込みが発生したとき受信側が
そのフラグを参照することによって読み出すデータを判定する。このときの割込
みはDPRAMが持つ割込み機能を使用するので割込み回路を付加する必要がな
い。
【0005】
DPRAMのパラメータレジスタにデータ種別単位のフラグを設け、DPRAM の
割込み機能を使用することで、割込み回路を追加することなく異なるデータのや
りとりを容易に可能とする。また、フラグの参照順序を優先順位の高いデータの
フラグからにすれば、優先順位の高いデータが先に読み出されることになる。
【0006】
本考案の実施例について図を参照して説明する。
【0007】
図3は構成を示し,CPU1,CPU2,DPRAMからなっている。DPRAM
(図4による)はRAMエリア,パラメータレジスタ,インタラプトソースレジ
スタを使用する。RAMエリアはやりとりするデータをセットするエリアであり
、データ種別ごとに区分して使用する。パラメータレジスタにはデータ受信可能
であることを示すフラグをデータ種別単位に設ける。このフラグはRAMエリア
のデータと一対一に対応しておりオンのときのデータあり、オフのときデータな
しを示す。インタラプトソースレジスタはDPRAMが持つ割込みを発生させる
レジスタであり、各ポ−ト(A,B)に一個ずつ設けられている。各ポートから
二種の割込みを発生させることができ、一つは送信側が受信側に対してデータが
受信可能であることを知らせるとき、もう一つは受信側が受信処理が完了したこ
とを送信側に知らせるときに使用する。この割込みはデータの種別には関係なく
送信用と受信完了用の一組の割込みがあればよい。
【0008】
CPU A(送信側)からCPU B(受信側)にデ−タの送信を行なう場合の
例を図1に示す。
【0009】
(1)まず、送信側が送信するデータの種別に対応するフラグをチェックし、デ
ータが送信できる状態かを判定する。(フラグがオフであれば送信可能、オンで
あれば受信側が処理中であるため送信不能と判定する。送信不能の場合は送信処
理を中断する。)
(2)送信可能であれば該当のRAMエリアに送信するデータを書き込む。
【0010】
(3)対応するフラグをオンにする。
【0011】
(4)インタラプトソースレジスタA(送信用)をセットし受信側に対して割込
みを発生させる。この割込みは受信側にデータの受信が可能であることを知らせ
るものである。
【0012】
(5)割込みを受信した受信側はただちに全部のフラグをチェックし、どのデー
タが送信されたのかを判定する。フラグをチェックする順番は優先順位の高いデ
ータからチェックする。
【0013】
(6)送信されたデータが判定できたら該当するRAMエリアよりデータを読み
出す。
【0014】
(7)データの読み出しが終了したらインタラプトソースレジスタB(受信完了
用)をセットし送信側に対して割込みを発生させる。この割込みは送信側にデー
タの受信処理が完了したことを知らせるものである。
【0015】
(8)割込みを受信した送信側は送信処理が完了したことを認識しフラグをオフ
する。
【0016】
DPRAMに割込み回路を追加することなく異なるデータのやりとりを容易に
可能とすることができる。
【図1】本考案の送信方式を示す説明図。
【図2】従来の構成を示すブロック図。
【図3】本考案の構成を示しCPU1,DPRAM,C
PU2から構成されるブロック図。
PU2から構成されるブロック図。
【図4】DPRAMの構成を示すブロック図。
1…フラグチェック、2…データ書き込み、3…フラグ
オン、4…送信割込み発生、5…フラグチェック、6…
データ読み出し、7…受信完了割込み発生、8…フラグ
オフ、9…CPU A、10…CPU B、11…デュア
ルポートRAM。
オン、4…送信割込み発生、5…フラグチェック、6…
データ読み出し、7…受信完了割込み発生、8…フラグ
オフ、9…CPU A、10…CPU B、11…デュア
ルポートRAM。
Claims (1)
- 【請求項1】デュアルポ−トRAMを用いてデータをや
りとりする中央処理装置間、又は、外部処理装置間にお
いて新たに割込み回路を追加することなく、デュアルポ
ートRAMが持つ割込み機能のみを使用して複数の異な
るデータのやり取りを容易に可能とすることを特徴とす
るデータ送信方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3135291U JPH04128350U (ja) | 1991-05-08 | 1991-05-08 | データ送信方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3135291U JPH04128350U (ja) | 1991-05-08 | 1991-05-08 | データ送信方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04128350U true JPH04128350U (ja) | 1992-11-24 |
Family
ID=31914623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3135291U Pending JPH04128350U (ja) | 1991-05-08 | 1991-05-08 | データ送信方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04128350U (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
WO2015121986A1 (ja) * | 2014-02-14 | 2015-08-20 | 株式会社Murakumo | システム、記憶装置および方法 |
-
1991
- 1991-05-08 JP JP3135291U patent/JPH04128350U/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002351850A (ja) * | 2001-03-22 | 2002-12-06 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
WO2015121986A1 (ja) * | 2014-02-14 | 2015-08-20 | 株式会社Murakumo | システム、記憶装置および方法 |
JPWO2015121986A1 (ja) * | 2014-02-14 | 2017-03-30 | 株式会社Murakumo | システム、記憶装置および方法 |
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