JPH05113957A - プロセツサ間通信方式 - Google Patents
プロセツサ間通信方式Info
- Publication number
- JPH05113957A JPH05113957A JP30273091A JP30273091A JPH05113957A JP H05113957 A JPH05113957 A JP H05113957A JP 30273091 A JP30273091 A JP 30273091A JP 30273091 A JP30273091 A JP 30273091A JP H05113957 A JPH05113957 A JP H05113957A
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- JP
- Japan
- Prior art keywords
- processor
- ram
- processors
- communication
- information
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 プロセッサ間の通信において、ただＲＡＭに
任意な時間にデータを書き込むだけで、確実に通信が行
われるようにしたプロセッサ間通信方式を提供する。 【構成】 ＲＡＭ（ランダムアクセスメモリ）を介して
行う二つのプロセッサ間通信において、該ＲＡＭのエリ
アがＡ系，Ｂ系に分割され、該Ａ系，Ｂ系エリアを双方
のプロセッサから見てＡ系のアドレスとＢ系のアドレス
が同一アドレスになるように、かつ一方のプロセッサが
Ａ系をアクセスしている時にはもう一方のプロセッサが
Ｂ系をアクセスすることができるように交互にＡ系，Ｂ
系のアクセス時間を割り当ててハードウェアで切替える
ように構成することにより、プロセッサ間の情報伝達の
処理効率の向上をはかったことを特徴とする構成を有し
ている。
任意な時間にデータを書き込むだけで、確実に通信が行
われるようにしたプロセッサ間通信方式を提供する。 【構成】 ＲＡＭ（ランダムアクセスメモリ）を介して
行う二つのプロセッサ間通信において、該ＲＡＭのエリ
アがＡ系，Ｂ系に分割され、該Ａ系，Ｂ系エリアを双方
のプロセッサから見てＡ系のアドレスとＢ系のアドレス
が同一アドレスになるように、かつ一方のプロセッサが
Ａ系をアクセスしている時にはもう一方のプロセッサが
Ｂ系をアクセスすることができるように交互にＡ系，Ｂ
系のアクセス時間を割り当ててハードウェアで切替える
ように構成することにより、プロセッサ間の情報伝達の
処理効率の向上をはかったことを特徴とする構成を有し
ている。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサ間の
通信方式に関するものである。
通信方式に関するものである。
【０００２】
【従来の技術】従来、プロセッサ間の通信においてメモ
リを通信の伝送媒体として使用する方式がある。この方
式では通信相手のプロセッサに対して通信を行うことを
通知して、通信用メモリのアクセスを中止させてそのメ
モリに書き込む方法とか、通信相手のプロセッサを停止
させてハードウェアによるＤＭＡ転送（メモリ間転送）
で伝送する方法等で行われていた。この方式を図６に示
す。
リを通信の伝送媒体として使用する方式がある。この方
式では通信相手のプロセッサに対して通信を行うことを
通知して、通信用メモリのアクセスを中止させてそのメ
モリに書き込む方法とか、通信相手のプロセッサを停止
させてハードウェアによるＤＭＡ転送（メモリ間転送）
で伝送する方法等で行われていた。この方式を図６に示
す。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
方法で行う場合には、通信相手のプロセッサが、いつ情
報を読むのかわからないため、常に相手が情報を読んだ
ことをフラグ等の情報により確認する必要があり、相手
プロセッサの処理に合わせた通信処理にならざるを得な
い。またＤＭＡ転送の場合には相手プロセッサがメモリ
をアクセスできないようにプロセッサを停止させること
になり、いずれにしてもプロセッサの処理効率が落ちて
しまうという問題があった。また、プロセッサ間の通信
用にデュアルポートＲＡＭ（二つのプロセッサから同時
にアクセスすることができるメモリ）を使用した場合に
おいても、通信相手のプロセッサが情報を読んだことを
確認するためには、前に述べたフラグ等を使用しなけれ
ばならず、この場合についてもプロセッサの処理効率の
低下という問題があった。
方法で行う場合には、通信相手のプロセッサが、いつ情
報を読むのかわからないため、常に相手が情報を読んだ
ことをフラグ等の情報により確認する必要があり、相手
プロセッサの処理に合わせた通信処理にならざるを得な
い。またＤＭＡ転送の場合には相手プロセッサがメモリ
をアクセスできないようにプロセッサを停止させること
になり、いずれにしてもプロセッサの処理効率が落ちて
しまうという問題があった。また、プロセッサ間の通信
用にデュアルポートＲＡＭ（二つのプロセッサから同時
にアクセスすることができるメモリ）を使用した場合に
おいても、通信相手のプロセッサが情報を読んだことを
確認するためには、前に述べたフラグ等を使用しなけれ
ばならず、この場合についてもプロセッサの処理効率の
低下という問題があった。
【０００４】本発明は、プロセッサ間の通信において、
これらの欠点を解決するために、ただＲＡＭに任意な時
間にデータを書き込むだけで、確実に通信が行われるよ
うにしたプロセッサ間通信方式を提供するものである。
これらの欠点を解決するために、ただＲＡＭに任意な時
間にデータを書き込むだけで、確実に通信が行われるよ
うにしたプロセッサ間通信方式を提供するものである。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、本発明によるプロセッサ間通信方式は、ＲＡＭ（ラ
ンダムアクセスメモリ）を介して行う二つのプロセッサ
間通信において、該ＲＡＭのエリアがＡ系，Ｂ系に分割
され、該Ａ系，Ｂ系エリアを双方のプロセッサから見て
Ａ系のアドレスとＢ系のアドレスが同一アドレスになる
ように、かつ一方のプロセッサがＡ系をアクセスしてい
る時にはもう一方のプロセッサがＢ系をアクセスするこ
とができるように交互にＡ系，Ｂ系のアクセス時間を割
り当ててハードウェアで切替えるように構成することに
より、プロセッサ間の情報伝達の処理効率の向上をはか
ったことを特徴とする構成を有している。
に、本発明によるプロセッサ間通信方式は、ＲＡＭ（ラ
ンダムアクセスメモリ）を介して行う二つのプロセッサ
間通信において、該ＲＡＭのエリアがＡ系，Ｂ系に分割
され、該Ａ系，Ｂ系エリアを双方のプロセッサから見て
Ａ系のアドレスとＢ系のアドレスが同一アドレスになる
ように、かつ一方のプロセッサがＡ系をアクセスしてい
る時にはもう一方のプロセッサがＢ系をアクセスするこ
とができるように交互にＡ系，Ｂ系のアクセス時間を割
り当ててハードウェアで切替えるように構成することに
より、プロセッサ間の情報伝達の処理効率の向上をはか
ったことを特徴とする構成を有している。
【０００６】
【実施例】図１は本発明の一実施例であって、７はプロ
セッサＡ、８はプロセッサＢ、９は通信用デュアルポー
トＲＡＭ、１０はＡ系，Ｂ系切換回路、１１，１２はア
ドレス切換回路である。２３はプロセッサ間の制御回路
である。また、図２はＲＡＭ９に使用するデュアルポー
トＲＡＭの内部のフォーマット、図３は７，８からアク
セスするときのメモリの内容である。
セッサＡ、８はプロセッサＢ、９は通信用デュアルポー
トＲＡＭ、１０はＡ系，Ｂ系切換回路、１１，１２はア
ドレス切換回路である。２３はプロセッサ間の制御回路
である。また、図２はＲＡＭ９に使用するデュアルポー
トＲＡＭの内部のフォーマット、図３は７，８からアク
セスするときのメモリの内容である。
【０００７】次にこの動作について説明する。まず、Ａ
系，Ｂ系切換回路１０からの信号により、アドレス切換
回路１１，１２でＲＡＭ９の内部のＡ系およびＢ系を交
互に切換えており、またこの信号は、プロセッサ７及び
８への割り込み信号とも連動しているために、プロセッ
サ７が割り込みが入った時点でＲＡＭ９をアクセスする
ことにより、そこには直前にプロセッサ８がＲＡＭ９に
書込んだ情報を読み出すことができ、またプロセッサ８
にとってはプロセッサ７がＲＡＭ９に直前に書込んだ情
報を読むことができる（図３参照）。このことを交互に
繰り返すことにより、プロセッサ７及び８からみれば同
じＲＡＭ９の中の決まった領域をアクセスしているにも
かかわらず、相互に情報のやりとりを行っていることに
なる。
系，Ｂ系切換回路１０からの信号により、アドレス切換
回路１１，１２でＲＡＭ９の内部のＡ系およびＢ系を交
互に切換えており、またこの信号は、プロセッサ７及び
８への割り込み信号とも連動しているために、プロセッ
サ７が割り込みが入った時点でＲＡＭ９をアクセスする
ことにより、そこには直前にプロセッサ８がＲＡＭ９に
書込んだ情報を読み出すことができ、またプロセッサ８
にとってはプロセッサ７がＲＡＭ９に直前に書込んだ情
報を読むことができる（図３参照）。このことを交互に
繰り返すことにより、プロセッサ７及び８からみれば同
じＲＡＭ９の中の決まった領域をアクセスしているにも
かかわらず、相互に情報のやりとりを行っていることに
なる。
【０００８】以上のような構成になっていることによ
り、プロセッサ７及び８からみると常に通信用メモリの
一定の領域に情報を書くだけで、相手側にその情報を伝
えることができ、また伝送している間、相手のプロセッ
サを停止させる必要がなく、割り込みが入ったときには
必ず相手からの情報が読み出せるため、相手が情報を読
んだのか否かを常時確認しなくても良いという効果があ
る。
り、プロセッサ７及び８からみると常に通信用メモリの
一定の領域に情報を書くだけで、相手側にその情報を伝
えることができ、また伝送している間、相手のプロセッ
サを停止させる必要がなく、割り込みが入ったときには
必ず相手からの情報が読み出せるため、相手が情報を読
んだのか否かを常時確認しなくても良いという効果があ
る。
【０００９】また、図４は本発明の他の実施例であっ
て、１３はプロセッサＡ、１４はプロセッサＢ、１５，
１６は通信用ＲＡＭ、１７はＡ系・Ｂ系切換回路、１
８，１９はＡ系・Ｂ系アドレス選択回路、２０，２１は
Ａ系・Ｂ系データ選択回路である。また、プロセッサ１
３及び１４のいずれから見ても、ＲＡＭ１５とＲＡＭ１
６は同じアドレス上に設定されている。２３はプロセッ
サ間の制御回路である。
て、１３はプロセッサＡ、１４はプロセッサＢ、１５，
１６は通信用ＲＡＭ、１７はＡ系・Ｂ系切換回路、１
８，１９はＡ系・Ｂ系アドレス選択回路、２０，２１は
Ａ系・Ｂ系データ選択回路である。また、プロセッサ１
３及び１４のいずれから見ても、ＲＡＭ１５とＲＡＭ１
６は同じアドレス上に設定されている。２３はプロセッ
サ間の制御回路である。
【００１０】次にこの動作については、Ａ系・Ｂ系切換
回路１７からの信号によって、Ａ系・Ｂ系アドレス選択
回路１８，１９を一方はＡ系、もう片方はＢ系に切換え
ており、これに連動してＡ系・Ｂ系データ選択回路２
０，２１も切換えている。またプロセッサ１３及びプロ
セッサ１４への割り込み信号は前記の切換え信号に連動
しているために、プロセッサ１３が割り込みが入った時
点で、通信用ＲＡＭ１５，１６をアクセスすると、その
領域にはプロセッサ１４からのデータが書かれており、
またその時にはプロセッサ１４はその直前にプロセッサ
１３がデータを書いた通信用ＲＡＭ１５，１６をアクセ
スしているというように、ある一定時間ごとに交互に同
じ領域をアクセスするようにしている。このタイミング
については図４と同じである。
回路１７からの信号によって、Ａ系・Ｂ系アドレス選択
回路１８，１９を一方はＡ系、もう片方はＢ系に切換え
ており、これに連動してＡ系・Ｂ系データ選択回路２
０，２１も切換えている。またプロセッサ１３及びプロ
セッサ１４への割り込み信号は前記の切換え信号に連動
しているために、プロセッサ１３が割り込みが入った時
点で、通信用ＲＡＭ１５，１６をアクセスすると、その
領域にはプロセッサ１４からのデータが書かれており、
またその時にはプロセッサ１４はその直前にプロセッサ
１３がデータを書いた通信用ＲＡＭ１５，１６をアクセ
スしているというように、ある一定時間ごとに交互に同
じ領域をアクセスするようにしている。このタイミング
については図４と同じである。
【００１１】このような構成になっていることにより、
プロセッサ１３及び１４としては特にどちらの通信用Ｒ
ＡＭ１５又は１６に書くということをいちいち考慮しな
くてもよく、また伝送についてもプロセッサ１３，１４
を停止させる必要もないし、また割り込みが入ったとき
に必ず情報を読み出せるため、相手が読んだのかどうか
を常時確認しなくても良いという効果がある。
プロセッサ１３及び１４としては特にどちらの通信用Ｒ
ＡＭ１５又は１６に書くということをいちいち考慮しな
くてもよく、また伝送についてもプロセッサ１３，１４
を停止させる必要もないし、また割り込みが入ったとき
に必ず情報を読み出せるため、相手が読んだのかどうか
を常時確認しなくても良いという効果がある。
【００１２】また図５は図１及び図４の実施例を実際の
システムに使用した例であり、プロセッサ２２とプロセ
ッサ２４間で通信を行うものであるが、プロセッサ２２
がプロセッサ２４を最大１６個制御しているため、前に
述べた割り込み時間に対しては特に１対１の関係にする
必要はなく、伝送する情報の量によって、任意の割当を
することができる。また、２３は図１及び図４中のプロ
セッサ間の制御回路と同様である。
システムに使用した例であり、プロセッサ２２とプロセ
ッサ２４間で通信を行うものであるが、プロセッサ２２
がプロセッサ２４を最大１６個制御しているため、前に
述べた割り込み時間に対しては特に１対１の関係にする
必要はなく、伝送する情報の量によって、任意の割当を
することができる。また、２３は図１及び図４中のプロ
セッサ間の制御回路と同様である。
【００１３】
【発明の効果】以上説明したように、このような本発明
方式でプロセッサ間の伝送を行うことにより、伝送の効
率を上げることができる。
方式でプロセッサ間の伝送を行うことにより、伝送の効
率を上げることができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例に用いるデータフォーマットの一
例である。
例である。
【図３】図１の実施例におけるアクセスタイミングであ
る。
る。
【図４】本発明の他の実施例を示すブロック図である。
【図５】本発明の他の実施例を示すブロック図である。
【図６】従来の伝送方式例を示すブロック図である。
１ プロセッサＡ ２ プロセッサＢ ３ 通信用メモリ ４ 通信制御回路 ５ アドレスバス切換回路 ６ データバス切換回路 ７ プロセッサＡ ８ プロセッサＢ ９ 通信用デュアルポートＲＡＭ １０ Ａ系・Ｂ系切換回路 １１，１２ アドレスバスの切換回路 １３ プロセッサＡ １４ プロセッサＢ １５，１６ 通信用ＲＡＭ １７ 切換回路 １８，１９ アドレス選択回路 ２０，２１ データ選択回路 ２２，２４ プロセッサ ２３ プロセッサ間の制御回路
Claims (1)
- 【請求項１】 ＲＡＭ（ランダムアクセスメモリ）を介
して行う二つのプロセッサ間通信において、該ＲＡＭの
エリアがＡ系，Ｂ系に分割され、該Ａ系，Ｂ系エリアを
双方のプロセッサから見てＡ系のアドレスとＢ系のアド
レスが同一アドレスになるように、かつ一方のプロセッ
サがＡ系をアクセスしている時にはもう一方のプロセッ
サがＢ系をアクセスすることができるように交互にＡ
系，Ｂ系のアクセス時間を割り当ててハードウェアで切
替えるように構成することにより、プロセッサ間の情報
伝達の処理効率の向上をはかったことを特徴とするプロ
セッサ間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30273091A JPH05113957A (ja) | 1991-10-23 | 1991-10-23 | プロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30273091A JPH05113957A (ja) | 1991-10-23 | 1991-10-23 | プロセツサ間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113957A true JPH05113957A (ja) | 1993-05-07 |
Family
ID=17912470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30273091A Pending JPH05113957A (ja) | 1991-10-23 | 1991-10-23 | プロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464910B1 (ko) * | 2001-12-26 | 2005-01-05 | 유티스타콤코리아 유한회사 | 분산프로세스 환경에서의 프로세스간 통신 장치 및 통신방법 |
-
1991
- 1991-10-23 JP JP30273091A patent/JPH05113957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464910B1 (ko) * | 2001-12-26 | 2005-01-05 | 유티스타콤코리아 유한회사 | 분산프로세스 환경에서의 프로세스간 통신 장치 및 통신방법 |
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