JPS61100854A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS61100854A JPS61100854A JP22152884A JP22152884A JPS61100854A JP S61100854 A JPS61100854 A JP S61100854A JP 22152884 A JP22152884 A JP 22152884A JP 22152884 A JP22152884 A JP 22152884A JP S61100854 A JPS61100854 A JP S61100854A
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- Japan
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- signal
- controlled device
- controlled
- processing circuit
- interrupt
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は上位装置の制御を受−ける複数の被制御装置が
発生する割込み信号の受付は順位を決定するために用い
る信号処理回路に関する。
発生する割込み信号の受付は順位を決定するために用い
る信号処理回路に関する。
例えば、一般にマイクロコンピュータと称されるｌチッ
プの小型コンピュータを主制御装置として内蔵するレー
ザプリンタ等の電子！、ζ置の制御系は、第２図に示す
ように、上位制御装置としてのマイクロコンピュータ（
ＭＰＵ）１の他に、操作パネル２八、各部の動作状態の
監視等に用いるタイマ２Ｂ、 イニシャルブロクラムロ
ード川の小型磁気ディスク装置２Ｇ、ならびに各種のプ
リント板ユニソ）２Ｄおよび２Ｅなど、複数の被制御装
置から構成される装置 なお、以下の説明において、これらの被制御装置を総称
する場合およびこれらの中の任意の被制御装置を指す場
合には、２の符号を用いることとする。
プの小型コンピュータを主制御装置として内蔵するレー
ザプリンタ等の電子！、ζ置の制御系は、第２図に示す
ように、上位制御装置としてのマイクロコンピュータ（
ＭＰＵ）１の他に、操作パネル２八、各部の動作状態の
監視等に用いるタイマ２Ｂ、 イニシャルブロクラムロ
ード川の小型磁気ディスク装置２Ｇ、ならびに各種のプ
リント板ユニソ）２Ｄおよび２Ｅなど、複数の被制御装
置から構成される装置 なお、以下の説明において、これらの被制御装置を総称
する場合およびこれらの中の任意の被制御装置を指す場
合には、２の符号を用いることとする。
このような制御系においては、マイクロコンピュータ１
は、制御プログラムをいわゆるファームウェアの形で記
憶しており、各被制御装置２の状態（ステート）を常に
監視し、各被制御装置２の状態に応してこの制御プログ
ラムを実行する。
は、制御プログラムをいわゆるファームウェアの形で記
憶しており、各被制御装置２の状態（ステート）を常に
監視し、各被制御装置２の状態に応してこの制御プログ
ラムを実行する。
ところで、マイクロコンピュータ１が各被制御装置２の
状態を監視する方式は、ポーリング方式および割込み方
式の２種類に大別されるが、制御速度を特に重要視する
ような制御系においては一般に割込み方式が用いられる
。
状態を監視する方式は、ポーリング方式および割込み方
式の２種類に大別されるが、制御速度を特に重要視する
ような制御系においては一般に割込み方式が用いられる
。
割込み方式においては、マイクロコンピュータｌと複数
の被制御装置２は１図示のように、３種類の信号線Ｓ１
・Ｓ２およびＳ３によって接続されており、各被制御装
置２は各々に所定の状態（例えば命令実行完了・エラー
発生等の状態）が発生すると、信号線Ｓ１によって割込
み信号を送出する。
の被制御装置２は１図示のように、３種類の信号線Ｓ１
・Ｓ２およびＳ３によって接続されており、各被制御装
置２は各々に所定の状態（例えば命令実行完了・エラー
発生等の状態）が発生すると、信号線Ｓ１によって割込
み信号を送出する。
上位制御装置１は信号線Ｓｌによって割込み信号を受は
付けると、信号線Ｓ２によって確認信号を送出する。
付けると、信号線Ｓ２によって確認信号を送出する。
信号線Ｓ２は図示のように、被制御装置２Ａ−同２Ｂ−
同２Ｃ−・・・のように直列に接続されており。
同２Ｃ−・・・のように直列に接続されており。
割込み信号を送出した被制御装置２が前記確認信号を受
信すると、信号線Ｓ３によってその被制御装置２に固有
の識別信号を送出する。
信すると、信号線Ｓ３によってその被制御装置２に固有
の識別信号を送出する。
マイクロコンピュータ１は信号線Ｓ３によって受信した
識別信号によって１割込み信号を送出した被制御装置２
を確認し、このあと、その被制御装置２の状態を読み取
るための処理を行う。
識別信号によって１割込み信号を送出した被制御装置２
を確認し、このあと、その被制御装置２の状態を読み取
るための処理を行う。
前記のように、マイクロコンピュータ１の６１１ Ｊ信
号は複数の被制御装置に対して優先度の順に直列に送出
されるのであるが、この際、優先度の低い被制御装置（
図において右方に位置するもの）の状態の読取りが長時
間にわたって放置されることがあってはならない。
号は複数の被制御装置に対して優先度の順に直列に送出
されるのであるが、この際、優先度の低い被制御装置（
図において右方に位置するもの）の状態の読取りが長時
間にわたって放置されることがあってはならない。
第３図は、各被制御装置２に設けられる信号処理回路の
従来例の回路図であり、以下、企図を通じて同一符号は
同一対象を指すものとする。
従来例の回路図であり、以下、企図を通じて同一符号は
同一対象を指すものとする。
その他、 ２１は当該被制御装置２が発生した割込み信
号■を一時記憶する第一の記憶手段として用いられるＪ
Ｋフリップフロップ、２２ａ と２２ｂ と２２ｃは後
記リードオンリメモリ２３と共に、当該被制御装置２が
割込み信号■を発生中に、上位制御装置１が送出する確
認信号■を受信した時、当該制御装置２に固有の識別信
号■を上位制御装置１に対して送出し、被制御装置２が
割込み信号■を発生中でない場合には、上位制御装置が
送出する確認信号■を他の被制御装置に対して転送する
信号処理回路２２を構成し、２２ａと２２ｂはＡＮＤ回
路回路。
号■を一時記憶する第一の記憶手段として用いられるＪ
Ｋフリップフロップ、２２ａ と２２ｂ と２２ｃは後
記リードオンリメモリ２３と共に、当該被制御装置２が
割込み信号■を発生中に、上位制御装置１が送出する確
認信号■を受信した時、当該制御装置２に固有の識別信
号■を上位制御装置１に対して送出し、被制御装置２が
割込み信号■を発生中でない場合には、上位制御装置が
送出する確認信号■を他の被制御装置に対して転送する
信号処理回路２２を構成し、２２ａと２２ｂはＡＮＤ回
路回路。
２２ｃはＮ０７回路、また、２３は当該被制御装置２に
固有の識別コードを記憶し、 ＡＮＤ回路２２ｂが論
理“１”を出力したときその識別コードを識別信号とし
てマイクロコンピュータｌに送出するリートオンリメモ
リ （ＲＯＭ）である。
固有の識別コードを記憶し、 ＡＮＤ回路２２ｂが論
理“１”を出力したときその識別コードを識別信号とし
てマイクロコンピュータｌに送出するリートオンリメモ
リ （ＲＯＭ）である。
上記構成の割込み信号処理回路においては１例えば操作
パネル静が頻繁に割込み信号を送出すると、これより後
に確認信号を受信する例えば磁気ディスク装置２Ｃが発
生する割込み信号は、何時までもマイクロコンピュータ
１によって受は付けられないという問題点がある。
パネル静が頻繁に割込み信号を送出すると、これより後
に確認信号を受信する例えば磁気ディスク装置２Ｃが発
生する割込み信号は、何時までもマイクロコンピュータ
１によって受は付けられないという問題点がある。
本発明になる信号処理回路は、上位制御装置の制御を受
ける複数の被制御装置の各々に設けられ。
ける複数の被制御装置の各々に設けられ。
当該被制御装置が発生した割込み信号を一時記憶する第
一の記憶手段と、上位制御装置が送出した確認信号に応
じて当該被制御装置が１熾別信号を送出した実績を一時
記憶する第二の記憶手段と、当該被制御装置が割込み信
号を発生中で且つ前記第二の記憶手段が前記実績を記憶
していない場合には前記確認信号に応じて当該被制御装
置の識別信号を送出し、当該被制御装置が割込み信号を
発生中でない場合および当該被制御装置が割込み信号を
発生中で且つ前記第二の記憶手段が前記実績を記憶して
いる場合には前記確認信゛・）を他の被制御装置に対し
て転送する第一の信号処理回路と、当該被制御装置が割
込み信号を発生中に前記転送した確認信号を他の被制御
装置を経由して再度受信した場合には該確認信号に応じ
て当該被制御装置の識別信号を送出し、当該被制御装置
が割込み信号を発生中でない時に前記他の被制御装置を
経由して再度受信した場合には該確認信号を他に転送す
る第二の信号処理回路とを備えることによって。
一の記憶手段と、上位制御装置が送出した確認信号に応
じて当該被制御装置が１熾別信号を送出した実績を一時
記憶する第二の記憶手段と、当該被制御装置が割込み信
号を発生中で且つ前記第二の記憶手段が前記実績を記憶
していない場合には前記確認信号に応じて当該被制御装
置の識別信号を送出し、当該被制御装置が割込み信号を
発生中でない場合および当該被制御装置が割込み信号を
発生中で且つ前記第二の記憶手段が前記実績を記憶して
いる場合には前記確認信゛・）を他の被制御装置に対し
て転送する第一の信号処理回路と、当該被制御装置が割
込み信号を発生中に前記転送した確認信号を他の被制御
装置を経由して再度受信した場合には該確認信号に応じ
て当該被制御装置の識別信号を送出し、当該被制御装置
が割込み信号を発生中でない時に前記他の被制御装置を
経由して再度受信した場合には該確認信号を他に転送す
る第二の信号処理回路とを備えることによって。
前記問題点の解消を図ったものである。
すなわち本発明では、当該被制御装置が割込み信号を発
生中に上位制御装置の確認信号を受信しても、当該被制
御装置が識別信号を送出した実績か第二の記憶手段に記
憶されている間は自分の識別信号を送出せず、受信した
確認信号を他の被制御装置に転送することによって、他
の被制御装置が発生する割込み信号が何時までも受は付
けられなくなることを防止したものである。
生中に上位制御装置の確認信号を受信しても、当該被制
御装置が識別信号を送出した実績か第二の記憶手段に記
憶されている間は自分の識別信号を送出せず、受信した
確認信号を他の被制御装置に転送することによって、他
の被制御装置が発生する割込み信号が何時までも受は付
けられなくなることを防止したものである。
以下に本発明の要旨を第１図に示す実施例によって具体
的に説明する。
的に説明する。
第１図（ａｌは、各被制御装置２に設りられる信号処理
回路の本発明による一実施例の回路図であり。
回路の本発明による一実施例の回路図であり。
２４は当該被制御装置２Ｍが発生した割込み信号■を一
時記憶する第一の記憶手段として用いられるＪＫフリッ
プフロップ。
時記憶する第一の記憶手段として用いられるＪＫフリッ
プフロップ。
２５は割込み信号を発生中の被制御装置を確認するため
にマイクロコンピュータ１か送出した確認信号■に応じ
て当該被制御装置２門が識別信号■を送出した実績を一
時記憶する第二の記憶手段として用いられるＪＫフリッ
プフロップ。
にマイクロコンピュータ１か送出した確認信号■に応じ
て当該被制御装置２門が識別信号■を送出した実績を一
時記憶する第二の記憶手段として用いられるＪＫフリッ
プフロップ。
２６は、リードオンリメモリ２３およびＯＲ回路２日と
共に、当該被制御装置２１が割込み信号■を発生中で且
つＪＫフリップフロップ２５が前記実績を記憶していな
い場合にはマイクロコンピュータ１が送出する確認信号
■に応じて当該被制御装置２Ｍの識別信号■を送出し、
当該被制御装置２１が割込み信号■を発生中でない場合
および当該被制御装置２ｊが割込み信号を発生中で且つ
ＪＫフリップフロップ２５が前記実績を記憶している場
合にはマイクロコンピュータ１が送出する確認信号■を
他の被制御装置２Ｎに対して転送する第一の信号処理回
路。
共に、当該被制御装置２１が割込み信号■を発生中で且
つＪＫフリップフロップ２５が前記実績を記憶していな
い場合にはマイクロコンピュータ１が送出する確認信号
■に応じて当該被制御装置２Ｍの識別信号■を送出し、
当該被制御装置２１が割込み信号■を発生中でない場合
および当該被制御装置２ｊが割込み信号を発生中で且つ
ＪＫフリップフロップ２５が前記実績を記憶している場
合にはマイクロコンピュータ１が送出する確認信号■を
他の被制御装置２Ｎに対して転送する第一の信号処理回
路。
２７は、リードオンリメモリ２３およびＯＲ回路２８と
共に、当該被制御装置針が割込み信号■を発生中に、他
の被制御装置２Ｎに転送した確認信号を他の被制御装置
２Ｎを経由して再度受信した場合には該確認信号■′に
応じて当該被制御装置２Ｍの識別応答信号■を送出し、
当該被制御装置２Ｍが割込み信号を発生中でない時に他
の被制御装置２Ｎに転送した確認信号を他の被制御装置
２Ｎを経由して再度受信した場合には該確認信号■゛を
他に転送する第二の信号処理回路である。
共に、当該被制御装置針が割込み信号■を発生中に、他
の被制御装置２Ｎに転送した確認信号を他の被制御装置
２Ｎを経由して再度受信した場合には該確認信号■′に
応じて当該被制御装置２Ｍの識別応答信号■を送出し、
当該被制御装置２Ｍが割込み信号を発生中でない時に他
の被制御装置２Ｎに転送した確認信号を他の被制御装置
２Ｎを経由して再度受信した場合には該確認信号■゛を
他に転送する第二の信号処理回路である。
なお、 ＪＫフリップフロップ２４はマイクロコンピュ
ータ１が識別信号■を受は付けた時に送出するリセット
信号■によってリセットされる。
ータ１が識別信号■を受は付けた時に送出するリセット
信号■によってリセットされる。
第１図（ｂｌおよび（Ｃ）は、各被制御回路２に設けら
れる信号処理回路の接続例を示す図であり、−たん他の
被制御装置２に転送したあと、複数の被制御装置２を一
巡した後の確認信号■“は、それぞれ、信号線Ｓ２’お
よび同３２″によって受信するように接続されている。
れる信号処理回路の接続例を示す図であり、−たん他の
被制御装置２に転送したあと、複数の被制御装置２を一
巡した後の確認信号■“は、それぞれ、信号線Ｓ２’お
よび同３２″によって受信するように接続されている。
すなわち、′Ｍ込み信号の受は付は優先順位は。
初期状態では
２八−→２Ｂ−２Ｇ−→２Ｄ→２Ｅ
の順であるが、ここで９例えば被制御装置２Ｂの割込み
信号が受は付けられたとすると、その後は２Ａ→２Ｃ→
２０−→２Ｅ−２８ となり、続いて被制御装置２Ｄの割込み信号が受は付け
られたとすると１その後は ２八−→２Ｃ−２Ｅ−−→２Ｂ−２Ｄ となる。
信号が受は付けられたとすると、その後は２Ａ→２Ｃ→
２０−→２Ｅ−２８ となり、続いて被制御装置２Ｄの割込み信号が受は付け
られたとすると１その後は ２八−→２Ｃ−２Ｅ−−→２Ｂ−２Ｄ となる。
また１例えば被制御装置２Ａと同２Ｂと同２Ｃとが。
何時も同時に割込み信号を発生した場合には、第１図（
′ｂ）の接続例では。
′ｂ）の接続例では。
２Ａ・２Ｂ・２Ｃ
の順序で受は付けられるのに対し、第１図（Ｃ）の接続
例では。
例では。
２Ａ・２Ｃ・２Ｂ
の順序で受は付けられる。
以上説明したように９本発明によれば、上位制御装置は
複数の被制御装置が発生する割込み信号を均等に受は付
けることができるので、従来例におけるように、優先順
位の低い被制御装置の割込み信号が何時までも受は付け
られないという状態を防止することができる。
複数の被制御装置が発生する割込み信号を均等に受は付
けることができるので、従来例におけるように、優先順
位の低い被制御装置の割込み信号が何時までも受は付け
られないという状態を防止することができる。
第１図（ａ）は本発明一実施例の回路図。
第１図（ｂ）およびｆｃ）は各被制御装置に設けられる
信号処理回路の接続例。 第２図は割込み方式による制御系の構成例を示すブロッ
ク図。 第３図は従来例の回路図である。 図中。 １はマイクロコンピュータ。 ２Ａと２Ｂと２０と２Ｄと２Ｅと２Ｍと２Ｎは被制御装
置。 ２３はリードオンリメモリ。 ２４と２５はＪＫフリップフロップ。 ２６は第一の信号処理回路。 ■ ■ 閣 蓼Ｉ Ｚ （？ン ＄２＠ 茎３咀
信号処理回路の接続例。 第２図は割込み方式による制御系の構成例を示すブロッ
ク図。 第３図は従来例の回路図である。 図中。 １はマイクロコンピュータ。 ２Ａと２Ｂと２０と２Ｄと２Ｅと２Ｍと２Ｎは被制御装
置。 ２３はリードオンリメモリ。 ２４と２５はＪＫフリップフロップ。 ２６は第一の信号処理回路。 ■ ■ 閣 蓼Ｉ Ｚ （？ン ＄２＠ 茎３咀
Claims (1)
- 上位制御装置の制御を受ける複数の被制御装置の各々に
設けられ、当該被制御装置が発生した割込み信号を一時
記憶する第一の記憶手段と、上位制御装置が送出した確
認信号に応じて当該被制御装置が識別信号を送出した実
績を一時記憶する第二の記憶手段と、当該被制御装置が
割込み信号を発生中で且つ前記第二の記憶手段が前記実
績を記憶していない場合には前記確認信号に応じて当該
被制御装置の識別信号を送出し、当該被制御装置が割込
み信号を発生中でない場合および当該被制御装置が割込
み信号を発生中で且つ前記第二の記憶手段が前記実績を
記憶している場合には前記確認信号を他の被制御装置に
対して転送する第一の信号処理回路と、当該被制御装置
が割込み信号を発生中に前記転送した確認信号を他の被
制御装置を経由して再度受信した場合には該確認信号に
応じて当該被制御装置の識別信号を送出し、当該被制御
装置が割込み信号を発生中でない時に前記他の被制御装
置を経由して再度受信した場合には該確認信号を他に転
送する第二の信号処理回路とを備えることを特徴とする
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22152884A JPS61100854A (ja) | 1984-10-22 | 1984-10-22 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22152884A JPS61100854A (ja) | 1984-10-22 | 1984-10-22 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100854A true JPS61100854A (ja) | 1986-05-19 |
Family
ID=16768124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22152884A Pending JPS61100854A (ja) | 1984-10-22 | 1984-10-22 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498950A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JPH0498949A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
-
1984
- 1984-10-22 JP JP22152884A patent/JPS61100854A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498950A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JPH0498949A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
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