JPH0146890B2 - - Google Patents
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- Publication number
- JPH0146890B2 JPH0146890B2 JP55052546A JP5254680A JPH0146890B2 JP H0146890 B2 JPH0146890 B2 JP H0146890B2 JP 55052546 A JP55052546 A JP 55052546A JP 5254680 A JP5254680 A JP 5254680A JP H0146890 B2 JPH0146890 B2 JP H0146890B2
- Authority
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- Japan
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- data
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- byte
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- sent
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 2
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明はチヤネル装置、入出力装置（以下Ｉ／
Ｏと呼ぶ）アダプタ間のデータ転送を制御するデ
ータ転送制御方式に関する。
Ｏと呼ぶ）アダプタ間のデータ転送を制御するデ
ータ転送制御方式に関する。
主処理装置に共通バスで結ばれたチヤネル装置
がＩ／Ｏバスを介してＩ／Ｏとのデータ転送を制
御するシステムにおいて、前記共通バス及びＩ／
Ｏバスのデータの転送単位が１バイトで、主処理
装置の命令構成が２バイトであるとき、当然のこ
とながら２バイトの命令単位のチエツクが必要と
なる。しかし、チヤネル装置にＩ／Ｏバスを介し
て接続される１つのＩ／Ｏアダプタに、チエツク
機能を多く付加することは、Ｉ／Ｏアダプタのコ
スト上昇を招き、またＩ／Ｏの台数が多い場合に
はシステム全体のコスト上昇となる。また従来方
式のように命令を１バイト単位で行うシステムで
は、チヤネル装置は第１バイトが正常のときは、
これを直ちにＩ／Ｏアダプタに送出し、Ｉ／Ｏア
ダプタがＩ／Ｏにそのままデータを送出する。そ
して第２バイトに異常を検出したときには、終結
信号を発して、主処理装置との命令を授受を終結
する。しかし、Ｉ／Ｏの受信レジスタには第１バ
イトが送出され格納されたままである。このよう
な状態において、主処理装置との命令の授受が再
開されたとき、新たに送られてきた命令の第１バ
イトがＩ／Ｏに到達すると、Ｉ／Ｏは古い第１バ
イトと新たに送られてきた第１バイトとで構成す
る命令と誤解読（Ｉ／Ｏは単に２バイト単位の命
令を解読する機能しか有しないため）して、誤つ
た動作を生ずる欠点を有する。
がＩ／Ｏバスを介してＩ／Ｏとのデータ転送を制
御するシステムにおいて、前記共通バス及びＩ／
Ｏバスのデータの転送単位が１バイトで、主処理
装置の命令構成が２バイトであるとき、当然のこ
とながら２バイトの命令単位のチエツクが必要と
なる。しかし、チヤネル装置にＩ／Ｏバスを介し
て接続される１つのＩ／Ｏアダプタに、チエツク
機能を多く付加することは、Ｉ／Ｏアダプタのコ
スト上昇を招き、またＩ／Ｏの台数が多い場合に
はシステム全体のコスト上昇となる。また従来方
式のように命令を１バイト単位で行うシステムで
は、チヤネル装置は第１バイトが正常のときは、
これを直ちにＩ／Ｏアダプタに送出し、Ｉ／Ｏア
ダプタがＩ／Ｏにそのままデータを送出する。そ
して第２バイトに異常を検出したときには、終結
信号を発して、主処理装置との命令を授受を終結
する。しかし、Ｉ／Ｏの受信レジスタには第１バ
イトが送出され格納されたままである。このよう
な状態において、主処理装置との命令の授受が再
開されたとき、新たに送られてきた命令の第１バ
イトがＩ／Ｏに到達すると、Ｉ／Ｏは古い第１バ
イトと新たに送られてきた第１バイトとで構成す
る命令と誤解読（Ｉ／Ｏは単に２バイト単位の命
令を解読する機能しか有しないため）して、誤つ
た動作を生ずる欠点を有する。
本発明の目的は、上述した従来の欠点を解消す
べく、主処理装置やチヤネル装置などのデータ送
出装置からの複数の転送データに分割されてくる
単位データを、効率よく且つ迅速にＩ／Ｏ等のデ
ータ受信装置へ転送することが可能となるデータ
転送制御方式を提供するにある。
べく、主処理装置やチヤネル装置などのデータ送
出装置からの複数の転送データに分割されてくる
単位データを、効率よく且つ迅速にＩ／Ｏ等のデ
ータ受信装置へ転送することが可能となるデータ
転送制御方式を提供するにある。
この目的を達成するため本発明においては、単
位データを構成する各転送データを順次格納する
レジスタ手段を設けるとともに各転送データを受
信する毎に当該転送データのパリテイチエツクを
行う手段を設けるものである。そして更にパリテ
イチエツクの結果、エラーの発生した転送データ
があつた場合は当該転送データを含む単位データ
のデータ受信装置への送出を禁止するとともに、
データ送出装置との間のデータ授受動作（シーケ
ンス）を終結するよう構成したものである。
位データを構成する各転送データを順次格納する
レジスタ手段を設けるとともに各転送データを受
信する毎に当該転送データのパリテイチエツクを
行う手段を設けるものである。そして更にパリテ
イチエツクの結果、エラーの発生した転送データ
があつた場合は当該転送データを含む単位データ
のデータ受信装置への送出を禁止するとともに、
データ送出装置との間のデータ授受動作（シーケ
ンス）を終結するよう構成したものである。
つまりデータ受信装置側へは、各転送データが
全て正常であつた場合にのみ、各転送データで構
成される単位データを送出するよう構成したもの
である。
全て正常であつた場合にのみ、各転送データで構
成される単位データを送出するよう構成したもの
である。
このような構成により、単位のデータを構成す
る各転送データのうち、一つでもパリテイエラー
がある場合はこの単位データを構成する全ての転
送データをカツトすることができる。これにより
データ受信装置側において単位データとして取り
扱う転送データの組合せシーケンスを乱すことを
完全に防止できるものである。しかもデータ受信
側へパリテイエラーのあるデータを送出すること
による時間的なロスをも削減することが可能とな
る。
る各転送データのうち、一つでもパリテイエラー
がある場合はこの単位データを構成する全ての転
送データをカツトすることができる。これにより
データ受信装置側において単位データとして取り
扱う転送データの組合せシーケンスを乱すことを
完全に防止できるものである。しかもデータ受信
側へパリテイエラーのあるデータを送出すること
による時間的なロスをも削減することが可能とな
る。
本発明を上述したシステムにおけるＩ／Ｏアダ
プタに適用すれば、Ｉ／Ｏアダプタはチヤネル装
置から受信した第１及び第２のバイトデータのい
ずれにもパリテイエラーが無いことをチエツクし
た後、この２つのバイトデータからなる単位の命
令をＩ／Ｏ側へ送出することになる。従つて従来
のように、第１のバイトデータをＩ／Ｏ側へ送出
した後、第２のバイトデータにパリテイエラーが
生じてこの第２のバイトデータをＩ／Ｏ側へ送出
することを止める場合のように、２バイトデータ
を取り扱うＩ／Ｏのシーケンスを乱すことがなく
なる。
プタに適用すれば、Ｉ／Ｏアダプタはチヤネル装
置から受信した第１及び第２のバイトデータのい
ずれにもパリテイエラーが無いことをチエツクし
た後、この２つのバイトデータからなる単位の命
令をＩ／Ｏ側へ送出することになる。従つて従来
のように、第１のバイトデータをＩ／Ｏ側へ送出
した後、第２のバイトデータにパリテイエラーが
生じてこの第２のバイトデータをＩ／Ｏ側へ送出
することを止める場合のように、２バイトデータ
を取り扱うＩ／Ｏのシーケンスを乱すことがなく
なる。
しかも前記Ｉ／Ｏアダプタは、命令（２バイ
ト）とデータを受信するレジスタ（２バイト分）
とチエツク回路（パリテイチエツク回路）とを有
すればよい。すなわち、Ｉ／Ｏアダプタはチヤネ
ル装置からの命令（２バイト）単位でチエツクを
行い、第１、第２バイトの何れもが正常なときの
みに、命令をＩ／Ｏに送出する。従つて従来のよ
に１バイト単位のデータ転送方式に較べ、Ｉ／Ｏ
における誤動作を防止する利点を有する。また、
チヤネル装置からＩ／Ｏへの命令の送出は１命令
（２バイト）単位であるが、Ｉ／Ｏアダプタにお
いて、命令の第１バイトで誤りを検出したときに
は直ちに終結信号を発するので、従来の１バイト
単位転送と同じように、命令の授受を終結できる
ものである。
ト）とデータを受信するレジスタ（２バイト分）
とチエツク回路（パリテイチエツク回路）とを有
すればよい。すなわち、Ｉ／Ｏアダプタはチヤネ
ル装置からの命令（２バイト）単位でチエツクを
行い、第１、第２バイトの何れもが正常なときの
みに、命令をＩ／Ｏに送出する。従つて従来のよ
に１バイト単位のデータ転送方式に較べ、Ｉ／Ｏ
における誤動作を防止する利点を有する。また、
チヤネル装置からＩ／Ｏへの命令の送出は１命令
（２バイト）単位であるが、Ｉ／Ｏアダプタにお
いて、命令の第１バイトで誤りを検出したときに
は直ちに終結信号を発するので、従来の１バイト
単位転送と同じように、命令の授受を終結できる
ものである。
以下本発明を図面によつて説明する。図面は本
発明の一実施例を説明するブロツク図で、１は主
処理装置、２はチヤネル装置、３はバツフアレジ
スタ、４，５、はレジスタ、６はゲート回路、７
はパリテイ検出回路、８は制御回路、９はＩ／Ｏ
アダプタ、１３はＩ／Ｏ、Ａは第１バイト、Ｂは
第２バイト、Ｃは共通バス、Ｅはエラー信号、Ｆ
は終結信号、Ｇはゲート制御信号、ＩはＩ／Ｏバ
ス、Ｓは送出パルス信号、Ｗは書込み指令、P1，
P2はパルス信号である。図面は主処理装置１か
らの書込みの例である。図面において、主処理装
置１からチヤネル装置２は書込みが行なわれ、チ
ヤネル装置２が、Ｉ／ＯバスＩを介しＩ／Ｏアダ
プタに書込み指令Ｗが発せられると共に、Ｉ／Ｏ
に対する命令の第１バイトＡがＩ／ＯバスＩを経
てバツフアレジスタ３に送られてくる。パリテイ
検出回路７がバツフアレジスタ３内のデータＡの
パリテイチエツクを行い、正常であれば、パルス
信P1を発しバツフアレジスタ３内のデータＡを
レジスタ５に移す。次に命令の第２バイトＢがバ
ツフアレジスタ３に送られてくると、再びパリテ
イ検出回路７はこの第２バイトＢのパリテイチエ
ツクを行い、正常であれば、パルス信号P1，P2
を発し、レジスタ４のデータ（第１バイトＡ）を
レジスタ５へ、またバツフアレジスタ３のデータ
（第２バイトＢ）をレジスタ４へ、シフトちせる。
然るのち、送出パルス信号Ｓを発する。このた
め、レジスタ５及び４のデータ（第１バイトＡ及
び第２バイトＢ）はゲート回路６を経てＩ／Ｏに
シリアルに送出される。以上がパリテイエラーが
検出されない、正常な場合の動作である。
発明の一実施例を説明するブロツク図で、１は主
処理装置、２はチヤネル装置、３はバツフアレジ
スタ、４，５、はレジスタ、６はゲート回路、７
はパリテイ検出回路、８は制御回路、９はＩ／Ｏ
アダプタ、１３はＩ／Ｏ、Ａは第１バイト、Ｂは
第２バイト、Ｃは共通バス、Ｅはエラー信号、Ｆ
は終結信号、Ｇはゲート制御信号、ＩはＩ／Ｏバ
ス、Ｓは送出パルス信号、Ｗは書込み指令、P1，
P2はパルス信号である。図面は主処理装置１か
らの書込みの例である。図面において、主処理装
置１からチヤネル装置２は書込みが行なわれ、チ
ヤネル装置２が、Ｉ／ＯバスＩを介しＩ／Ｏアダ
プタに書込み指令Ｗが発せられると共に、Ｉ／Ｏ
に対する命令の第１バイトＡがＩ／ＯバスＩを経
てバツフアレジスタ３に送られてくる。パリテイ
検出回路７がバツフアレジスタ３内のデータＡの
パリテイチエツクを行い、正常であれば、パルス
信P1を発しバツフアレジスタ３内のデータＡを
レジスタ５に移す。次に命令の第２バイトＢがバ
ツフアレジスタ３に送られてくると、再びパリテ
イ検出回路７はこの第２バイトＢのパリテイチエ
ツクを行い、正常であれば、パルス信号P1，P2
を発し、レジスタ４のデータ（第１バイトＡ）を
レジスタ５へ、またバツフアレジスタ３のデータ
（第２バイトＢ）をレジスタ４へ、シフトちせる。
然るのち、送出パルス信号Ｓを発する。このた
め、レジスタ５及び４のデータ（第１バイトＡ及
び第２バイトＢ）はゲート回路６を経てＩ／Ｏに
シリアルに送出される。以上がパリテイエラーが
検出されない、正常な場合の動作である。
図面において、バツフアレジスタ３の第１バイ
トＡにパリテイエラーを検出したとき、パリテイ
検出回路７はエラー信号Ｅを発する。このとき制
御回路８はゲート制御信号Ｇを発してゲート回路
６を「閉」とすると共に、終結信号Ｆを発して、
チヤネル装置との間の命令の授受を終結せしめ
る。バツフアレジスタ３の第２バイトＢにパリテ
イエラーを検出したときも全く同一の動作を行
う。従つて命令（２バイト）がＩ／Ｏアダプタ９
で正しく受信されないときは、これをＩ／Ｏに転
送しないので、Ｉ／Ｏで誤解読による誤りを防止
できる利点を有するものである。
トＡにパリテイエラーを検出したとき、パリテイ
検出回路７はエラー信号Ｅを発する。このとき制
御回路８はゲート制御信号Ｇを発してゲート回路
６を「閉」とすると共に、終結信号Ｆを発して、
チヤネル装置との間の命令の授受を終結せしめ
る。バツフアレジスタ３の第２バイトＢにパリテ
イエラーを検出したときも全く同一の動作を行
う。従つて命令（２バイト）がＩ／Ｏアダプタ９
で正しく受信されないときは、これをＩ／Ｏに転
送しないので、Ｉ／Ｏで誤解読による誤りを防止
できる利点を有するものである。
図面は本発明の一実施例を説明するブロツク図
であり、図中に用いた符号は次の通りである。１
……主処理装置、２……チヤネル装置、３……バ
ツフアレジスタ、４，５……レジスタ、６……ゲ
ート回路、７……パリテイ検出回路、８……制御
回路、９……Ｉ／Ｏアダプタ、１３……Ｉ／Ｏ、
Ａ……第１バイト、Ｂ……第２バイト、Ｃ……共
通バス、Ｅ……エラー信号、Ｆ……終結信号、Ｇ
……ゲート制御信号、Ｉ……Ｉ／Ｏバス、Ｓ……
送出パルス信号、Ｗ……書込み指令、P1，P2は
パルス信号。
であり、図中に用いた符号は次の通りである。１
……主処理装置、２……チヤネル装置、３……バ
ツフアレジスタ、４，５……レジスタ、６……ゲ
ート回路、７……パリテイ検出回路、８……制御
回路、９……Ｉ／Ｏアダプタ、１３……Ｉ／Ｏ、
Ａ……第１バイト、Ｂ……第２バイト、Ｃ……共
通バス、Ｅ……エラー信号、Ｆ……終結信号、Ｇ
……ゲート制御信号、Ｉ……Ｉ／Ｏバス、Ｓ……
送出パルス信号、Ｗ……書込み指令、P1，P2は
パルス信号。
Claims (1)
- 【特許請求の範囲】 １ 複数バイトからなる単位のデータを複数の転
送データに分割して送出するデータ送出装置に接
続され、このデータ送出装置より送出される各転
送データをデータ受信装置へ順次転送するデータ
転送制御装置において、 前記単位データを構成する各転送データを各々
格納するための複数のレジスタ手段、 このレジスタ手段に格納される各転送データの
パリテイチエツクを行うチエツク手段、及び このチエツク手段にてパリテイエラーが検出さ
れたことに応答して前記レジスタ手段に格納され
る転送データのデータ受信装置側への送出を禁止
する制御手段を設け、 データ送出装置より受信した転送データにパリ
テイエラーが検出された場合、当該転送データが
属する単位データを構成する全ての転送データの
送出を禁止するとともに前記データ送出装置との
間のデータ授受を終結し、 単位データを構成する全ての転送データが正常
である場合に前記レジスタ手段に格納される各転
送データをデータ受信装置へ送出することを特徴
とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5254680A JPS56149625A (en) | 1980-04-21 | 1980-04-21 | Data transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5254680A JPS56149625A (en) | 1980-04-21 | 1980-04-21 | Data transfer control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149625A JPS56149625A (en) | 1981-11-19 |
| JPH0146890B2 true JPH0146890B2 (ja) | 1989-10-11 |
Family
ID=12917784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5254680A Granted JPS56149625A (en) | 1980-04-21 | 1980-04-21 | Data transfer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149625A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220819A (ja) * | 1983-05-30 | 1984-12-12 | Fujitsu Ltd | リセツト回路 |
-
1980
- 1980-04-21 JP JP5254680A patent/JPS56149625A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149625A (en) | 1981-11-19 |
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