JPS6244300B2 - - Google Patents
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- Publication number
- JPS6244300B2 JPS6244300B2 JP57140590A JP14059082A JPS6244300B2 JP S6244300 B2 JPS6244300 B2 JP S6244300B2 JP 57140590 A JP57140590 A JP 57140590A JP 14059082 A JP14059082 A JP 14059082A JP S6244300 B2 JPS6244300 B2 JP S6244300B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- register
- output
- output processing
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000009432 framing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、入出力処理装置、特に中央処理装置
と下位入出力装置との間にもうけられて入出力装
置に対する処理を実行する入出力処理装置におい
て、マイクロプログラム制御の制御部をもうける
と共に、テストモード・レジスタをもうけてマイ
クロプログラムによつて擬似的なエラー状態を随
時発生できるようにした入出力処理装置に関する
ものである。
と下位入出力装置との間にもうけられて入出力装
置に対する処理を実行する入出力処理装置におい
て、マイクロプログラム制御の制御部をもうける
と共に、テストモード・レジスタをもうけてマイ
クロプログラムによつて擬似的なエラー状態を随
時発生できるようにした入出力処理装置に関する
ものである。
(B) 技術の背景と問題点
最近、中央処理装置と下位入出力装置側との間
に入出力処理装置がもうけられるようになり、該
入出力処理装置はマイクロプログラム制御の制御
部をもち、入出力に関する処理を制御するように
される。このような入出力処理装置は、複数の入
出力装置に関連した入出力処理を夫々制御するよ
うに構成されており、障害発生時における障害個
所の切分けが煩雑なものとなる。また当該入出力
処理装置自体の試験を行うことがむづかしくな
る。
に入出力処理装置がもうけられるようになり、該
入出力処理装置はマイクロプログラム制御の制御
部をもち、入出力に関する処理を制御するように
される。このような入出力処理装置は、複数の入
出力装置に関連した入出力処理を夫々制御するよ
うに構成されており、障害発生時における障害個
所の切分けが煩雑なものとなる。また当該入出力
処理装置自体の試験を行うことがむづかしくな
る。
(C) 発明の目的と構成
本発明は、上記の点を解決することを目的とし
ており、マイクロプログラムによつて設定可能な
テストモード・レジスタをもうけると共に、当該
テストモード・レジスタの内容にもとづいて擬似
的なエラーを随時発生せしめ得るよう構成し、上
記の点を簡単な構成を附加するだけで解決するこ
とを目的としている。そしてそのため、本発明の
入出力処理装置は、中央処理装置と下位入出力装
置との間にもうけられ、当該入出力装置に対する
処理を実行する入出力処理装置において、マイク
ロプログラム制御によつて上記入出力装置と上位
装置との間で少なくとも直・並列変換送受信回路
とリード・レジスタとライト・レジスタとモデ
ム・ステータス・レジスタとの内容の１つまたは
複数個を用いて行うデータ転送を制御するマイク
ロプログラム制御部をもうけると共に、上記マイ
クロプログラムがデータを設定可能にすべくもう
けられるテストモード・レジスタをもうけてな
り、該テストモード・レジスタの内容にもとづい
て、上記入出力処理装置内に存在する、上記少な
くとも、直・並列変換送受信回路とリード・レジ
スタとライト・レジスタとモデム・ステータス・
レジスタに対して擬似的なエラーを与える制御を
指示するようにしたことを特徴としている。以下
図面を参照しつつ説明する。
ており、マイクロプログラムによつて設定可能な
テストモード・レジスタをもうけると共に、当該
テストモード・レジスタの内容にもとづいて擬似
的なエラーを随時発生せしめ得るよう構成し、上
記の点を簡単な構成を附加するだけで解決するこ
とを目的としている。そしてそのため、本発明の
入出力処理装置は、中央処理装置と下位入出力装
置との間にもうけられ、当該入出力装置に対する
処理を実行する入出力処理装置において、マイク
ロプログラム制御によつて上記入出力装置と上位
装置との間で少なくとも直・並列変換送受信回路
とリード・レジスタとライト・レジスタとモデ
ム・ステータス・レジスタとの内容の１つまたは
複数個を用いて行うデータ転送を制御するマイク
ロプログラム制御部をもうけると共に、上記マイ
クロプログラムがデータを設定可能にすべくもう
けられるテストモード・レジスタをもうけてな
り、該テストモード・レジスタの内容にもとづい
て、上記入出力処理装置内に存在する、上記少な
くとも、直・並列変換送受信回路とリード・レジ
スタとライト・レジスタとモデム・ステータス・
レジスタに対して擬似的なエラーを与える制御を
指示するようにしたことを特徴としている。以下
図面を参照しつつ説明する。
(D) 発明の実施例
第１図は本発明の一実施例要部構成を示し、第
２図は擬似的なエラーを発生せしめる態様例を説
明する説明図を示す。
２図は擬似的なエラーを発生せしめる態様例を説
明する説明図を示す。
第１図において、１は入出力処理装置、２は入
出力制御部、３は制御部であつてマイクロプログ
ラム制御によつて入出力処理装置全体の制御を行
うもの、４は内部バス、５はリード・レジスタ、
６はライト・レジスタ、７は直・並列変換送受信
回路、８はモデム・ステータス・レジスタ、９は
テストモード・レジスタ、DRはデータ・セツ
ト・レデイ信号、CSはコントロール・センド信
号、CDはキヤリヤ・デテクテツト信号、PEはパ
リテイ・エラー、MODEMはモデム・ステータ
ス、OEはオーバ・ラン・エラー、FEはフレーミ
ング・エラーを表わしている。
出力制御部、３は制御部であつてマイクロプログ
ラム制御によつて入出力処理装置全体の制御を行
うもの、４は内部バス、５はリード・レジスタ、
６はライト・レジスタ、７は直・並列変換送受信
回路、８はモデム・ステータス・レジスタ、９は
テストモード・レジスタ、DRはデータ・セツ
ト・レデイ信号、CSはコントロール・センド信
号、CDはキヤリヤ・デテクテツト信号、PEはパ
リテイ・エラー、MODEMはモデム・ステータ
ス、OEはオーバ・ラン・エラー、FEはフレーミ
ング・エラーを表わしている。
図示の場合、モデム（図示せず）のステータス
はレジスタ８にセツトされて制御部３に読込ま
れ、入出力装置（図示せず）へのライト・データ
はレジスタ６にセツトされた上で送受信回路７を
介して転送され、また入出力装置からのリード・
データは送受信回路７を介してレジスタ５にセツ
トされた上で読取られる。言うまでもなく、上記
モデム・ステータス・レジスタ８とライト・レジ
スタ６とリード・レジスタ５との各内容や直・並
列変換送受信回路７は、データの転送に当つて利
用される。
はレジスタ８にセツトされて制御部３に読込ま
れ、入出力装置（図示せず）へのライト・データ
はレジスタ６にセツトされた上で送受信回路７を
介して転送され、また入出力装置からのリード・
データは送受信回路７を介してレジスタ５にセツ
トされた上で読取られる。言うまでもなく、上記
モデム・ステータス・レジスタ８とライト・レジ
スタ６とリード・レジスタ５との各内容や直・並
列変換送受信回路７は、データの転送に当つて利
用される。
内部バス上のライト・データやリード・データ
などのデータは、例えば第２図図示の如きフオー
マツトをもつフレーム構成をとつており、スター
ト・ビツト10、８ビツト分のデータ・ビツト11、
パリテイ・ビツト12、ストツプ・ビツト13よりな
つている。そして、例えばパリテイ・ビツト12を
反転せしめることによつてパリテイ・エラーを擬
似的に発生せしめ、またストツプ・ビツト13を反
転せしめることによつてフレーミング・エラーを
擬似的に発生させることができる。
などのデータは、例えば第２図図示の如きフオー
マツトをもつフレーム構成をとつており、スター
ト・ビツト10、８ビツト分のデータ・ビツト11、
パリテイ・ビツト12、ストツプ・ビツト13よりな
つている。そして、例えばパリテイ・ビツト12を
反転せしめることによつてパリテイ・エラーを擬
似的に発生せしめ、またストツプ・ビツト13を反
転せしめることによつてフレーミング・エラーを
擬似的に発生させることができる。
本発明の場合、上記の如き擬似的なエラーを発
生せしめるために、テストモード・レジスタ９を
もうけると共に、制御部３からのマイクロプログ
ラムによつて所定のデータをセツト可能に構成さ
れる。そして当該テストモード・レジスタの内容
にもとづいて、レジスタ５や６にセツトされる内
容中のパリテイ・ビツトを反転せしめて擬似的な
エラーを発生せしめる。また直・並列変換送受信
回路７に対して受信されてくるデータのパリテ
イ・ビツト12やストツプ・ビツト13を反転せしめ
て、パリテイ・エラーやフレーミング・エラーを
擬似的に発生せしめる。更に直・並列変換送受信
回路７におけるデータ受信を知らせる信号をクリ
ツプすることによつてオーバ・ラン・エラーを擬
似的に発生せしめるようにする。更にまた、モデ
ム・ステータス・レジスタ８上でDR信号やCS信
号やCD信号を反転せしめることによつて擬似的
にモデム異常をつくり出すことができる。これら
の各異常状態によつて、データ転送制御に当つて
生じるかも知れない各種エラーを擬似的に発生せ
しめ、各種機能が夫々真のエラー時に正常にエラ
ーを検出し対処できるか否かをチエツクすること
が可能となる。また現実に生じたエラーの原因を
究明することが可能となり、また例えば直・並列
送受信装置の前段に故障があつたのか後段に故障
があつたのかなどの切分けが可能となる。
生せしめるために、テストモード・レジスタ９を
もうけると共に、制御部３からのマイクロプログ
ラムによつて所定のデータをセツト可能に構成さ
れる。そして当該テストモード・レジスタの内容
にもとづいて、レジスタ５や６にセツトされる内
容中のパリテイ・ビツトを反転せしめて擬似的な
エラーを発生せしめる。また直・並列変換送受信
回路７に対して受信されてくるデータのパリテ
イ・ビツト12やストツプ・ビツト13を反転せしめ
て、パリテイ・エラーやフレーミング・エラーを
擬似的に発生せしめる。更に直・並列変換送受信
回路７におけるデータ受信を知らせる信号をクリ
ツプすることによつてオーバ・ラン・エラーを擬
似的に発生せしめるようにする。更にまた、モデ
ム・ステータス・レジスタ８上でDR信号やCS信
号やCD信号を反転せしめることによつて擬似的
にモデム異常をつくり出すことができる。これら
の各異常状態によつて、データ転送制御に当つて
生じるかも知れない各種エラーを擬似的に発生せ
しめ、各種機能が夫々真のエラー時に正常にエラ
ーを検出し対処できるか否かをチエツクすること
が可能となる。また現実に生じたエラーの原因を
究明することが可能となり、また例えば直・並列
送受信装置の前段に故障があつたのか後段に故障
があつたのかなどの切分けが可能となる。
これらの擬似的なエラー状態は、マイクロプロ
グラム制御を行つている制御部３によつて検出さ
れる。即ち、入出力処理装置１自体の試験を行う
ことが容易となり、また入出力処理に関して障害
が発生した場合における障害個所の切分けが容易
となる。
グラム制御を行つている制御部３によつて検出さ
れる。即ち、入出力処理装置１自体の試験を行う
ことが容易となり、また入出力処理に関して障害
が発生した場合における障害個所の切分けが容易
となる。
(E) 発明の効果
以上説明した如く、本発明によれば、擬似的な
エラーを随時発生せしめることが可能となり、ま
た構成としてもテストモード・レジスタをもうけ
るだけで足りハード量の増加も僅かで済む。
エラーを随時発生せしめることが可能となり、ま
た構成としてもテストモード・レジスタをもうけ
るだけで足りハード量の増加も僅かで済む。
第１図は本発明の一実施例要部構成を示し、第
２図は擬似的なエラーを発生せしめる態様例を説
明する説明図を示す。 図中、１は入出力処理装置、２は入出力制御
部、３は制御部、４は内部バス、５，６，８は
夫々レジスタ、７は直・並列変換送受信回路、９
はテストモード・レジスタを表わしている。
２図は擬似的なエラーを発生せしめる態様例を説
明する説明図を示す。 図中、１は入出力処理装置、２は入出力制御
部、３は制御部、４は内部バス、５，６，８は
夫々レジスタ、７は直・並列変換送受信回路、９
はテストモード・レジスタを表わしている。
Claims (1)
- １ 中央処理装置と下位入出力装置との間にもう
けられ、当該入出力装置に対する処理を実行する
入出力処理装置において、マイクロプログラム制
御によつて上記入出力装置と上位装置との間で少
なくとも直・並列変換送受信回路とリード・レジ
スタとライト・レジスタとモデム・ステータス・
レジスタとの内容の１つまたは複数個を用いて行
うデータ転送を制御するマイクロプログラム制御
部をもうけると共に、上記マイクロプログラムが
データを設定可能にすべくもうけられるテストモ
ード・レジスタをもうけてなり、該テストモー
ド・レジスタの内容にもとづいて、上記入出力処
理装置内に存在する、上記少なくとも、直・並列
変換送受信回路とリード・レジスタとライト・レ
ジスタとモデム・ステータス・レジスタに対して
擬似的なエラーを与える制御を指示するようにし
たことを特徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140590A JPS5930125A (ja) | 1982-08-12 | 1982-08-12 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140590A JPS5930125A (ja) | 1982-08-12 | 1982-08-12 | 入出力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930125A JPS5930125A (ja) | 1984-02-17 |
| JPS6244300B2 true JPS6244300B2 (ja) | 1987-09-19 |
Family
ID=15272222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140590A Granted JPS5930125A (ja) | 1982-08-12 | 1982-08-12 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930125A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119651A (ja) * | 1985-11-20 | 1987-05-30 | Fujitsu Ltd | Ｒａｓ回路診断方式 |
| WO2023055871A1 (en) * | 2021-09-29 | 2023-04-06 | Microchip Technology Incorporated | Introduction and detection of erroneous stop condition in a single uart |
-
1982
- 1982-08-12 JP JP57140590A patent/JPS5930125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930125A (ja) | 1984-02-17 |
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