JPS63311841A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS63311841A JPS63311841A JP62146220A JP14622087A JPS63311841A JP S63311841 A JPS63311841 A JP S63311841A JP 62146220 A JP62146220 A JP 62146220A JP 14622087 A JP14622087 A JP 14622087A JP S63311841 A JPS63311841 A JP S63311841A
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- processing unit
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- 101100508413 Caenorhabditis elegans ifc-1 gene Proteins 0.000 abstract description 17
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- 230000004913 activation Effects 0.000 description 3
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Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に関する。
最近の通信制御装置は、ディジクル化、高速化及び回線
容量が増加する傾向にあり、制御部をそれに対応した性
能改善が必要になっている。一般に９通信制御装置は、
送受信キャラクタの分解。
容量が増加する傾向にあり、制御部をそれに対応した性
能改善が必要になっている。一般に９通信制御装置は、
送受信キャラクタの分解。
組立を行う回線アダプタ部と、複数の回線アダプタを制
御する共通制御部からなる。回線アダプタは２回線速度
の違い、あるいは制御手順の違い等によりいろいろの種
類があり、いずれか一種類の回線アダプタを実装する場
合、又は２組合せて実装する場合があり、かなり自由に
構成ができるものである。これに較べ、共通制御部は、
プロセッサ、バッファメモリ等を有し、ハードウェア量
も大きなものである。従って、従来より高速の回線アダ
プタを開発した場合、あるいは実装回線アダプタを増加
する場合は、共通制御部も全体的な性能改善が必要であ
る。
御する共通制御部からなる。回線アダプタは２回線速度
の違い、あるいは制御手順の違い等によりいろいろの種
類があり、いずれか一種類の回線アダプタを実装する場
合、又は２組合せて実装する場合があり、かなり自由に
構成ができるものである。これに較べ、共通制御部は、
プロセッサ、バッファメモリ等を有し、ハードウェア量
も大きなものである。従って、従来より高速の回線アダ
プタを開発した場合、あるいは実装回線アダプタを増加
する場合は、共通制御部も全体的な性能改善が必要であ
る。
次に従来の通信制御装置の一例を、第２図のブロック図
を用いて説明する。図において、インク−フェース制御
部（ＩＦＣ） １は、上位装置とのインターフェースを
受持つ処理モジュールであり、チャネルの機能を有して
いる。プロセッサ（ＰＵｏ）２−〇は主にＩＦＣ１の制
御を受持つプ“ロセッサである。回線共通制御部（ＬＣ
）３は回線制御を行う処理モジュールであり、複数の回
線アダプタを制御部する。プロセッサ（ＰＵｌ） ２−
１は主にＬＣ３の制御を受持つプロセッサ、４は送受信
データを一時保持するバッファメモリ（ＢＭ）、５はノ
クス制御部（ＢＣ）、６−０及び６−１はファームウニ
が入る制御メモリＣＭｏ及びＣＭｌである。
を用いて説明する。図において、インク−フェース制御
部（ＩＦＣ） １は、上位装置とのインターフェースを
受持つ処理モジュールであり、チャネルの機能を有して
いる。プロセッサ（ＰＵｏ）２−〇は主にＩＦＣ１の制
御を受持つプ“ロセッサである。回線共通制御部（ＬＣ
）３は回線制御を行う処理モジュールであり、複数の回
線アダプタを制御部する。プロセッサ（ＰＵｌ） ２−
１は主にＬＣ３の制御を受持つプロセッサ、４は送受信
データを一時保持するバッファメモリ（ＢＭ）、５はノ
クス制御部（ＢＣ）、６−０及び６−１はファームウニ
が入る制御メモリＣＭｏ及びＣＭｌである。
第２図において、送信の場合は、上位装置からの起動に
より、 ＩＦＣ１は２図示しないが上位装置・Ｌメイン
メモリから制御語を読み出し解読し、データ転送に必要
な情報を受は取って、 ＤＭＡ転送を開始する。すなわ
ち、 ＩＦＣ１はメモインメモリのデータ領域から４バ
イトのデータを読出し２次に図示しないがＢＣ５に対す
るバス要求線を介してバスの使用権を確保し、予め定め
られた８Ｍ４のバッファ領域にデータバスを介して書込
む。これを繰返し、所定のバイト数のＤＭＡ転送が終了
すると、 ＩＦＣ１は上位装置に終了報告をすると共に
。
より、 ＩＦＣ１は２図示しないが上位装置・Ｌメイン
メモリから制御語を読み出し解読し、データ転送に必要
な情報を受は取って、 ＤＭＡ転送を開始する。すなわ
ち、 ＩＦＣ１はメモインメモリのデータ領域から４バ
イトのデータを読出し２次に図示しないがＢＣ５に対す
るバス要求線を介してバスの使用権を確保し、予め定め
られた８Ｍ４のバッファ領域にデータバスを介して書込
む。これを繰返し、所定のバイト数のＤＭＡ転送が終了
すると、 ＩＦＣ１は上位装置に終了報告をすると共に
。
データハスを介し所定のコマンドにテＰＵｏ２−０に対
してＢＭ４上の開始アドレス、送信バイト数を含めてＤ
ＭＡ転送の終了報告を行う。次Ｋ 、 ＰＵ。
してＢＭ４上の開始アドレス、送信バイト数を含めてＤ
ＭＡ転送の終了報告を行う。次Ｋ 、 ＰＵ。
２−０はデータバスを介してＢＭＪ上に設けられたＰＵ
１２−１との通信領域に送信すべきデータの開始アドレ
ス及び送信バイト数を設定する。ＰＵ１２−１は、との
ＢＭ４上の通信領域を監視しており、 ＰＵｏ２−０か
らの通信（コマンド）を確認すると、このコマンドを読
出して解読し、送信データの加工を行う。
１２−１との通信領域に送信すべきデータの開始アドレ
ス及び送信バイト数を設定する。ＰＵ１２−１は、との
ＢＭ４上の通信領域を監視しており、 ＰＵｏ２−０か
らの通信（コマンド）を確認すると、このコマンドを読
出して解読し、送信データの加工を行う。
次にＰＵ１２−１はデータバスを介しコマンドによりＬ
Ｃ３にＤＭＡ転送の起動をかける。この起動を受けたＬ
Ｃ３は、コマンドを解読し、ＢＭ４上の送信データの開
始アドレス及び送信バイト数を得て、８Ｍ４から送信デ
ータを読出し２回線アダプタからの送信要求に応じて該
当する回線アダプタへ１バイトづつ転送スル。
Ｃ３にＤＭＡ転送の起動をかける。この起動を受けたＬ
Ｃ３は、コマンドを解読し、ＢＭ４上の送信データの開
始アドレス及び送信バイト数を得て、８Ｍ４から送信デ
ータを読出し２回線アダプタからの送信要求に応じて該
当する回線アダプタへ１バイトづつ転送スル。
次に受信の場合は、送信とは逆に２回線アダプタからの
受信文字引取り要求がある毎に、ＬＣ３により１バイト
づつ引取られ、８Ｍ４の予め定められたバッファ領域に
蓄積していく。これを繰返し１回線アダプタからの報告
により受信が終了すると、ＬＣ３からＰＵ、２−１ 、
ＰＵ１２−１から８Ｍ４ｉ介してＰＵｏ２−０に制御
情報を通知し。
受信文字引取り要求がある毎に、ＬＣ３により１バイト
づつ引取られ、８Ｍ４の予め定められたバッファ領域に
蓄積していく。これを繰返し１回線アダプタからの報告
により受信が終了すると、ＬＣ３からＰＵ、２−１ 、
ＰＵ１２−１から８Ｍ４ｉ介してＰＵｏ２−０に制御
情報を通知し。
さらにＩＦＣ１ｉ介して上位装置に報告し、上位装置か
らの要求により、 ＩＦＣ１によって上位装置のメイン
メモリに受信データが格納される。
らの要求により、 ＩＦＣ１によって上位装置のメイン
メモリに受信データが格納される。
以上主に透過的なデータの送受信について述べたが、
ＰＵｏ２−１及びＰＵ１２−１は、各種プロトコル変換
ｐ Ｂ Ｍ ４のバッファ管理、障害処理、あるいは初
期設定等の処理を行う。
ＰＵｏ２−１及びＰＵ１２−１は、各種プロトコル変換
ｐ Ｂ Ｍ ４のバッファ管理、障害処理、あるいは初
期設定等の処理を行う。
尚、別の従来例として、プロセッサが１台の構成も考え
られるが、第２図の従来例は性能向上を図るためｅ Ｐ
Ｕｏｐ ＰＵｌの２台にしたものである。
られるが、第２図の従来例は性能向上を図るためｅ Ｐ
Ｕｏｐ ＰＵｌの２台にしたものである。
上述したように、従来の通信制御装置は、デークハスト
コマンドバスを共用している為、プロセッサを複数台に
してゾロセッサの処理能力を向上させでも、バスの使用
率が高くな９．結果的に転送速度を低くしていた。すな
わち、 ＩＦＣ１と８Ｍ４とのデータ転送中に発生する
ＬＣ３とＰＵ１２−１間のコマンドのやり取シ、あるい
は８Ｍ４とＬＣ３間でのデータ転送中に発生するＩＦＣ
１とＰＵｏ２−０間のコマンドのやり取りは、データ転
送速度を低下させることになる。しかも、１回の送信又
は受信では、コマンドをやシ取りする回数は、はぼ一定
である為、特にデータ長が短い場合に影響が大きくなる
という欠点があった。
コマンドバスを共用している為、プロセッサを複数台に
してゾロセッサの処理能力を向上させでも、バスの使用
率が高くな９．結果的に転送速度を低くしていた。すな
わち、 ＩＦＣ１と８Ｍ４とのデータ転送中に発生する
ＬＣ３とＰＵ１２−１間のコマンドのやり取シ、あるい
は８Ｍ４とＬＣ３間でのデータ転送中に発生するＩＦＣ
１とＰＵｏ２−０間のコマンドのやり取りは、データ転
送速度を低下させることになる。しかも、１回の送信又
は受信では、コマンドをやシ取りする回数は、はぼ一定
である為、特にデータ長が短い場合に影響が大きくなる
という欠点があった。
本発明による通信制御装置は、データ転送時のバッファ
となるメモリと、該メモリを共有する複数のプロセッサ
と、それぞれが前記プロセッサのいずれかにより制御さ
れる少なくとも２つ以上の処理モソーールと、前記ゾロ
セッサと前記プロセッサ対応の処理モジー−ルを処理単
位とし、該処理単位と前記メモリの間にバスの開閉手段
を有する。
となるメモリと、該メモリを共有する複数のプロセッサ
と、それぞれが前記プロセッサのいずれかにより制御さ
れる少なくとも２つ以上の処理モソーールと、前記ゾロ
セッサと前記プロセッサ対応の処理モジー−ルを処理単
位とし、該処理単位と前記メモリの間にバスの開閉手段
を有する。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例による通信制御装置位装置と
のインターフェース制御を行う処理モジロセンサである
。プロセッサ（ＰＵｌ） ２−１は主に回線共通制御部
（ＬＣ）３の制御を行うプロセッサ、４は主に送受信デ
ータを一時保持する為に使用するバッファメモＩＪ（Ｍ
Ｂ）、５はバス制御部（ＢＣ）、６−０及び６−１は制
御メモリ（ＣＭ。
のインターフェース制御を行う処理モジロセンサである
。プロセッサ（ＰＵｌ） ２−１は主に回線共通制御部
（ＬＣ）３の制御を行うプロセッサ、４は主に送受信デ
ータを一時保持する為に使用するバッファメモＩＪ（Ｍ
Ｂ）、５はバス制御部（ＢＣ）、６−０及び６−１は制
御メモリ（ＣＭ。
及びＣＭ、 ） 、 ７−０ないし７−１はデータバス
の開閉制御を行う双方向ドライバ、８−０ないし８−１
はアドレスバスの開閉制御を行う双方向ドライバである
。
の開閉制御を行う双方向ドライバ、８−０ないし８−１
はアドレスバスの開閉制御を行う双方向ドライバである
。
本実施例セは、 ＩＦＣ１とＰｕＯ２−０及びＬＣ３と
ＰＨ１０−１が処理単位である。又２図示しないが、各
モジュールの制御信号も、データバス及びアドレスバス
と同様に、双方向ドライバを備えている。
ＰＨ１０−１が処理単位である。又２図示しないが、各
モジュールの制御信号も、データバス及びアドレスバス
と同様に、双方向ドライバを備えている。
先ず送信の場合は２図示しないが、上位装置からの起動
によりＩＦＣ１は上位装置のメインメモリから制御語を
読出し解読し、データ転送に必要な情報を受取り、メイ
ンメモリから８Ｍ４へＤＭＡ転送を開始する。すなわち
、 ＩＦＣ１はメインメモリのデータ領域から１ワード
のデータを読出し。
によりＩＦＣ１は上位装置のメインメモリから制御語を
読出し解読し、データ転送に必要な情報を受取り、メイ
ンメモリから８Ｍ４へＤＭＡ転送を開始する。すなわち
、 ＩＦＣ１はメインメモリのデータ領域から１ワード
のデータを読出し。
ＢＣ５に対してバスの使用権を要求し、バスの確保がで
きると、双方向ドライバ７−０及び８−０がＢＣ５の制
御によりイネーブルとなり、 ＩＦＣ１とＢＭ４間が接
続され、予め定められた８Ｍ４のバッファ領域にメイン
メモリから読出した１ワードのデータが書込まれる。こ
れを繰返し、所定のバイト数のデータ転送が行われると
、 ＩＦＣ１はさらにバスを確保し、（このときは、双
方向ドライー−にデータ転送が終了したことを通知する
ためのコマンドを登録する。すなわち、、ＰｕＯ２−０
及びＰＨ１０−１は処理要求を保持するキューを備えて
おｐ 、 ＩＦＣ１からの処理要求はｐｔｙｏ２−０の
キューに登録され、ＬＣ３からの処理要求はＰＨ１０−
１のキューに登録される。又、 ＰｕＯ２−０とＰＨ１
０−１の通信は、ＢＭ４上にそれぞれキュー領域があり
、そこに処理要求を登録することにより行われる。
きると、双方向ドライバ７−０及び８−０がＢＣ５の制
御によりイネーブルとなり、 ＩＦＣ１とＢＭ４間が接
続され、予め定められた８Ｍ４のバッファ領域にメイン
メモリから読出した１ワードのデータが書込まれる。こ
れを繰返し、所定のバイト数のデータ転送が行われると
、 ＩＦＣ１はさらにバスを確保し、（このときは、双
方向ドライー−にデータ転送が終了したことを通知する
ためのコマンドを登録する。すなわち、、ＰｕＯ２−０
及びＰＨ１０−１は処理要求を保持するキューを備えて
おｐ 、 ＩＦＣ１からの処理要求はｐｔｙｏ２−０の
キューに登録され、ＬＣ３からの処理要求はＰＨ１０−
１のキューに登録される。又、 ＰｕＯ２−０とＰＨ１
０−１の通信は、ＢＭ４上にそれぞれキュー領域があり
、そこに処理要求を登録することにより行われる。
次に、 ＰｕＯ２−０はＩＦＣ１からのコマンドを解読
し、同様に、データバスを介してＢＭ４上のＰＨ１０−
１のキューにコマンドを登録し、送信データの転送が終
了したことを通知する。次に。
し、同様に、データバスを介してＢＭ４上のＰＨ１０−
１のキューにコマンドを登録し、送信データの転送が終
了したことを通知する。次に。
ＰＨ１０−１は、データバス及び双方向ドライバ７−１
を介して、前記のＢＭ４上のＰＨ１０−１のキー−を読
出し解読し、プロトコル変換の処理をした後、データバ
スを介してＬＣ３にコマンドが発行される。（このとき
の双方向ドライバ７−１及び８−１はディスエーブルで
ある。）ＬＣ３は。
を介して、前記のＢＭ４上のＰＨ１０−１のキー−を読
出し解読し、プロトコル変換の処理をした後、データバ
スを介してＬＣ３にコマンドが発行される。（このとき
の双方向ドライバ７−１及び８−１はディスエーブルで
ある。）ＬＣ３は。
このコマンドを受は取ると、コマンドを解析し。
８Ｍ４の指定された領域からデータバスを双方向ドライ
バ７−１を介して送信データを読出し９回線アダプタか
らの送信要求に従って、順次回線アダプタ９−０ないし
９−７の内の対応する回線アダプタに送信データを書込
む。所定のバイト数のデータが回線アダプタに転送され
て送信が終了すると、データバス及び双方向ドライバ７
−１を介して８Ｍ４のＰＨ１０−１のキューにコマンド
ヲ登録し、 ｐｔｙ１２−１に終了を報告する。
バ７−１を介して送信データを読出し９回線アダプタか
らの送信要求に従って、順次回線アダプタ９−０ないし
９−７の内の対応する回線アダプタに送信データを書込
む。所定のバイト数のデータが回線アダプタに転送され
て送信が終了すると、データバス及び双方向ドライバ７
−１を介して８Ｍ４のＰＨ１０−１のキューにコマンド
ヲ登録し、 ｐｔｙ１２−１に終了を報告する。
次に受信の場合について説明する。ＬＣ３は回線アダプ
タ９−０ないし９−７を順次スキャンしておシ２２回線
アダプタら送信要求あるいは受信要求がある毎に回線対
応に該当する処理を行っている。先ず１回線アダプタか
らの受信要求をスキャン中のＬＣ３が検出すると、対応
する回線アダプタから受信データが読出され、データバ
ス及び双方向ドライバ７−１を介して８Ｍ４の所定の領
域へ順次書込まれていく。受信の終了は、ＬＣ３からＰ
Ｕ、 ２−１のキューにコマンドが登録され。
タ９−０ないし９−７を順次スキャンしておシ２２回線
アダプタら送信要求あるいは受信要求がある毎に回線対
応に該当する処理を行っている。先ず１回線アダプタか
らの受信要求をスキャン中のＬＣ３が検出すると、対応
する回線アダプタから受信データが読出され、データバ
ス及び双方向ドライバ７−１を介して８Ｍ４の所定の領
域へ順次書込まれていく。受信の終了は、ＬＣ３からＰ
Ｕ、 ２−１のキューにコマンドが登録され。
これをＰＨ１０−１は解読し、送信とは逆のプロトコル
変換が行われる。以下、送信とは逆の手順により、 Ｉ
ＦＣ１から上位装置のメインメモリに受信データが転送
されていく。
変換が行われる。以下、送信とは逆の手順により、 Ｉ
ＦＣ１から上位装置のメインメモリに受信データが転送
されていく。
以上の送受信動作は９回線対応に行われ、バッファ領域
及び上述のキー−も回線対応に存在する。
及び上述のキー−も回線対応に存在する。
又、上述のコマンドについては、詳細は省略するが、フ
ァンクションコードにより分類され、データ転送に関す
るものは８Ｍ４の開始アドレス及び転送バイト数を示す
フィールドを有する。
ァンクションコードにより分類され、データ転送に関す
るものは８Ｍ４の開始アドレス及び転送バイト数を示す
フィールドを有する。
以上説明したように本発明は、双方向ドライバ等による
バスの開閉手段を設けることにより。
バスの開閉手段を設けることにより。
ＩＦＣ１と８Ｍ４間のデータ転送中はＬＣ３とＰＵ１２
−１間のコマンドによる通信ができ、あるいはＬＣ３と
８Ｍ４間のデータ転送中はＩＦＣ１とＰＵ。
−１間のコマンドによる通信ができ、あるいはＬＣ３と
８Ｍ４間のデータ転送中はＩＦＣ１とＰＵ。
２−０間のコマンドによる通信ができるため、データ転
送中て割込む率が低くなり、バスの有効利用を図ること
ができるという効果がある。
送中て割込む率が低くなり、バスの有効利用を図ること
ができるという効果がある。
第１図は本発明の一実施例による通信制御装置の構成を
示すブロック図、第２図は従来の通信制御装置の構成を
示すブロック図である。 １・・・インターフェース制御部（ＩＦＣ） 、 ２−
０ 。 ２−１・・・プロセッサ（ＰＵＯ＋ ＰＵＰ） ｅ ３
・・・回線共通制御部（ＬＣ）、４・・・バッファメモ
ＩＪ（ＢＭ）？５・・・バス制御部（ＢＣ）、６−０，
６−１・・・制御メモリ（ＣＭｏ、 ＣＭｌ） 、 ７
− Ｏｊ ７−１ 、８−０ ＃８−１・・・双方向ド
ライバ、９−０〜９−７・・・回線アダプタ。 Ｈ饗４
示すブロック図、第２図は従来の通信制御装置の構成を
示すブロック図である。 １・・・インターフェース制御部（ＩＦＣ） 、 ２−
０ 。 ２−１・・・プロセッサ（ＰＵＯ＋ ＰＵＰ） ｅ ３
・・・回線共通制御部（ＬＣ）、４・・・バッファメモ
ＩＪ（ＢＭ）？５・・・バス制御部（ＢＣ）、６−０，
６−１・・・制御メモリ（ＣＭｏ、 ＣＭｌ） 、 ７
− Ｏｊ ７−１ 、８−０ ＃８−１・・・双方向ド
ライバ、９−０〜９−７・・・回線アダプタ。 Ｈ饗４
Claims (1)
- １、データ転送時のバッファとなるメモリと、該メモリ
を共有する複数のプロセッサと、それぞれが前記プロセ
ッサのいずれかにより制御される少なくとも２つ以上の
処理モジュールとを備えた通信制御装置において、前記
プロセッサと前記プロセッサ対応の処理モジュールとを
処理単位とし、前記メモリと前記処理単位との間にバス
の開閉手段を設け、１つの処理単位から前記メモリある
いは他の処理単位をアクセスするときのみ前記バス開閉
手段を介してバスの結合を行うことを特徴とする通信制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146220A JPS63311841A (ja) | 1987-06-13 | 1987-06-13 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146220A JPS63311841A (ja) | 1987-06-13 | 1987-06-13 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311841A true JPS63311841A (ja) | 1988-12-20 |
Family
ID=15402826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146220A Pending JPS63311841A (ja) | 1987-06-13 | 1987-06-13 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311841A (ja) |
-
1987
- 1987-06-13 JP JP62146220A patent/JPS63311841A/ja active Pending
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