JP2000056963A

JP2000056963A - マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体

Info

Publication number: JP2000056963A
Application number: JP10235034A
Authority: JP
Inventors: Masami Urano; 正美浦野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1998-08-06
Filing date: 1998-08-06
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】プログラムを読み取られても、マイクロプロ
セッサの動作を解析されないように、メモリ上およびバ
ス上のプログラムの解析が困難であるマイクロプロセッ
サシステム、マイクロプロセッサ動作解析防止方法およ
びマイクロプロセッサ動作解析防止プログラムを記録し
た記録媒体を提供するものである。【解決手段】マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスとデータバス
とによって構成されているシステムにおいて、上記マイ
クロプロセッサのデータバスの端子のビット順と上記メ
モリのデータバスの端子のビット順とを変えるものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣカード等に用
いるマイクロプロセッサに関するものである。

【０００２】

【従来の技術】図１９は、従来のマイクロプロセッサシ
ステムＭＳの構成の一例を示す図である。

【０００３】ここでは、８ビットのマイクロプロセッサ
であるＺ８０を例にとって説明するが、さらに多ビット
のマイクロプロセッサを使用した場合も、上記の場合と
同様に考えることができる。

【０００４】従来のマイクロプロセッサシステムＭＳ
は、マイクロプロセッサ４とメモリ１とによって構成さ
れ、マイクロプロセッサ４のアドレスバス端子とメモリ
１のアドレスバス端子とがアドレスバスによって接続さ
れ、マイクロプロセッサ４のデータバス端子４ｔとメモ
リ１のデータバス端子１ｔとがデータバス２によって接
続されている。

【０００５】図２０は、上記従来例におけるマイクロプ
ロセッサのデータバス端子とメモリのデータバス端子と
の接続を示す図である。

【０００６】上記従来例において、マイクロプロセッサ
４側のデータバス２のＭＳＢの配線Ｄ７とメモリ１側の
データバスのＭＳＢの配線Ｄ７とが接続されている。配
線Ｄ６、Ｄ５、…Ｄ０のそれぞれも、上記と同様に、同
じビット順同士が接続されている。

【０００７】図２１は、従来例におけるメモリ１の内容
を示す図である。

【０００８】マイクロプロセッサ４が実行するプログラ
ムは、図２１に示すように、メモリ１中に保存され、こ
こでは、８ビットマイクロプロセッサ４であるＺ８０を
例にとって説明するが、他のマイクロプロセッサでも、
上記と同様である。

【０００９】ここに示した例では、０番地に１６進数で
３１（以下、１６進数で示す）（００１１０００１）、
１番地にＦＦ、２番地に７Ｆ、３番地に０６等が格納さ
れている。また、４番地以降にも、上記と同様に、プロ
グラムが格納されている。これらは、Ｚ８０の機械語で
は、ＬＤＳＰ，７ＦＦＦ、ＬＤＢ，１１等を示して
いる。

【００１０】マイクロプロセッサ４がリセット信号によ
りリセットされ、次にリセットが解除されると、マイク
ロプロセッサ４はアドレスバスに０を出力する。このデ
ータをアドレスとして、メモリ１がその０番地の内容３
１をデータバス２に出力すると、マイクロプロセッサ４
は、そのデータを内部に取り込んでデコードし、さらに
オペランドを取得するために、１、２をアドレスバスに
出力し、それぞれの番地の内容のＦＦ、７Ｆをメモリ１
から読み出す。

【００１１】マイクロプロセッサ４は、これらの読み出
されたデータをＬＤＳＰ，７ＦＦＦという命令である
と解釈し、自分自身のＳＰに７ＦＦＦを設定する。その
後、次の命令を取得するために、４をアドレスバスに出
力し、メモリ１の４番地の内容の０６を読み出す。以上
のようにして、マイクロプロセッサ４は順次アドレスを
出力し、メモリ１の該当する番地の内容を読み出して命
令を実行していく。

【００１２】上記のように、従来のマイクロプロセッサ
４では、データバス２を介して、メモリ１の内容を順次
読み出し、その値をマイクロプロセッサ４内部で解釈
し、そのデータに対応する命令を順次実行する。プログ
ラム自体は、実行する順番で、メモリ１上に格納されて
いる。また、各番地には、プログラムの各ステップの命
令コードが格納され、メモリ１のＭＳＢ側（ここではビ
ット７とする）に命令コードのＭＳＢ（ビット７）が格
納され、メモリ１のビット６には命令コードのビット６
が格納され、同様に、ＬＳＢまで順番に格納されてい
る。

【００１３】ところで、近年ＩＣカードの応用分野が拡
大しつつあるが、これにつれてＩＣカードのセキュリテ
ィの問題が重視されている。ＩＣカード内に納められて
いる機密情報を解読しようとする場合、マイクロプロセ
ッサ４の論理回路、プログラムを容易に解読することが
できると、この情報を元に内部を解析し、機密情報を解
読される可能性がある。

【００１４】

【発明が解決しようとする課題】従来のマイクロプロセ
ッサ４のように、プログラムがメモリ１上に順番に、か
つ各ワード内でもビット順に格納されている場合、該当
するメモリセルのデータを順番に読み取ることによって
プログラムが容易に解読される可能性がある。

【００１５】また、上記のように、プログラムはメモリ
１からデータバス２を介してマイクロプロセッサ４に送
られ、この場合、メモリ１のデータを解析しなくても、
データバス２を観測することによって、プログラムを順
次読み取ることができ、これをもとに動作を容易に解析
される可能性がある。

【００１６】本発明は、プログラムを読み取られても、
マイクロプロセッサの動作を解析されないように、メモ
リ上およびバス上のプログラムの解析が困難であるマイ
クロプロセッサシステム、マイクロプロセッサ動作解析
防止方法およびマイクロプロセッサ動作解析防止プログ
ラムを記録した記録媒体を提供するものである。

【００１７】

【課題を解決するための手段】本発明は、マイクロプロ
セッサと、上記マイクロプロセッサで実行可能なプログ
ラム、データのうちの少なくとも一方を保存するメモリ
と、上記マイクロプロセッサと上記メモリとを接続する
アドレスバスとデータバスとによって構成されているシ
ステムにおいて、上記マイクロプロセッサのデータバス
の端子のビット順と上記メモリのデータバスの端子のビ
ット順とを変えるものである。

【００１８】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるマイクロプロセッサシステムＭＳ１を
示す図である。

【００１９】マイクロプロセッサシステムＭＳ１は、基
本的には、従来例と同様のシステムであるが、データバ
ス２０とマイクロプロセッサ４０のデータバス端子４０
ｔとの間に、ビット順入れ換えブロック３０が接続され
ている点が、上記従来例とは異なる。

【００２０】メモリ１０側において、データバス２０の
各ビットが、従来例と同様に、メモリ１０のデータバス
端子１０ｔの同じビットに順番に接続されている。ま
た、マイクロプロセッサ４０のアドレスバスの端子にお
けるビット順と、メモリ１０のアドレスバスの端子にお
けるビット順とは、同じ順序で接続されている。つま
り、アドレスに関して、ビット順入れ換えブロックが設
けられていない。

【００２１】図２は、上記実施例におけるビット順入れ
換えブロック３０の具体例を示す図である。

【００２２】図２に示す例では、ビット順入れ換えブロ
ック３０によって、マイクロプロセッサ４０のデータバ
ス端子４０ｔ側の配線Ｄ７をメモリ１０のデータバス端
子１０ｔ側の配線Ｄ５へ入れ換え、以下それぞれ、Ｄ６
をＤ２へ、Ｄ５をＤ１へ、Ｄ４をＤ６へ、Ｄ３をＤ０
へ、Ｄ２をＤ４へ、Ｄ１をＤ３へ、Ｄ０をＤ７へ入れ換
えて接続している。

【００２３】なお、図２では、１種類の接続法が記載さ
れいるが、データバス２０の各ビットと、マイクロプロ
セッサ４０のデータバス端子４０ｔの各ビットとを、
１：１に接続するものであれば、図２に示すブロック３
０における接続法以外の接続法を採用するようにしても
よい。

【００２４】図３は、上記実施例におけるメモリ１０に
格納すべきデータの例を示す図である。

【００２５】上記実施例では、メモリ１０のデータバス
端子１０ｔのビット順と、マイクロプロセッサ４０のデ
ータバス端子４０ｔのビット順とが互いに異なるので、
従来と同様の命令コードをメモリ１０に格納しても、マ
イクロプロセッサ４０が正常には動作しない。

【００２６】つまり、メモリ１０の０番地に、従来例と
同様に、たとえば、３１（００１００００１）を格納し
ても、ビット順入れ換えブロック３０によって、データ
が入れ換えられ、マイクロプロセッサ４０のデータバス
端子４０ｔでは８Ｃ（１０００１０００）になり、マイ
クロプロセッサ４０は、これをＡＤＣＡ，Ｈという命
令と解釈する。したがって、正常に動作させるために
は、命令コードのビット順を予め入れ換えた後に、メモ
リ１０に格納する必要がある。この場合、０番地にデー
タＣ２を格納し、１番地にデータＦＦを格納し、２番地
にデータＤＦを格納し、以下各番地に、データ１８、Ｃ
０、１９、０Ａ、８８、Ｂ４、Ｆ４を格納する。

【００２７】図４は、メモリ１０のデータバス端子１０
ｔにおけるプログラムのビット順と、マイクロプロセッ
サ４０のデータバス端子４０ｔにおけるプログラムのビ
ット順とが、どのように変換されているかを具体的に示
す図である。

【００２８】メモリ１０のデータバス端子１０ｔに、０
番地のデータとして、１０００００１０（Ｃ２）のデー
タが出力されたとすると、各ビットはビット順入れ換え
ブロック３０を介して、マイクロプロセッサ４０のデー
タバス端子４０ｔに到達し、その値はビット７から順番
に００１００００１（３１）になり、ＬＤＳＰ，ｎｎ
（ｎｎは１６bit の値）という命令であり、この命令コ
ードは、従来例における命令コードと同じ命令コードで
ある。

【００２９】ここで、まず、元となるプログラムにおけ
る各ワード内のビット順を予め入れ換え、このようにビ
ット順を入れ換えたデータを、メモリ１０に格納してお
く。マイクロプロセッサ４０が、従来例と同様に各番地
のデータを順次読み出し、このデータ読み出し時に、メ
モリ１０のデータバス端子１０ｔや、データバス２０に
出現するデータのビット順は、元のプログラムのビット
順とは入れ替わっているので、データバス２０に出現す
るデータをマイクロプロセッサ４０がそのまま実行して
も、元のプログラムと同じ動作をすることはできない。

【００３０】すなわち、第三者がメモリ１０の内容や、
データバス２０の内容を何らかの方法で観測し、マイク
ロプロセッサ４０の動作を解析しようとしても、メモリ
１０に格納されているデータや、データバス２０上のデ
ータは、そのビット順が入れ換えられたデータであり、
元のプログラムのビット順とは異なっているので、元の
プログラムの動作を解析することは困難である。

【００３１】ところが、データバス２０に出現するデー
タが、ビット順入れ換えブロック３０を介して、マイク
ロプロセッサ４０のデータバス端子４０ｔに到達する
と、ビット順入れ換えブロック３０で各ワード内のビッ
ト順が入れ換えられ、その後、マイクロプロセッサ４０
に到達するので、マイクロプロセッサ４０のデータバス
端子４０ｔでは元のプログラムと同じビット順になる。
したがって、マイクロプロセッサ４０は元のプログラム
と同じ動作を実行することができる。

【００３２】図５は、上記実施例におけるビット順入れ
換えブロック３０の具体例を示す図である。

【００３３】ビット順入れ換えブロック３０は、１層メ
タル配線と２層メタル配線とを有し、１層メタル配線と
２層メタル配線とが基板を挟んで配置されているブロッ
クである。なお、図５において、１層メタル配線が水平
に描かれ、２層メタル配線が垂直に描かれている。そし
て、データバス２０の各配線が１層メタル配線に接続さ
れ、マイクロプロセッサ４０のデータバス端子４０ｔに
接続されている各配線が２層メタル配線に接続されてい
る。

【００３４】そして、１層メタル配線の配線Ｄ７は、デ
ータバス２０の配線Ｄ７に接続され、１層メタル配線の
配線Ｄ６は、データバス２０の配線Ｄ６に接続され、以
下、上記と同様に配線Ｄ０まで接続されている。また、
２層メタル配線の配線Ｄ７は、マイクロプロセッサ４０
のデータバス端子４０ｔの配線Ｄ７に接続され、２層メ
タル配線の配線Ｄ６は、マイクロプロセッサ４０のデー
タバス端子４０ｔの配線Ｄ６に接続され、以下、上記と
同様に配線Ｄ０まで接続されている。

【００３５】そして、１層メタル配線と２層メタル配線
とが絶縁性の基板を挟んで重なる場所のうちで、所定の
場所にスルーホールを設け、このスルーホールによって
１層メタル配線と２層メタル配線とが接続され、これに
よって、ビット順入れ換えを行う。

【００３６】つまり、ビット順入れ換えブロック３０に
おいて、２層メタル配線の配線Ｄ７と１層メタル配線の
配線Ｄ５とが接続され、２層メタル配線の配線Ｄ６と１
層メタル配線の配線Ｄ２とが接続され、２層メタル配線
の配線Ｄ５と１層メタル配線の配線Ｄ１とが接続され、
２層メタル配線の配線Ｄ４と１層メタル配線の配線Ｄ６
とが接続され、２層メタル配線の配線Ｄ３と１層メタル
配線の配線Ｄ０とが接続され、２層メタル配線の配線Ｄ
２と１層メタル配線の配線Ｄ４とが接続され、２層メタ
ル配線の配線Ｄ１と１層メタル配線の配線Ｄ３とが接続
され、２層メタル配線の配線Ｄ０と１層メタル配線の配
線Ｄ７とが接続されている。

【００３７】このように接続することによって、図４に
示すビット順入れ換えブロック３０と同様なビット順の
入れ換えが行われる。

【００３８】すなわち、ビット順入れ換えブロック３０
は、マイクロプロセッサ４０に接続されている第１のメ
タル配線と、メモリ１０に接続されている第２のメタル
配線と、上記第１のメタル配線の所定部分と上記第２の
メタル配線の所定部分とを接続するスルーホールとを有
するブロックである。

【００３９】なお、上記実施例は、１層メタル配線、２
層メタル配線、１層メタル配線と２層メタル配線との間
のスルーホールを用いた例であるが、これ以外の配線層
を用いて、ビット毎に異なった配線を行うブロックを採
用するようにしてもよい。

【００４０】図６は、ビット順入れ換えブロック３０の
代わりに使用することができるビット順入れ換えブロッ
ク３０ａの構成を示す図である。

【００４１】ビット順入れ換えブロック３０ａは、Ｎチ
ャネルＭＯＳトランジスタによって、データバス２０の
配線の１つと、マイクロプロセッサ４０のデータバス端
子４０ｔの配線の１つとを接続するブロックである。

【００４２】つまり、図６に示す例では、マイクロプロ
セッサ４０側の配線Ｄ７とデータバス２０側の配線Ｄ７
〜Ｄ０のそれぞれとに、ＮチャネルＭＯＳトランジスタ
のソースとドレインとが接続されている。マイクロプロ
セッサ４０側の配線Ｄ６とデータバス２０側の配線Ｄ７
〜Ｄ０のそれぞれとに、上記と同様に、ＮチャネルＭＯ
Ｓトランジスタが接続されている。配線Ｄ５〜Ｄ０のそ
れぞれについても、上記と同様に、ＮチャネルＭＯＳト
ランジスタが接続されている。

【００４３】そして、上記ＮチャネルＭＯＳトランジス
タのうちの所定のＮチャネルＭＯＳトランジスタのゲー
ト電極に０または１（制御信号）を印加する（すなわ
ち、ＧＮＤまたはＶＤＤに接続する）。これによって、
マイクロプロセッサ４０のデータバス端子４０ｔとデー
タバス２０との接続を行い、所定のビット順入れ換えを
行う。

【００４４】この場合、Ｄ０−Ｄ７に１を印加し（マイ
クロプロセッサ４０側の配線Ｄ０とデータバス２０側の
配線Ｄ７とを接続するＮチャネルＭＯＳトランジスタの
ゲート電極に１を印加し）、またＤ４−Ｄ６、Ｄ７−Ｄ
５、Ｄ２−Ｄ４、Ｄ１−Ｄ３、Ｄ６−Ｄ２、Ｄ５−Ｄ
１、Ｄ３−Ｄ０にも１を印加し（ＶＤＤに接続し）、そ
の他に、０を印加する（ＧＮＤに接続する）。これによ
って、図４に示すビット順入れ換えブロック３０と同じ
ビット順の入れ換えを行うことができる。

【００４５】つまり、ビット順入れ換えブロック３０ａ
は、マイクロプロセッサに接続されている第１のメタル
配線と、上記メモリに接続されている第２のメタル配線
と、上記第１のメタル配線と上記第２のメタル配線との
相互間に接続されているＭＯＳトランジスタと、上記Ｍ
ＯＳトランジスタのゲートを制御する制御手段とを有
し、上記ＭＯＳトランジスタのゲートに所望の制御信号
を与えることによって、ビット順を入れ換えるビット順
入れ換えブロックの例である。

【００４６】なお、ビット順入れ換えブロック３０ａで
は、ＮチャネルＭＯＳトランジスタを使用しているが、
ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭ
ＯＳトランジスタを使用し、ゲートに印加する信号（制
御信号）の１と０とを反転させるようにしてもよく、こ
れによって、ビット順入れ換えブロック３０ａにおける
動作と同様の動作を実現することができる。

【００４７】さらに、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとの両者を用いて、デー
タバス２０の配線の１つと、マイクロプロセッサ４０の
データバス端子４０ｔの１つの配線とを接続し、Ｐチャ
ネルＭＯＳトランジスタのゲートには、ＮチャネルＭＯ
Ｓトランジスタのゲートに印加する制御信号の反転信号
を印加してもよく、これによっても、ビット順入れ換え
ブロック３０ａにおける動作と同様の動作を実現するこ
とができる。

【００４８】また、ビット順入れ換えブロック３０ａに
使用されている各ＭＯＳトランジスタの制御信号を、メ
モリ１０の所定領域に格納するようにしてもよい。

【００４９】図７は、ビット順入れ換えブロック３０ａ
に使用されている各ＭＯＳトランジスタの制御信号が、
メモリ１０に格納されている例を示す図である。

【００５０】メモリ１０の０番地のビット７には、７−
０の制御信号（マイクロプロセッサ４０側の配線Ｄ７と
データバス２０側の配線Ｄ０との断続を制御する制御信
号）が格納され、ビット６には６−０の制御信号（マイ
クロプロセッサ４０側の配線Ｄ６とデータバス２０側の
配線Ｄ０との断続を制御する制御信号）が格納され、以
下、上記と同様にして、６４ビットの制御信号が、メモ
リ１０の０番地から７番地に格納されている。

【００５１】図８は、図２に示したビット順の入れ換え
をするために、ビット順入れ換えブロック３０ａに供給
する制御信号を示す図である。

【００５２】上記制御信号は、メモリ１０の０番地から
７番地に格納されているデータであり、その０番地から
順に、００００１０００、００１０００００、０１００
００００、００００００１０、０００００１００、１０
００００００、０００１００００、０００００００１が
格納されている。

【００５３】図９は、図７に示すトランジスタの制御信
号を使用して、ビット順入れ換えブロック３０ａを制御
する場合に必要なメモリセルＭＣの具体例と、メモリセ
ルＭＣとトランジスタとの接続関係を示す図である。

【００５４】メモリ１０の各ビット内の所定のノード
と、対応するトランジスタのゲート電極とを接続するこ
とによって、所定のトランジスタをオンさせ、ビット順
の入れ換えを可能にする。なお、ここでは、メモリセル
ＭＣとして１ポートのＳＲＡＭを示してあるが、１ポー
トのＳＲＡＭの代わりに、２ポートＳＲＡＭ、ＥＥＰＲ
ＯＭ、ＲＯＭ等を使用してもよく、このようにしても、
１ポートのＳＲＡＭを使用した場合の効果と同様の効果
を得ることができる。また、特にＳＲＡＭを使用し、そ
のＳＲＡＭに書き込むデータを変更すればビット順の入
れ換えが可能であるので、所定の時点で、上記ＳＲＡＭ
に書き込まれているデータを書き換えることによって、
ビット順の入れ換えの順番を変更することも可能であ
る。

【００５５】図１０は、上記実施例において、メモリ１
０に格納されるビット順変換プログラムの作成法の一例
を示す図である。

【００５６】プログラムＰ１は、従来のマイクロプロセ
ッサ４で動作可能なプログラムであり、プログラムＰ２
は、上記実施例におけるマイクロプロセッサ４０で動作
可能なプログラムであり、プログラムＰは、プログラム
Ｐ１をプログラムＰ２に変換するビット順変換プログラ
ムである。つまり、同一ワード内のビット位置を変換す
るビット順変換プログラムＰによって、元のプログラム
Ｐ１からプログラムＰ２を作成する。このビット順変換
プログラムＰを格納するマスクＲＯＭ６１を作成し、こ
のマスクＲＯＭ６１をマイクロプロセッサ４０と接続す
る。

【００５７】また、ＲＯＭライタを用い、上記変換後の
プログラムＰ２をＥＰＲＯＭ６２やＥＥＰＲＯＭ６３に
書き込み、これを上記実施例のマイクロプロセッサ４０
と接続するようにしてもよい。

【００５８】さらに、上記変換後のプログラムＰ２を読
込可能なローダープログラム、またはマイクロプロセッ
サ４０で動作しているローダープログラムを使用し、上
記変換後のプログラムＰ２をＲＡＭに読み込めば、上記
変換後のプログラムＰ２を実行することができる。さら
に、ローダープログラムまたはモニタプログラムがビッ
ト順変換機能を備えたものであれば、元のプログラムＰ
１を直接変換し、この変換後のプログラムＰ２をＲＡＭ
にロードし、マイクロプロセッサ４０で実行するように
してもよい。

【００５９】図１１は、上記実施例において、ビット順
変換プログラムＰによるビット順変換動作を示すフロー
チャートである。

【００６０】上記ビット順変換プログラムＰは、所定の
記録媒体に記録され、この記録されたビット順変換プロ
グラムを、マイクロプロセッサ４０とは異なるコンピュ
ータで実行するものである。上記所定の記録媒体とし
て、図１０に示すマスクＲＯＭ６１、ＥＰＲＯＭ６２、
ＥＥＰＲＯＭ６３等と、図示しないＦＤ、ＣＤ−ＲＯＭ
等との２種類が考えられる。

【００６１】まず、ビット順変換前のプログラムである
元のプログラムＰ１を１バイトを読み込み（Ｓ１）、読
み込んだ１バイトの中でビット位置の入れ換えを行う。
ここでは、図２に示すビット順入れ換えブロック３０に
おけるビット順変換と同じ順で変換する場合を示してあ
る（Ｓ２）。すなわち、ビット７のデータをビット５に
変更し、ビット６のデータをビット２に変更し、ビット
５のデータをビット１に変更し、ビット４のデータをビ
ット６に変更し、ビット３のデータをビット０に変更
し、ビット２のデータをビット４に変更し、ビット１の
データをビット３に変更し、ビット０のデータをビット
７に変更し、これによって、新しいデータを１バイト作
成する。次に、このデータを書き出し（Ｓ３）、ファイ
ル全体の処理が終わっていなければ（Ｓ４）、さらに１
バイトのデータについて、上記と同様の処理（Ｓ１〜Ｓ
３）を実行する。

【００６２】上記実施例において、ビット順変換プログ
ラムＰの代わりに、ローダーまたはモニタプログラムを
使用するようにしてもよい。

【００６３】つまり、上記マスクＲＯＭ６１、ＥＰＲＯ
Ｍ６２、ＥＥＰＲＯＭ６３等と、図示しないＦＤ、ＣＤ
−ＲＯＭ等は、ビット順変換前のデータまたはプログラ
ムを所定バイト、読み込む読み込み手順と、上記読み込
んだ所定バイトの中でビット位置の入れ換えを行うビッ
ト位置入れ換え手順と、上記ビット位置の入れ換えが行
われたデータまたはプログラムを書き出す書き出し手順
とをコンピュータに実行させるマイクロプロセッサ動作
解析防止プログラムが記録されているコンピュータ読み
取り可能な記録媒体の例である。

【００６４】図１２は、本発明の第２の実施例であるマ
イクロプロセッサシステムＭＳ２を示す図である。

【００６５】マイクロプロセッサシステムＭＳ２は、メ
モリ１０と、データバス２０と、マイクロプロセッサ４
１とを有するものである。マイクロプロセッサ４１は、
マイクロプロセッサコア４１ｃと、ビット順入れ換えブ
ロック３０とを有するものである。

【００６６】第１の実施例であるマイクロプロセッサシ
ステムＭＳ１では、データバス２０とマイクロプロセッ
サ４０のデータバス端子４０ｔとの間に、ビット順入れ
換えブロック３０を接続してあるが、マイクロプロセッ
サシステムＭＳ２では、マイクロプロセッサ４１内にビ
ット順入れ換えブロック３０を配置し、マイクロプロセ
ッサコア４１ｃとデータバス端子４１との間でビット順
が入れ換えられ、データバス端子１０ｔとマイクロプロ
セッサ４１のデータバス端子４１ｔとは、同じビット順
で１：１に接続されている。

【００６７】図１３は、マイクロプロセッサシステムＭ
Ｓ２に使用されているビット順入れ換えブロック３０の
具体例を示す図である。

【００６８】マイクロプロセッサコア４１ｃのデータバ
ス端子４１ｃｔの配線Ｄ７は、ビット順入れ換えブロッ
ク３０を介して、マイクロプロセッサ４１のデータバス
端子４１ｔの配線Ｄ５に接続されている。

【００６９】このデータバス端子４１ｔの配線Ｄ５は、
データバス２０の配線Ｄ５を介して、メモリ１０のデー
タバス端子１０ｔの端子Ｄ５に接続されている。すなわ
ち、マイクロプロセッサコア４１ｃのデータバス端子４
１ｃｔの配線Ｄ７は、メモリ１０の配線Ｄ５に接続され
ている。

【００７０】上記と同様に、マイクロプロセッサコア４
１ｃの配線Ｄ６は、マイクロプロセッサ４１のデータバ
ス端子４１ｔの配線Ｄ２に接続され、これはデータバス
２０の配線Ｄ２を介して、メモリ１０のデータバス端子
１０ｔの配線Ｄ２に接続されている。また、上記と同様
に、マイクロプロセッサコア４１ｃの各端子が、メモリ
１０のデータバス端子１０ｔの所定の端子に接続されて
いる。

【００７１】上記のようにすると、マイクロプロセッサ
コア４１ｃのデータバス端子４１ｃｔと、メモリ１０の
データバス端子１０ｔとの間で、図２に示す接続と同等
の接続を実現することができる。また、マイクロプロセ
ッサシステムＭＳ２におけるビット順入れ換えブロック
３０として、図５に示すビット順入れ換えブロック３
０、図６に示すビット順入れ換えブロック３０ａを使用
することができる。

【００７２】図１４は、従来のマイクロプロセッサの内
部におけるマイクロプロセッサコアと双方向バッファと
を示す図である。

【００７３】マイクロプロセッサ４１では、マイクロプ
ロセッサ４１内部の論理回路とメモリとを有するマイク
ロプロセッサコア４１ｃと、その端子を外部と接続する
入力バッファ、出力バッファ、双方向バッファ等とによ
って構成されている。図１４では、説明に必要な双方向
バッファのみを示してある。上記双方向バッファは、通
常、トライステート出力バッファと入力バッファとで構
成され、入力端子Ｉは、トライステート出力バッファを
介して入出力端子ＩＯに接続され、入出力端子ＩＯは、
入力バッファを介して出力端子Ｏに接続されている。ま
た、制御端子ＩＯＣＯＮＴによって、トライステートバ
ッファは、出力またはハイインピーダンス状態に制御さ
れている。入力端子Ｉは、マイクロプロセッサコア４１
ｃのデータ出力端子に接続され、出力端子Ｏは、マイク
ロプロセッサコア４１ｃのデータ入力端子に接続され、
入出力端子ＩＯは、マイクロプロセッサ４１のデータバ
ス端子４１ｔに接続されている。

【００７４】図１５は、図１４に示すマイクロプロセッ
サ４１において、図１３に示す実施例を実現する具体的
な回路を示す図である。

【００７５】図１５では、双方向バッファとマイクロプ
ロセッサ４１のデータバス端子４１ｔとの間に、ビット
順入れ換えブロック３０を置いたものである。

【００７６】図１６は、図１４に示すマイクロプロセッ
サ４１において、図１３に示す実施例を実現する別の具
体的な回路を示す図である。

【００７７】図１６では、双方向バッファとマイクロプ
ロセッサコア４１ｃとの間に、ビット順入れ換えブロッ
ク３０を置いたものである。

【００７８】図１５、図１６のいずれの方法によって
も、図２で示した場合と同様のビット順入れ換えが可能
になる。

【００７９】図１７は、本発明の第３の実施例であるマ
イクロプロセッサシステムＭＳ３を示す図である。

【００８０】マイクロプロセッサシステムＭＳ３は、４
つのビット順入れ換えブロック３１、３２、３３、３４
を有する。つまり、マイクロプロセッサ４２の内部にビ
ット順入れ換えブロック３１が設けられ、マイクロプロ
セッサ４２のデータバス端子４２ｔとデータバス２０と
の間にビット順入れ換えブロック３２が設けられ、デー
タバス２０とメモリ１１のデータバス端子１１ｔとの間
にビット順入れ換えブロック３３が設けられ、メモリ１
１の内部にビット順入れ換えブロック３４が設けられて
いる。

【００８１】図１８は、マイクロプロセッサシステムＭ
Ｓ３におけるビット順の入れ換えをより具体的に示す図
である。

【００８２】ビット順入れ換えブロック３１〜３４にお
いて、それぞれ個別にビット順を入れ換え、マイクロプ
ロセッサコア４２ｃのデータバス端子４２ｃｔとメモリ
コア１１ｃのデータバス端子１１ｃｔとの間で、最終的
に、図２に示すビット順の入れ換えと同様のビット順の
入れ換えを行っている。

【００８３】ここで、ビット順入れ換えブロック３１〜
３４のそれぞれの構成として、ビット順入れ換えブロッ
ク３０、３０ａの構成を採用してもよく、また、各種ビ
ット順を入れ換える他の構成を採用するようにしてもよ
い。

【００８４】また、マイクロプロセッサシステムＭＳ３
において、４つのビット順入れ換えブロック３１〜３４
のうちで、少なくとも１つのビット順入れ換えブロック
を使用するようにしてもよい。この場合、各ブロック内
の入れ換えを適切にすることによって、任意の入れ換え
が可能になる。ただし、ビット順入れ換えブロック３３
のみで構成した場合、またはビット順入れ換えブロック
３４のみで構成した場合、またはビット順入れ換えブロ
ック３３と３４とで構成した場合、データバス２０上に
おけるデータは、ビット順が正しく並べ替えられたデー
タになるので、メモリ１１内のデータ観測を阻止するこ
とができるが、データバス２０を観測されると、正しい
プログラムを読み出されてしまう。

【００８５】

【発明の効果】本発明によれば、メモリの内容またはデ
ータバス上のデータを読み取られたとしても、第三者が
プログラムを解析することが困難であり、ＩＣカード等
のプロセッサのセキュリティを向上させることができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるマイクロプロセッ
サシステムＭＳ１を示す図である。

【図２】上記実施例中のビット順入れ換えブロック３０
の具体例を示す図である。

【図３】上記実施例におけるメモリ１０に格納すべきデ
ータの例を示す図である。

【図４】上記実施例において、メモリ１０のデータバス
端子１０ｔにおけるプログラムのビット順と、マイクロ
プロセッサ４０のデータバス端子４０ｔにおけるプログ
ラムのビット順とが、どのように変換されているかを具
体的に示す図である。

【図５】上記実施例中のビット順入れ換えブロック３０
の具体例を示す図である。

【図６】ビット順入れ換えブロック３０の代わりに使用
することができるビット順入れ換えブロック３０ａの構
成を示す図である。

【図７】ビット順入れ換えブロック３０ａに使用されて
いる各ＭＯＳトランジスタの制御信号が、メモリ１０に
格納されている例を示す図である。

【図８】ビット順入れ換えブロック３０ａを使用し、図
２に示したビット順の入れ換えをするために、ビット順
入れ換えブロック３０ａに供給する制御信号を示す図で
ある。

【図９】図７に示すトランジスタの制御信号を使用し
て、ビット順入れ換えブロック３０ａを制御する場合に
必要なメモリセルＭＣの具体例と、メモリセルＭＣとト
ランジスタとの接続関係を示す図である。

【図１０】上記実施例において、メモリ１０に格納され
るビット順変換プログラムの作成法の一例を示す図であ
る。

【図１１】上記実施例において、ビット順変換プログラ
ムＰによるビット順変換動作を示すフローチャートであ
る。

【図１２】本発明の第２の実施例であるマイクロプロセ
ッサシステムＭＳ２を示す図である。

【図１３】マイクロプロセッサシステムＭＳ２に使用さ
れているビット順入れ換えブロック３０の具体例を示す
図である。

【図１４】従来のマイクロプロセッサの内部におけるマ
イクロプロセッサコアと双方向バッファとを示す図であ
る。

【図１５】図１４に示すマイクロプロセッサ４１におい
て、図１３に示す実施例を実現する具体的な回路を示す
図である。

【図１６】図１４に示すマイクロプロセッサ４１におい
て、図１３に示す実施例を実現する別の具体的な回路を
示す図である。

【図１７】本発明の第３の実施例であるマイクロプロセ
ッサシステムＭＳ３を示す図である。

【図１８】マイクロプロセッサシステムＭＳ３における
ビット順の入れ換えをより具体的に示す図である。

【図１９】従来のマイクロプロセッサシステムＭＳの構
成の一例を示す図である。

【図２０】上記従来例におけるマイクロプロセッサのデ
ータバス端子とメモリのデータバス端子との接続を示す
図である。

【図２１】上記従来例におけるメモリ１の内容を示す図
である。

【符号の説明】

ＭＳ１〜ＭＳ３…マイクロプロセッサシステム、１０…メモリ、１０ｔ…メモリのデータバス端子、２０…データバス、３０、３１ａ、３１、３２、３３、３４…ビット順入れ
換えブロック、４０、４１、４２…マイクロプロセッサ、４０ｔ、４１ｔ、４２ｔ…マイクロプロセッサのデータ
バス端子、４１ｃ、４２ｃ…マイクロプロセッサコア、Ｐ…ビット順変換プログラム、Ｐ１…ビット順変換前のプログラム、Ｐ２…ビット順変換後のプログラム。

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスとデータバス
とによって構成されているマイクロプロセッサシステム
において、上記マイクロプロセッサが処理する上記データまたは上
記プログラムのビット順と、上記メモリに格納されてい
る上記データまたは上記プログラムのビット順とを異な
らせることを特徴とするマイクロプロセッサ動作解析防
止方法。
【請求項２】請求項１において、上記メモリに格納されている上記データまたは上記プロ
グラムの同一ワード内におけるビット順を入れ換えるこ
とによって、上記マイクロプロセッサが処理する上記デ
ータまたは上記プログラムのビット順と同一になること
を特徴とするマイクロプロセッサ動作解析防止方法。
【請求項３】請求項１において、上記マイクロプロセッサに接続されている第１のメタル
配線と、上記メモリに接続されている第２のメタル配線
と、上記第１のメタル配線と上記第２のメタル配線との
相互間に接続されているＭＯＳトランジスタと、上記Ｍ
ＯＳトランジスタのゲートを制御する制御手段とによっ
てビット順入れ換えブロックが構成され、上記ＭＯＳト
ランジスタのゲートに所望の制御信号を与えることによ
って、ビット順を入れ換えることを特徴とするマイクロ
プロセッサ動作解析防止方法。
【請求項４】請求項１において、上記メモリのデータバス端子と上記マイクロプロセッサ
のデータバス端子との接続順に基づいて、上記マイクロ
プロセッサのプログラムの各ワード内のビット順を変更
することを特徴とするマイクロプロセッサ動作解析防止
方法。
【請求項５】ビット順変換前のデータまたはプログラ
ムを所定バイト、読み込む読み込み手順と；上記読み込
んだ所定バイトの中でビット位置の入れ換えを行うビッ
ト位置入れ換え手順と；上記ビット位置の入れ換えが行
われたデータまたはプログラムを書き出す書き出し手順
と；をコンピュータに実行させるマイクロプロセッサ動
作解析防止プログラムが記録されているコンピュータ読
み取り可能な記録媒体。
【請求項６】マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスとデータバス
とによって構成されているマイクロプロセッサシステム
において、上記マイクロプロセッサが処理するプログラム、データ
のうちの少なくとも一方のビット順と、上記メモリに格
納されているプログラム、データのうちの少なくとも一
方のビット順とを異ならせるビット順入れ換えブロック
を有することを特徴とするマイクロプロセッサシステ
ム。
【請求項７】請求項６において、上記ビット順入れ換えブロックは、上記マイクロプロセ
ッサのデータバス端子と上記データバスとの間の領域、
または、マイクロプロセッサコアとマイクロプロセッサ
のデータバス端子との間の領域に設けられていることを
特徴とするマイクロプロセッサシステム。
【請求項８】請求項６において、上記メモリは、上記ビット順入れ換えブロックによっ
て、ワード内のビットが入れ換えられたプログラム、デ
ータのうちの少なくとも一方を格納するメモリであるこ
とを特徴とするマイクロプロセッサシステム。
【請求項９】請求項６において、上記ビット順入れ換えブロックは、上記マイクロプロセッサに接続されている第１のメタル
配線と；上記メモリに接続されている第２のメタル配線
と；上記第１のメタル配線の所定部分と上記第２のメタ
ル配線の所定部分とを接続するスルーホールと；を有す
るブロックであることを特徴とするマイクロプロセッサ
システム。
【請求項１０】請求項６において、上記ビット順入れ換えブロックは、上記マイクロプロセッサに接続されている第１のメタル
配線と；上記メモリに接続されている第２のメタル配線
と；上記第１のメタル配線と上記第２のメタル配線との
相互間に接続されているＭＯＳトランジスタと；上記Ｍ
ＯＳトランジスタのゲートを制御する制御手段と；を有
し、上記ＭＯＳトランジスタのゲートに所望の制御信号
を与えることによって、ビット順を入れ換えるブロック
であることを特徴とするマイクロプロセッサシステム。
【請求項１１】請求項１０において、上記制御信号は、上記メモリの所定のワード内の所定の
ビットに格納されていることを特徴とするマイクロプロ
セッサシステム。
【請求項１２】請求項６において、上記メモリに格納されているプログラムまたはデータ
は、同一ワード内のビット順を入れ換えることができる
プログラムによって生成されたものか、または上記ビッ
ト順を入れ換えることができる機能を持つプログラムに
よって、上記メモリ上にロードされているものであるこ
とを特徴とするマイクロプロセッサシステム。