JP2000056964A - マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体 - Google Patents
マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体Info
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- JP2000056964A JP2000056964A JP10236424A JP23642498A JP2000056964A JP 2000056964 A JP2000056964 A JP 2000056964A JP 10236424 A JP10236424 A JP 10236424A JP 23642498 A JP23642498 A JP 23642498A JP 2000056964 A JP2000056964 A JP 2000056964A
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Abstract
(57)【要約】
【課題】 プログラムを読み取られても、マイクロプロ
セッサの動作を解析されないように、メモリ上およびバ
ス上のプログラムの解析が困難であるマイクロプロセッ
サシステム、マイクロプロセッサ動作解析防止方法およ
びマイクロプロセッサ動作解析防止プログラムを記録し
た記録媒体を提供するものである。 【解決手段】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム等を保存するメモリ
と、上記マイクロプロセッサと上記メモリとを接続する
アドレスバスとデータバスとによって構成されているマ
イクロプロセッサシステムにおいて、上記マイクロプロ
セッサが処理するプログラム等と、上記メモリに格納さ
れている上記プログラム等とが、各ワードにおける少な
くとも１つのビット同士の間で、その値が互いに反転さ
れているものである。
セッサの動作を解析されないように、メモリ上およびバ
ス上のプログラムの解析が困難であるマイクロプロセッ
サシステム、マイクロプロセッサ動作解析防止方法およ
びマイクロプロセッサ動作解析防止プログラムを記録し
た記録媒体を提供するものである。 【解決手段】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム等を保存するメモリ
と、上記マイクロプロセッサと上記メモリとを接続する
アドレスバスとデータバスとによって構成されているマ
イクロプロセッサシステムにおいて、上記マイクロプロ
セッサが処理するプログラム等と、上記メモリに格納さ
れている上記プログラム等とが、各ワードにおける少な
くとも１つのビット同士の間で、その値が互いに反転さ
れているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカード等に用
いるマイクロプロセッサに関するものである。
いるマイクロプロセッサに関するものである。
【０００２】
【従来の技術】図１２は、従来のマイクロプロセッサシ
ステムＭＳの構成の一例を示す図である。
ステムＭＳの構成の一例を示す図である。
【０００３】ここでは、８ビットのマイクロプロセッサ
であるＺ８０を例にとって説明するが、さらに多ビット
のマイクロプロセッサを使用した場合も、上記の場合と
同様に考えることができる。
であるＺ８０を例にとって説明するが、さらに多ビット
のマイクロプロセッサを使用した場合も、上記の場合と
同様に考えることができる。
【０００４】従来のマイクロプロセッサシステムＭＳ
は、マイクロプロセッサ４とメモリ１とによって構成さ
れ、マイクロプロセッサ４のアドレスバス端子とメモリ
１のアドレスバス端子とがアドレスバスによって接続さ
れ、マイクロプロセッサ４のデータバス端子４ｔとメモ
リ１のデータバス端子１ｔとがデータバス２によって接
続されている。
は、マイクロプロセッサ４とメモリ１とによって構成さ
れ、マイクロプロセッサ４のアドレスバス端子とメモリ
１のアドレスバス端子とがアドレスバスによって接続さ
れ、マイクロプロセッサ４のデータバス端子４ｔとメモ
リ１のデータバス端子１ｔとがデータバス２によって接
続されている。
【０００５】図１３は、上記従来例におけるマイクロプ
ロセッサのデータバス端子４ｔと、メモリ１のデータバ
ス端子１ｔとの接続状態を示す図である。
ロセッサのデータバス端子４ｔと、メモリ１のデータバ
ス端子１ｔとの接続状態を示す図である。
【０００６】上記従来例において、マイクロプロセッサ
４側のデータバス２のＭＳＢの配線Ｄ７とメモリ１側の
データバスのＭＳＢの配線Ｄ７とが接続されている。配
線Ｄ６、Ｄ５、…Ｄ０のそれぞれも、上記と同様に、同
じビット順同士が接続されている。
４側のデータバス２のＭＳＢの配線Ｄ７とメモリ１側の
データバスのＭＳＢの配線Ｄ７とが接続されている。配
線Ｄ６、Ｄ５、…Ｄ０のそれぞれも、上記と同様に、同
じビット順同士が接続されている。
【０００７】図１４は、従来例におけるメモリ１の内容
を示す図である。
を示す図である。
【０００８】マイクロプロセッサ４が実行するプログラ
ムは、図１４に示すように、メモリ１中に保存され、こ
こでは、８ビットマイクロプロセッサ４であるＺ８０を
例にとって説明するが、他のマイクロプロセッサでも、
上記と同様である。
ムは、図１４に示すように、メモリ１中に保存され、こ
こでは、８ビットマイクロプロセッサ４であるＺ８０を
例にとって説明するが、他のマイクロプロセッサでも、
上記と同様である。
【０００９】ここに示した例では、０番地に１６進数で
３１（００１１０００１）（以下、１６進数で示す）、
１番地にＦＦ、２番地に７Ｆ、３番地に０６等が格納さ
れている。また、４番地以降にも、上記と同様に、プロ
グラムが格納されている。これらは、Ｚ８０の機械語で
は、ＬＤＳＰ，７ＦＦＦ、ＬＤＢ，１１等を示してい
る。
３１（００１１０００１）（以下、１６進数で示す）、
１番地にＦＦ、２番地に７Ｆ、３番地に０６等が格納さ
れている。また、４番地以降にも、上記と同様に、プロ
グラムが格納されている。これらは、Ｚ８０の機械語で
は、ＬＤＳＰ，７ＦＦＦ、ＬＤＢ，１１等を示してい
る。
【００１０】マイクロプロセッサ４がリセット信号によ
ってリセットされ、次にリセットが解除されると、マイ
クロプロセッサ４は、０をアドレスバスに出力する。こ
の値をアドレスとしてメモリ１は、その０番地の内容３
１をデータバス２に出力すると、マイクロプロセッサ４
は、そのデータを内部に取り込んでデコードし、さらに
オペランドを取得するために、２、３を順次アドレスバ
スに出力し、それぞれの番地の内容ＦＦ、７Ｆをメモリ
から読み出す。
ってリセットされ、次にリセットが解除されると、マイ
クロプロセッサ４は、０をアドレスバスに出力する。こ
の値をアドレスとしてメモリ１は、その０番地の内容３
１をデータバス２に出力すると、マイクロプロセッサ４
は、そのデータを内部に取り込んでデコードし、さらに
オペランドを取得するために、２、３を順次アドレスバ
スに出力し、それぞれの番地の内容ＦＦ、７Ｆをメモリ
から読み出す。
【００１１】マイクロプロセッサ４は、これらの読み出
されたデータをＬＤ ＳＰ，７ＦＦＦという命令である
と解釈し、自分自身のＳＰに７ＦＦＦを設定する。その
後、次の命令を取得するために、４をアドレスバスに出
力し、メモリ１の４番地の内容０６を読み出す。以上の
ようにして、マイクロプロセッサ４は順次アドレスを出
力し、メモリ１の該当する番地の内容を読み出して命令
を実行していく。
されたデータをＬＤ ＳＰ，７ＦＦＦという命令である
と解釈し、自分自身のＳＰに７ＦＦＦを設定する。その
後、次の命令を取得するために、４をアドレスバスに出
力し、メモリ１の４番地の内容０６を読み出す。以上の
ようにして、マイクロプロセッサ４は順次アドレスを出
力し、メモリ１の該当する番地の内容を読み出して命令
を実行していく。
【００１２】上記のように、従来のマイクロプロセッサ
４では、データバス２を介して、メモリ１の内容を順次
読み出し、その値をマイクロプロセッサ４の内部で解釈
し、そのデータに対応する命令を順次実行する。プログ
ラム自体は、実行する順番で、メモリ１上に格納されて
いる。また、各番地には、プログラムの各ステップの命
令コードが格納され、メモリ１のＭＳＢ側（ここではビ
ット７とする）に命令コードのＭＳＢ（ビット７）が格
納され、メモリ１のビット６には命令コードのビット６
が格納され、同様に、ＬＳＢまで順番に格納されてい
る。
４では、データバス２を介して、メモリ１の内容を順次
読み出し、その値をマイクロプロセッサ４の内部で解釈
し、そのデータに対応する命令を順次実行する。プログ
ラム自体は、実行する順番で、メモリ１上に格納されて
いる。また、各番地には、プログラムの各ステップの命
令コードが格納され、メモリ１のＭＳＢ側（ここではビ
ット７とする）に命令コードのＭＳＢ（ビット７）が格
納され、メモリ１のビット６には命令コードのビット６
が格納され、同様に、ＬＳＢまで順番に格納されてい
る。
【００１３】ところで、近年ＩＣカードの応用分野が拡
大しつつあるが、これにつれてＩＣカードのセキュリテ
ィの問題が重視されている。ＩＣカード内に納められて
いる機密情報を解読しようとする場合、マイクロプロセ
ッサ４の論理回路、プログラムを容易に解読することが
できると、この情報に基づいて、マイクロプロセッサ４
の内部を解析し、機密情報が解読される可能性がある。
大しつつあるが、これにつれてＩＣカードのセキュリテ
ィの問題が重視されている。ＩＣカード内に納められて
いる機密情報を解読しようとする場合、マイクロプロセ
ッサ４の論理回路、プログラムを容易に解読することが
できると、この情報に基づいて、マイクロプロセッサ４
の内部を解析し、機密情報が解読される可能性がある。
【００１４】
【発明が解決しようとする課題】従来のマイクロプロセ
ッサ４のように、プログラムがメモリ１上に順番に、か
つ各ワード内でもビット順に格納されている場合、該当
するメモリセルのデータを順番に読み取ることによって
プログラムが容易に解読される可能性がある。
ッサ４のように、プログラムがメモリ１上に順番に、か
つ各ワード内でもビット順に格納されている場合、該当
するメモリセルのデータを順番に読み取ることによって
プログラムが容易に解読される可能性がある。
【００１５】また、上記のように、プログラムはメモリ
１からデータバス２を介してマイクロプロセッサ４に送
られ、この場合、メモリ１のデータを解析しなくても、
データバス２を観測することによって、プログラムを順
次読み取ることができ、これをもとに動作を容易に解析
される可能性がある。
１からデータバス２を介してマイクロプロセッサ４に送
られ、この場合、メモリ１のデータを解析しなくても、
データバス２を観測することによって、プログラムを順
次読み取ることができ、これをもとに動作を容易に解析
される可能性がある。
【００１６】本発明は、プログラムを読み取られても、
マイクロプロセッサの動作を解析されないように、メモ
リ上およびバス上のプログラムの解析が困難であるマイ
クロプロセッサシステム、マイクロプロセッサ動作解析
防止方法およびマイクロプロセッサ動作解析防止プログ
ラムを記録した記録媒体を提供するものである。
マイクロプロセッサの動作を解析されないように、メモ
リ上およびバス上のプログラムの解析が困難であるマイ
クロプロセッサシステム、マイクロプロセッサ動作解析
防止方法およびマイクロプロセッサ動作解析防止プログ
ラムを記録した記録媒体を提供するものである。
【００１７】
【課題を解決するための手段】本発明は、マイクロプロ
セッサと、上記マイクロプロセッサで実行可能なプログ
ラム等を保存するメモリと、上記マイクロプロセッサと
上記メモリとを接続するアドレスバスとデータバスとに
よって構成されているマイクロプロセッサシステムにお
いて、上記マイクロプロセッサが処理するプログラム等
と、上記メモリに格納されている上記プログラム等と
が、各ワードにおける少なくとも１つのビット同士の間
で、その値が互いに反転されているものである。
セッサと、上記マイクロプロセッサで実行可能なプログ
ラム等を保存するメモリと、上記マイクロプロセッサと
上記メモリとを接続するアドレスバスとデータバスとに
よって構成されているマイクロプロセッサシステムにお
いて、上記マイクロプロセッサが処理するプログラム等
と、上記メモリに格納されている上記プログラム等と
が、各ワードにおける少なくとも１つのビット同士の間
で、その値が互いに反転されているものである。
【００１８】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるマイクロプロセッサシステムＭＳ１を
示す図である。
１の実施例であるマイクロプロセッサシステムＭＳ１を
示す図である。
【００１９】マイクロプロセッサシステムＭＳ１は、基
本的には、従来のマイクロプロセッサシステムＭＳと同
じであるが、マイクロプロセッサ４０のマイクロプロセ
ッサコア４０ｃと、マイクロプロセッサ４０のデータバ
ス端子４０ｔとの間に、ビット反転ブロック３０を有す
る点が、従来のマイクロプロセッサシステムＭＳと異な
る点である。
本的には、従来のマイクロプロセッサシステムＭＳと同
じであるが、マイクロプロセッサ４０のマイクロプロセ
ッサコア４０ｃと、マイクロプロセッサ４０のデータバ
ス端子４０ｔとの間に、ビット反転ブロック３０を有す
る点が、従来のマイクロプロセッサシステムＭＳと異な
る点である。
【００２０】メモリ１０は、従来例におけるメモリ１と
同じであり、データバス２０の各ビットの端子がメモリ
１０のデータバス端子１０ｔの同じビットの端子に接続
されている。また、マイクロプロセッサ４０とメモリ１
０とのアドレスバスの端子は、互いに同じビット順で接
続されている。
同じであり、データバス２０の各ビットの端子がメモリ
１０のデータバス端子１０ｔの同じビットの端子に接続
されている。また、マイクロプロセッサ４０とメモリ１
０とのアドレスバスの端子は、互いに同じビット順で接
続されている。
【００２１】図２は、上記実施例におけるビット反転ブ
ロック３０のビット反転状態を具体的に示す図であり、
データバス２０の接続を各ビットに分けて示す図であ
る。
ロック３０のビット反転状態を具体的に示す図であり、
データバス２０の接続を各ビットに分けて示す図であ
る。
【００２２】図２に示す例では、ビット反転ブロック３
０の中で、データバス２０のデータを反転するものであ
り、ビット７、ビット４、ビット３、ビット２のデータ
が反転されている。
０の中で、データバス２０のデータを反転するものであ
り、ビット７、ビット４、ビット３、ビット２のデータ
が反転されている。
【００２３】なお、図２では、一種類の接続法を例とし
て示しているが、マイクロプロセッサ４０のデータバス
２０の各ビットとメモリ１０のデータバス２０の各ビッ
トとを１：１で接続し、所定のビットについて信号を反
転するものであれば、図２に示す接続法以外の接続法を
採用するようにしてもよい。
て示しているが、マイクロプロセッサ４０のデータバス
２０の各ビットとメモリ１０のデータバス２０の各ビッ
トとを１：１で接続し、所定のビットについて信号を反
転するものであれば、図２に示す接続法以外の接続法を
採用するようにしてもよい。
【００２４】図３は、上記実施例において、メモリ１０
に格納すべきデータの一例を示す図である。
に格納すべきデータの一例を示す図である。
【００２５】この場合、マイクロプロセッサ４０とメモ
リ１０との間で、データバス２０のビット７、４、３、
２のデータの値が反転するので、従来例における命令コ
ードと同じ命令コードをメモリ１０に格納したとして
も、マイクロプロセッサ４０は正常に動作しない。
リ１０との間で、データバス２０のビット７、４、３、
２のデータの値が反転するので、従来例における命令コ
ードと同じ命令コードをメモリ１０に格納したとして
も、マイクロプロセッサ４０は正常に動作しない。
【００２６】たとえば、従来例と同じに、０番地に３１
（００１１０００１）を格納したとしても、ビット順入
れ替えブロックでデータは入れ替えられ、マイクロプロ
セッサ４０のデータバス端子４０ｔでは、ＡＤ（１０１
１０１）になり、マイクロプロセッサ４０はこれをＸＯ
ＲＬという命令と解釈してしまう。したがって、上記の
場合、正常に動作させるには、命令コードの所定のビッ
ト位置の値を反転させてからメモリ１０に格納しておく
必要がある。
（００１１０００１）を格納したとしても、ビット順入
れ替えブロックでデータは入れ替えられ、マイクロプロ
セッサ４０のデータバス端子４０ｔでは、ＡＤ（１０１
１０１）になり、マイクロプロセッサ４０はこれをＸＯ
ＲＬという命令と解釈してしまう。したがって、上記の
場合、正常に動作させるには、命令コードの所定のビッ
ト位置の値を反転させてからメモリ１０に格納しておく
必要がある。
【００２７】図１４に示した従来例と同様の動作をさせ
る場合には、０番地に格納するデータはＡＤ、１番地に
格納するデータは６３、２番地に格納するデータはＥ
３、以下、各番地に９Ａ、８Ｄ、９２、ＢＥ、９Ｆ、５
９、４９のデータを格納しておく必要がある。
る場合には、０番地に格納するデータはＡＤ、１番地に
格納するデータは６３、２番地に格納するデータはＥ
３、以下、各番地に９Ａ、８Ｄ、９２、ＢＥ、９Ｆ、５
９、４９のデータを格納しておく必要がある。
【００２８】図４は、上記実施例におけるビット反転ブ
ロック３０の構成法の一例を具体的に示す図である。
ロック３０の構成法の一例を具体的に示す図である。
【００２９】通常であれば、双方向バッファ５０〜５７
の出力端子（Ｏ）と入力端子（Ｉ）とを介して、マイク
ロプロセッサ４０のデータバス端子４０ｔが、マイクロ
プロセッサコア４０ｃの各ビット毎の入力端子と出力端
子とに接続され、双方向バッファ５０〜５７の入出力端
子（ＩＯ）を、マイクロプロセッサ４０のデータバス端
子４０ｔとして、外部データバス２０に接続する。
の出力端子（Ｏ）と入力端子（Ｉ）とを介して、マイク
ロプロセッサ４０のデータバス端子４０ｔが、マイクロ
プロセッサコア４０ｃの各ビット毎の入力端子と出力端
子とに接続され、双方向バッファ５０〜５７の入出力端
子（ＩＯ）を、マイクロプロセッサ４０のデータバス端
子４０ｔとして、外部データバス２０に接続する。
【００３０】ところで、上記実施例では、ビットを反転
させるビット位置のマイクロプロセッサコア４０ｃと双
方向バッファ５０〜５７の端子との間に、ビット反転ブ
ロック３０として、入出力双方にインバータを挿入し、
これによって、ビット反転を行っている。
させるビット位置のマイクロプロセッサコア４０ｃと双
方向バッファ５０〜５７の端子との間に、ビット反転ブ
ロック３０として、入出力双方にインバータを挿入し、
これによって、ビット反転を行っている。
【００３１】図５は、上記実施例において、ビット反転
ブロック３０の代わりに設けられているビット反転ブロ
ック３１の構成法を示す図である。
ブロック３０の代わりに設けられているビット反転ブロ
ック３１の構成法を示す図である。
【００３２】図５に示す例では、ビットを反転させるビ
ット位置に設けられている入出力バッファ５２、５３、
５４、５７と、反転機能付の入出力バッファ５２ａ、５
３ａ、５４ａ、５７ａとを入れ換えることによって、ビ
ット反転を行う。
ット位置に設けられている入出力バッファ５２、５３、
５４、５７と、反転機能付の入出力バッファ５２ａ、５
３ａ、５４ａ、５７ａとを入れ換えることによって、ビ
ット反転を行う。
【００３３】図６は、上記実施例において、ビット反転
ブロック３０の代わりに設けられているビット反転ブロ
ック３２の構成法を示す図である。
ブロック３０の代わりに設けられているビット反転ブロ
ック３２の構成法を示す図である。
【００３４】ビット反転ブロック３２は、インバータの
代りに、ＸＯＲゲートの一方の入力と出力を接続したゲ
ートを使用し、反転させるビット（双方向バッファ５
２、５３、５４、５７に対応するビット）において、Ｘ
ＯＲゲートの他方の入力をハイレベルとし、反転させな
いビットにおいて、ＸＯＲゲートの他方の入力をロウレ
ベルとしたブロックである。
代りに、ＸＯＲゲートの一方の入力と出力を接続したゲ
ートを使用し、反転させるビット（双方向バッファ５
２、５３、５４、５７に対応するビット）において、Ｘ
ＯＲゲートの他方の入力をハイレベルとし、反転させな
いビットにおいて、ＸＯＲゲートの他方の入力をロウレ
ベルとしたブロックである。
【００３５】また、ＸＯＲゲートの代わりに、ＸＮＯＲ
ゲートを使用するようにしてもよく、この場合には、反
転させるビットにおいて、ＸＮＯＲゲートの上記他方の
入力をロウレベルとし、反転させないビットにおいて、
ＸＮＯＲゲートの上記他方の入力をハイレベルにするこ
とによって、ＸＯＲゲートを使用した場合と同様な機能
を実現することができる。
ゲートを使用するようにしてもよく、この場合には、反
転させるビットにおいて、ＸＮＯＲゲートの上記他方の
入力をロウレベルとし、反転させないビットにおいて、
ＸＮＯＲゲートの上記他方の入力をハイレベルにするこ
とによって、ＸＯＲゲートを使用した場合と同様な機能
を実現することができる。
【００３６】図７は、図６に示すビット反転ブロック３
２で直接ハイレベルまたはロウレベルレベルとしていた
ＸＯＲの他方の入力を、制御用フリップフロップ回路５
８で保持する例を示す図である。
２で直接ハイレベルまたはロウレベルレベルとしていた
ＸＯＲの他方の入力を、制御用フリップフロップ回路５
８で保持する例を示す図である。
【００３７】この場合、制御用フリップフロップ回路５
８に保持されている値を変更することによって、当該ビ
ットの反転／非反転を切り換えることができる。
８に保持されている値を変更することによって、当該ビ
ットの反転／非反転を切り換えることができる。
【００３８】また、図７で示した例では、制御用フリッ
プフロップ回路５８を用いているが、制御用フリップフ
ロップ回路５８の代わりに、ＤＲＡＭ、ＳＲＡＭ、ＥＰ
ＲＯＭ、ＥＥＰＯＲＭ、ＲＯＭ、ＦｅＲＡＭ等のメモリ
の所定のビットからの信号線を直接入力するようにして
もよい。
プフロップ回路５８を用いているが、制御用フリップフ
ロップ回路５８の代わりに、ＤＲＡＭ、ＳＲＡＭ、ＥＰ
ＲＯＭ、ＥＥＰＯＲＭ、ＲＯＭ、ＦｅＲＡＭ等のメモリ
の所定のビットからの信号線を直接入力するようにして
もよい。
【００３９】図８は、本発明の第２の実施例であるマイ
クロプロセッサシステムＭＳ２を示すブロック図であ
る。
クロプロセッサシステムＭＳ２を示すブロック図であ
る。
【００４０】マイクロプロセッサシステムＭＳ２は、マ
イクロプロセッサコア４３ｃとデータバス２０との間
に、ビット反転ブロック３３を設け、メモリコア１１ｃ
とデータバス２０との間に、ビット反転ブロック３４を
設けたものである。もちろん、メモリコア１１ｃとデー
タバス２０との間にのみ、ビット反転ブロックを配置す
ることも可能であるが、この場合、データバス２０上に
は、反転してメモリ１１上に保存されていたビットが、
正しく反転され（従来例と同じ状態になり）、バス２０
上に出力されるので、メモリ１１内部の解読に対しては
上記と同様の効果を奏するが、データバス２０上のデー
タの解読を防ぐことはできない。
イクロプロセッサコア４３ｃとデータバス２０との間
に、ビット反転ブロック３３を設け、メモリコア１１ｃ
とデータバス２０との間に、ビット反転ブロック３４を
設けたものである。もちろん、メモリコア１１ｃとデー
タバス２０との間にのみ、ビット反転ブロックを配置す
ることも可能であるが、この場合、データバス２０上に
は、反転してメモリ１１上に保存されていたビットが、
正しく反転され（従来例と同じ状態になり）、バス２０
上に出力されるので、メモリ１１内部の解読に対しては
上記と同様の効果を奏するが、データバス２０上のデー
タの解読を防ぐことはできない。
【００４１】図９は、マイクロプロセッサシステムＭＳ
２において、ビット毎に、ビットの反転状況を説明する
図である。
２において、ビット毎に、ビットの反転状況を説明する
図である。
【００４２】図９に示す例は、図３で示したデータと同
じデータをメモリ１１に保存している場合の例を示すも
のである。ここで、マイクロプロセッサ４３の内部に配
置されるビット反転ブロック３３では、ビット７、６、
３、１のデータが反転され、メモリ１１の内部に配置さ
れているビット反転ブロック３４では、ビット６、４、
２、１が反転されている。
じデータをメモリ１１に保存している場合の例を示すも
のである。ここで、マイクロプロセッサ４３の内部に配
置されるビット反転ブロック３３では、ビット７、６、
３、１のデータが反転され、メモリ１１の内部に配置さ
れているビット反転ブロック３４では、ビット６、４、
２、１が反転されている。
【００４３】この２つのビット反転ブロック３３、３４
によって、結果的に、マイクロプロセッサコア４３ｃと
メモリコア１１ｃとの間では、ビット７、４、３、２が
反転されるので、図２に示す場合と同じビットを反転す
ることになり、メモリ１１に格納されるデータは、図３
に示すデータと同じデータである。
によって、結果的に、マイクロプロセッサコア４３ｃと
メモリコア１１ｃとの間では、ビット７、４、３、２が
反転されるので、図２に示す場合と同じビットを反転す
ることになり、メモリ１１に格納されるデータは、図３
に示すデータと同じデータである。
【００４４】もちろん、このビット以外にも、ビット反
転ブロック３３ではビット５、３、１を反転し、ビット
反転ブロック３４ではビット７、５、４、２、１を反転
すれば、結果的にはビット７、４、３、２が反転するの
で、図９に示す場合と同様のビット反転を実現すること
ができる。
転ブロック３３ではビット５、３、１を反転し、ビット
反転ブロック３４ではビット７、５、４、２、１を反転
すれば、結果的にはビット７、４、３、２が反転するの
で、図９に示す場合と同様のビット反転を実現すること
ができる。
【００４５】上記のように、メモリ１１のワード内で、
反転するビット位置が決まっていたとしても、各反転ブ
ロック３３、３４内でビット反転するビット位置は必ず
しも一種類ではない。また、各ブロックの適切な位置の
ビットを反転することによって、メモリ１１のワード内
で任意のビット位置を反転させることができる。
反転するビット位置が決まっていたとしても、各反転ブ
ロック３３、３４内でビット反転するビット位置は必ず
しも一種類ではない。また、各ブロックの適切な位置の
ビットを反転することによって、メモリ１１のワード内
で任意のビット位置を反転させることができる。
【００４６】図１０は、上記実施例において、メモリ１
０、１１に格納されるビット反転プログラムＰの作成法
の一例を示す図である。
０、１１に格納されるビット反転プログラムＰの作成法
の一例を示す図である。
【００４７】プログラムＰ１は、従来のマイクロプロセ
ッサ４で動作可能なプログラムであり、プログラムＰ２
は、上記実施例におけるマイクロプロセッサ４０〜４３
で動作可能なプログラムであり、プログラムＰは、プロ
グラムＰ１をプログラムＰ２に変換するビット反転プロ
グラムである。つまり、マイクロプロセッサ４０〜４３
が処理するデータまたはプログラムと、メモリ１０、１
１に格納されているデータまたはプログラムとが、各ワ
ードにおける少なくとも１つのビット同士の間で、その
値を互いに反転させるビット反転プログラムＰによっ
て、元のプログラムＰ１からプログラムＰ２を作成す
る。このビット反転プログラムＰを格納するマスクＲＯ
Ｍ６１を作成し、このマスクＲＯＭ６１をマイクロプロ
セッサ４０〜４３と接続する。
ッサ４で動作可能なプログラムであり、プログラムＰ２
は、上記実施例におけるマイクロプロセッサ４０〜４３
で動作可能なプログラムであり、プログラムＰは、プロ
グラムＰ１をプログラムＰ２に変換するビット反転プロ
グラムである。つまり、マイクロプロセッサ４０〜４３
が処理するデータまたはプログラムと、メモリ１０、１
１に格納されているデータまたはプログラムとが、各ワ
ードにおける少なくとも１つのビット同士の間で、その
値を互いに反転させるビット反転プログラムＰによっ
て、元のプログラムＰ１からプログラムＰ２を作成す
る。このビット反転プログラムＰを格納するマスクＲＯ
Ｍ６１を作成し、このマスクＲＯＭ６１をマイクロプロ
セッサ４０〜４３と接続する。
【００４８】また、ＲＯＭライタを用い、上記反転後の
プログラムＰ２をＥＰＲＯＭ６２やＥＥＰＲＯＭ６３に
書き込み、これを上記実施例のマイクロプロセッサ４０
〜４３と接続するようにしてもよい。
プログラムＰ２をＥＰＲＯＭ６２やＥＥＰＲＯＭ６３に
書き込み、これを上記実施例のマイクロプロセッサ４０
〜４３と接続するようにしてもよい。
【００４９】さらに、上記反転後のプログラムＰ２を読
込可能なローダープログラム、またはマイクロプロセッ
サ４０〜４３で動作しているローダープログラムを使用
し、上記反転後のプログラムＰ２をＲＡＭに読み込め
ば、上記反転後のプログラムＰ２を実行することができ
る。さらに、ローダープログラムまたはモニタプログラ
ムがビット反転機能を備えたものであれば、元のプログ
ラムＰ１を直接反転し、この反転後のプログラムＰ２を
ＲＡＭにロードし、マイクロプロセッサ４０〜４３で実
行させるようにしてもよい。
込可能なローダープログラム、またはマイクロプロセッ
サ４０〜４３で動作しているローダープログラムを使用
し、上記反転後のプログラムＰ２をＲＡＭに読み込め
ば、上記反転後のプログラムＰ２を実行することができ
る。さらに、ローダープログラムまたはモニタプログラ
ムがビット反転機能を備えたものであれば、元のプログ
ラムＰ１を直接反転し、この反転後のプログラムＰ２を
ＲＡＭにロードし、マイクロプロセッサ４０〜４３で実
行させるようにしてもよい。
【００５０】図１１は、上記実施例において、ビット反
転プログラムＰによるビット反転動作を示すフローチャ
ートである。
転プログラムＰによるビット反転動作を示すフローチャ
ートである。
【００５１】上記ビット反転プログラムＰは、所定の記
録媒体に記録され、この記録されたビット反転プログラ
ムＰを、マイクロプロセッサ４０〜４３とは異なるコン
ピュータで実行するものである。上記所定の記録媒体と
して、図１０に示すマスクＲＯＭ６１、ＥＰＲＯＭ６
２、ＥＥＰＲＯＭ６３等と、図示しないＦＤ、ＣＤ−Ｒ
ＯＭ等との２種類が考えられる。
録媒体に記録され、この記録されたビット反転プログラ
ムＰを、マイクロプロセッサ４０〜４３とは異なるコン
ピュータで実行するものである。上記所定の記録媒体と
して、図１０に示すマスクＲＯＭ６１、ＥＰＲＯＭ６
２、ＥＥＰＲＯＭ６３等と、図示しないＦＤ、ＣＤ−Ｒ
ＯＭ等との２種類が考えられる。
【００５２】まず、ビット反転前のプログラムである元
のプログラムＰ１を１バイトを読み込み（Ｓ１）、読み
込んだ１バイトの中でビット反転を行う（Ｓ２）。ここ
では、図２に示すビット反転ブロック３０におけるビッ
ト反転と同じ順で反転する場合を示してある。すなわ
ち、ビット７のデータを反転し、ビット６のデータを反
転せず、ビット５のデータを反転せず、ビット４のデー
タを反転し、、ビット３のデータを反転し、ビット２の
データを反転し、ビット１のデータを反転せず、ビット
０のデータを反転せず、これによって、新しいデータを
１バイト作成する。次に、このデータを書き出し（Ｓ
３）、ファイル全体の処理が終わっていなければ（Ｓ
４）、さらに１バイトのデータについて、上記と同様の
処理（Ｓ１〜Ｓ３）を実行する。
のプログラムＰ１を１バイトを読み込み（Ｓ１）、読み
込んだ１バイトの中でビット反転を行う（Ｓ２）。ここ
では、図２に示すビット反転ブロック３０におけるビッ
ト反転と同じ順で反転する場合を示してある。すなわ
ち、ビット７のデータを反転し、ビット６のデータを反
転せず、ビット５のデータを反転せず、ビット４のデー
タを反転し、、ビット３のデータを反転し、ビット２の
データを反転し、ビット１のデータを反転せず、ビット
０のデータを反転せず、これによって、新しいデータを
１バイト作成する。次に、このデータを書き出し（Ｓ
３）、ファイル全体の処理が終わっていなければ（Ｓ
４）、さらに１バイトのデータについて、上記と同様の
処理（Ｓ１〜Ｓ３）を実行する。
【００５３】上記実施例において、ビット反転プログラ
ムＰの代わりに、ローダーまたはモニタプログラムを使
用するようにしてもよい。
ムＰの代わりに、ローダーまたはモニタプログラムを使
用するようにしてもよい。
【００５４】つまり、上記マスクＲＯＭ６１、ＥＰＲＯ
Ｍ６２、ＥＥＰＲＯＭ６３等と、図示しないＦＤ、ＣＤ
−ＲＯＭ等は、ビット反転前のデータまたはプログラム
を所定バイト、読み込む読み込み手順と、上記読み込ん
だ所定バイトの中でビットを反転させるビット反転手順
と、上記ビット反転が行われたデータまたはプログラム
を書き出す書き出し手順とをコンピュータに実行させる
マイクロプロセッサ動作解析防止プログラムが記録され
ているコンピュータ読み取り可能な記録媒体の例であ
る。
Ｍ６２、ＥＥＰＲＯＭ６３等と、図示しないＦＤ、ＣＤ
−ＲＯＭ等は、ビット反転前のデータまたはプログラム
を所定バイト、読み込む読み込み手順と、上記読み込ん
だ所定バイトの中でビットを反転させるビット反転手順
と、上記ビット反転が行われたデータまたはプログラム
を書き出す書き出し手順とをコンピュータに実行させる
マイクロプロセッサ動作解析防止プログラムが記録され
ているコンピュータ読み取り可能な記録媒体の例であ
る。
【００５５】上記実施例によれば、マイクロプロセッサ
が処理するデータの各ビットの値と、メモリに格納され
ているデー夕の各ビットの値とが、少なくとも１ビット
反転しているので、たとえメモリまたはバスでプログラ
ムが読み取られたとしても、その解析を行うことは困難
である。
が処理するデータの各ビットの値と、メモリに格納され
ているデー夕の各ビットの値とが、少なくとも１ビット
反転しているので、たとえメモリまたはバスでプログラ
ムが読み取られたとしても、その解析を行うことは困難
である。
【００５６】
【発明の効果】本発明によれば、メモリの内容またはバ
ス上のデータを読み取られたとしてもプログラムを解析
することは困難であり、ＩＣカード等のプロセッサのセ
キュリティを向上されることができるという効果を奏す
る。
ス上のデータを読み取られたとしてもプログラムを解析
することは困難であり、ＩＣカード等のプロセッサのセ
キュリティを向上されることができるという効果を奏す
る。
【図１】本発明の第１の実施例であるマイクロプロセッ
サシステムＭＳ１を示す図である。
サシステムＭＳ１を示す図である。
【図２】上記実施例におけるビット反転ブロック３０の
ビット反転状態を具体的に示す図であり、データバス２
０の接続を各ビットに分けて示す図である。
ビット反転状態を具体的に示す図であり、データバス２
０の接続を各ビットに分けて示す図である。
【図３】上記実施例においてメモリ１０に格納すべきデ
ータの一例を示す図である。
ータの一例を示す図である。
【図４】上記実施例におけるビット反転ブロック３０の
構成法の一例を具体的に示す図である。
構成法の一例を具体的に示す図である。
【図５】上記実施例において、ビット反転ブロック３０
の代わりに設けられているビット反転ブロック３１の構
成法を示す図である。
の代わりに設けられているビット反転ブロック３１の構
成法を示す図である。
【図６】上記実施例において、ビット反転ブロック３０
の代わりに設けられているビット反転ブロック３２の構
成法を示す図である。
の代わりに設けられているビット反転ブロック３２の構
成法を示す図である。
【図７】図６に示すビット反転ブロック３２で直接ハイ
レベルまたはロウレベルレベルとしていたＸＯＲの他方
の入力を、制御用フリップフロップ回路５８で保持する
ようにした例を示す図である。
レベルまたはロウレベルレベルとしていたＸＯＲの他方
の入力を、制御用フリップフロップ回路５８で保持する
ようにした例を示す図である。
【図８】本発明の第２の実施例であるマイクロプロセッ
サシステムＭＳ２を示すブロック図である。
サシステムＭＳ２を示すブロック図である。
【図９】マイクロプロセッサシステムＭＳ２において、
ビット毎に、ビットの反転状況を説明する図である。
ビット毎に、ビットの反転状況を説明する図である。
【図１０】上記実施例において、メモリ１０、１１に格
納されるビット反転プログラムＰの作成法の一例を示す
図である。
納されるビット反転プログラムＰの作成法の一例を示す
図である。
【図１１】上記実施例において、ビット反転プログラム
Ｐによるビット反転動作を示すフローチャートである。
Ｐによるビット反転動作を示すフローチャートである。
【図１２】従来のマイクロプロセッサシステムＭＳの構
成の一例を示す図である。
成の一例を示す図である。
【図１３】上記従来例におけるマイクロプロセッサのデ
ータバス端子４ｔと、メモリ１のデータバス端子１ｔと
の接続状態を示す図である。
ータバス端子４ｔと、メモリ１のデータバス端子１ｔと
の接続状態を示す図である。
【図１４】従来例におけるメモリ１の内容を示す図であ
る。
る。
ＭＳ１、ＭＳ２…マイクロプロセッサシステム、 ２０…データバス２０、 ３０〜３４…ビット反転ブロック、 ４０〜４３…マイクロプロセッサ、 ４０ｔ〜４３ｔ…マイクロプロセッサのデータバス２０
端子、 ４０ｃ〜４３ｃ…マイクロプロセッサコア、 １０ｃ、１１ｃ…メモリコア、 １０ｔ〜１３ｔ…メモリのデータバス２０端子。
端子、 ４０ｃ〜４３ｃ…マイクロプロセッサコア、 １０ｃ、１１ｃ…メモリコア、 １０ｔ〜１３ｔ…メモリのデータバス２０端子。
Claims (11)
- 【請求項１】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスとデータバス
とによって構成されているマイクロプロセッサシステム
において、 上記マイクロプロセッサが処理する上記データまたは上
記プログラムと、上記メモリに格納されている上記デー
タまたは上記プログラムとが、各ワードにおける少なく
とも１つのビット同士の間で、その値が互いに反転され
ていることを特徴とするマイクロプロセッサ動作解析防
止方法。 - 【請求項２】 請求項１において、 上記反転されているビットのビット位置は、上記ビット
反転される前のビット位置と一致していることを特徴と
するマイクロプロセッサ動作解析防止方法。 - 【請求項３】 マイクロプロセッサと、上記マイクロプ
ロセッサで実行可能なプログラム、データのうちの少な
くとも一方を保存するメモリと、上記マイクロプロセッ
サと上記メモリとを接続するアドレスバスとデータバス
とによって構成されているマイクロプロセッサシステム
において、 上記マイクロプロセッサのデータバス端子とデータバス
との間、または、上記メモリのデータバス端子とメモリ
コアのデータバス端子との間に、ビットを反転させるビ
ット反転手段を有し、 上記ビット反転手段によって、上記マイクロプロセッサ
が処理するデータの各ビットと、上記メモリに格納され
ているデータの各ビットの値とが、少なくとも１ビット
反転されていることを特徴とするマイクロプロセッサシ
ステム。 - 【請求項４】 請求項３において、 上記ビット反転手段は、上記マイクロプロセッサに設け
られている入出力バッファのうちで、所定のデータバス
のビットに接続されている入出力バッファの入力と出力
とに接続されているインバータであることを特徴とする
マイクロプロセッサシステム。 - 【請求項５】 請求項３において、 上記ビット反転手段は、上記マイクロプロセッサに設け
られている入出力バッファのうちで、所定のデータバス
のビットに接続する入出力バッファが反転機能付きであ
ることを特徴とするマイクロプロセッサシステム。 - 【請求項６】 請求項３において、 上記ビット反転手段は、上記マイクロプロセッサに設け
られている入出力バッファのうちで、所定のデータバス
のビットに接続されている入出力バッファの入力と出力
とに、それぞれ個別に一方の入力が接続されている２入
力ＸＯＲゲートであり、 上記２入力ＸＯＲゲートの他方の入力が、ビット反転の
制御信号としてハイレベルに設定されていることによっ
て、上記所定のデータバスのビットを反転し、一方、上
記２入力ＸＯＲゲートの他方の入力が、ビット反転の制
御信号としてロウレベルに設定されていることによっ
て、上記所定のデータバスのビットを反転しないことを
特徴とするマイクロプロセッサシステム。 - 【請求項７】 請求項３において、 上記ビット反転手段は、上記マイクロプロセッサに設け
られている入出力バッファのうちで、所定のデータバス
のビットに接続されている入出力バッファの入力と出力
とに、それぞれ個別に一方の入力が接続されている２入
力ＸＮＯＲゲートであり、 上記２入力ＸＮＯＲゲートの他方の入力が、ビット反転
の制御信号としてロウレベルに設定されていることによ
って、上記所定のデータバスのビットを反転し、一方、
上記２入力ＸＮＯＲゲートの他方の入力が、ビット反転
の制御信号としてハイレベルに設定されていることによ
って、上記所定のデータバスのビットを反転しないこと
を特徴とするマイクロプロセッサシステム。 - 【請求項８】 請求項６または請求項７において、 上記ビット反転の制御信号は、所定のフリップフロップ
またはメモリの所定のビットに保存されていることを特
徴とするマイクロプロセッサシステム。 - 【請求項９】 請求項３において、 上記メモリに格納されている上記プログラムまたは上記
データは、上記所定のビット位置のデータを反転させる
ことができるプログラムによって生成されたものか、ま
たは上記所定のビット位置のデータを反転させる機能を
持つプログラムによって上記メモリ上にロードされたも
のであることを特徴とするマイクロプロセッサシステ
ム。 - 【請求項１０】 マイクロプロセッサと、上記マイクロ
プロセッサで実行可能なプログラム、データのうちの少
なくとも一方を保存するメモリと、上記マイクロプロセ
ッサと上記メモリとを接続するアドレスバスとデータバ
スとによって構成されているマイクロプロセッサシステ
ムにおいて、 ワード内の所定のビットの値が反転されているプログラ
ムまたはデータを、上記メモリに格納させることを特徴
とするマイクロプロセッサシステム。 - 【請求項１１】 ビット反転前のデータまたはプログラ
ムを所定バイト、読み込む読み込み手順と；上記読み込
んだ所定バイトの中でビット反転させるビット反転手順
と；上記ビット反転されたデータまたはプログラムを書
き出す書き出し手順と；をコンピュータに実行させるマ
イクロプロセッサ動作解析防止プログラムが記録されて
いるコンピュータ読み取り可能な記録媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236424A JP2000056964A (ja) | 1998-08-07 | 1998-08-07 | マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体 |
| EP98310514A EP0929040A3 (en) | 1997-12-25 | 1998-12-21 | Microprocessor with data randomizing |
| US09/219,953 US6526511B1 (en) | 1997-12-25 | 1998-12-23 | Apparatus and method for modifying microprocessor system at random and maintaining equivalent functionality in spite of modification, and the same microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10236424A JP2000056964A (ja) | 1998-08-07 | 1998-08-07 | マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000056964A true JP2000056964A (ja) | 2000-02-25 |
Family
ID=17000559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10236424A Pending JP2000056964A (ja) | 1997-12-25 | 1998-08-07 | マイクロプロセッサシステム、マイクロプロセッサ動作解析防止方法およびマイクロプロセッサ動作解析防止プログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000056964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085188A (ja) * | 2003-09-11 | 2005-03-31 | Fujitsu Ltd | プログラム保護方法、プログラム保護プログラムおよびプログラム保護装置 |
-
1998
- 1998-08-07 JP JP10236424A patent/JP2000056964A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085188A (ja) * | 2003-09-11 | 2005-03-31 | Fujitsu Ltd | プログラム保護方法、プログラム保護プログラムおよびプログラム保護装置 |
| JP4568489B2 (ja) * | 2003-09-11 | 2010-10-27 | 富士通株式会社 | プログラム保護方法、プログラム保護プログラムおよびプログラム保護装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040521 |