JPS58192071A - 機密保持回路 - Google Patents
機密保持回路Info
- Publication number
- JPS58192071A JPS58192071A JP57077106A JP7710682A JPS58192071A JP S58192071 A JPS58192071 A JP S58192071A JP 57077106 A JP57077106 A JP 57077106A JP 7710682 A JP7710682 A JP 7710682A JP S58192071 A JPS58192071 A JP S58192071A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数ピットの並列２進情報を特定のキー清報
によってのみ正確に読み出し得るようにした機密保持回
路に関するものである。
によってのみ正確に読み出し得るようにした機密保持回
路に関するものである。
第１図は従来のこの種回路の一列を示す論理回：洛図で
、（１）はこの従来の機密保持回路で４個の論理項（Ａ
ＮＤ）回路（２）と２個の論理和（ＯＲ）回路と１個の
否定（ＮＯＴ ）回路とからなっている。（５ａ） ＋
（５ｂ）は２會情報（以下「データ」という。） ”
０１ ＤＩの入力端子、（６ａ） ｌ （６ｂ）はデー
タｄＱ、ｄｌの出力端子、（７）はデータ選択情報日の
入力端子である。ここでは説明を簡単にするために、入
出力データがともに２ビツト、データ選択情報が１ビツ
トの場合を示しである。
、（１）はこの従来の機密保持回路で４個の論理項（Ａ
ＮＤ）回路（２）と２個の論理和（ＯＲ）回路と１個の
否定（ＮＯＴ ）回路とからなっている。（５ａ） ＋
（５ｂ）は２會情報（以下「データ」という。） ”
０１ ＤＩの入力端子、（６ａ） ｌ （６ｂ）はデー
タｄＱ、ｄｌの出力端子、（７）はデータ選択情報日の
入力端子である。ここでは説明を簡単にするために、入
出力データがともに２ビツト、データ選択情報が１ビツ
トの場合を示しである。
この機密保持回路の論４輛成は極く単純なものでをする
から容易に判るように、データ選択情報日がゞｌ＃のと
きは入力端子（５ａ） ＋ （５ｂ）から入力されたデ
ータＤθ＋”ｌはそのまま出力端子（ｋ） ＋ （６ｂ
）へ出１行く。すなわちｄＱｅＤＱ 、 ｄｌ ＷＤＩ
でわる。しかし、データ選択情報Ｓが○′のときは入力
データＤＱ 、 ＤｉＬかき乱もれ（スクランブルされ
）で出力端子（６ａ） ＋ （６１））へ出てゆ＜Ｏ−
ｔなわち、２進数（ＤＩ、ＤＯ）″−Ｐ２進数（ｄ＋＋
ｄｏ）となり、出力データからは人力データを知ること
ができない。
から容易に判るように、データ選択情報日がゞｌ＃のと
きは入力端子（５ａ） ＋ （５ｂ）から入力されたデ
ータＤθ＋”ｌはそのまま出力端子（ｋ） ＋ （６ｂ
）へ出１行く。すなわちｄＱｅＤＱ 、 ｄｌ ＷＤＩ
でわる。しかし、データ選択情報Ｓが○′のときは入力
データＤＱ 、 ＤｉＬかき乱もれ（スクランブルされ
）で出力端子（６ａ） ＋ （６１））へ出てゆ＜Ｏ−
ｔなわち、２進数（ＤＩ、ＤＯ）″−Ｐ２進数（ｄ＋＋
ｄｏ）となり、出力データからは人力データを知ること
ができない。
上側では２ビツトの並列入力データに対して１ビツトの
データ選択情報を用いた最も簡単な場合を示し、たが、
３ビツト以上の並夕１」人力データに対して２ビツト以
上のデータ選択情報を用い、そのデータ選穴情報の特定
のビット禍成の場合にのみ正常に出力し、その他の場合
にはそれぞれスクランブルして出力するようにするのが
通例で、これによって上記データ選択情報の特定のビッ
ト構成（キー情報）を知らぬ限りデータを正常に読みと
ることができず、機密の保持が可能となる。
データ選択情報を用いた最も簡単な場合を示し、たが、
３ビツト以上の並夕１」人力データに対して２ビツト以
上のデータ選択情報を用い、そのデータ選穴情報の特定
のビット禍成の場合にのみ正常に出力し、その他の場合
にはそれぞれスクランブルして出力するようにするのが
通例で、これによって上記データ選択情報の特定のビッ
ト構成（キー情報）を知らぬ限りデータを正常に読みと
ることができず、機密の保持が可能となる。
ところが□、上述のような従来の回路ではデータ選択情
報が直接、この回路に入力されるので、１つのデータ選
択情報入力に対して入力データと出力データとの対応が
一麹的に固定されてしまい、機密保持の程度が低いとい
う欠点があったＯこの発明は以上のような点に鑑みてな
されたもので、プログラム可能な読出し専用メモリ（ｐ
ｒｏｇｒａｍ −ｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍ
ｅｍｏｒｙ ：ＦＲＯＭ）を設け、データ選択情報とし
てこのＦＲＯＭ のアドレスを入力し、そのアドレス
に対応するＦＲＯＭからの読出し情報によってデータ変
換論理回路部を動作させるようにすることによって、Ｆ
ＲＯＭ への書き込み内容と真のキー情報とを知らぬ限
りデータの正常な読みとりのできす機密保持が高いとと
本に、ユーザが独ｉの機密保持ができるような回路を提
供することを第２図はこの発明の一実施例を示す論理回
路図で、第１図の従来回路と同等部分は同一符号で示す
０この実施例で（１）で示したデータ変換論理回路部は
従来の機密保持回路と全く同じ構成である。
報が直接、この回路に入力されるので、１つのデータ選
択情報入力に対して入力データと出力データとの対応が
一麹的に固定されてしまい、機密保持の程度が低いとい
う欠点があったＯこの発明は以上のような点に鑑みてな
されたもので、プログラム可能な読出し専用メモリ（ｐ
ｒｏｇｒａｍ −ｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍ
ｅｍｏｒｙ ：ＦＲＯＭ）を設け、データ選択情報とし
てこのＦＲＯＭ のアドレスを入力し、そのアドレス
に対応するＦＲＯＭからの読出し情報によってデータ変
換論理回路部を動作させるようにすることによって、Ｆ
ＲＯＭ への書き込み内容と真のキー情報とを知らぬ限
りデータの正常な読みとりのできす機密保持が高いとと
本に、ユーザが独ｉの機密保持ができるような回路を提
供することを第２図はこの発明の一実施例を示す論理回
路図で、第１図の従来回路と同等部分は同一符号で示す
０この実施例で（１）で示したデータ変換論理回路部は
従来の機密保持回路と全く同じ構成である。
（３）はこのデータ変換論理回路部（１）に読出し情報
を仙給し、その動作を制御するＦＲＯＭ、 （９）はデ
ータ選択情報としてのＦＲＯＭ （８）のアドレス指定
情報ＡＳを入力するアドレス指定情報入力端子である。
を仙給し、その動作を制御するＦＲＯＭ、 （９）はデ
ータ選択情報としてのＦＲＯＭ （８）のアドレス指定
情報ＡＳを入力するアドレス指定情報入力端子である。
ＦＲＯＭ（８）自体の構成は周知であるから、その内部
の説明はこれを省略する。
の説明はこれを省略する。
この実施例回路ではアドレス指定情報入力端子（９）か
ら入力された情報によって選ばれたＦＲＯＭ （８）の
アドレスに１１＃が格納されていれば入力データＤ、、
ＤＩはスクランブルされずにそのまま出力端子（６ａ）
、 （６ｂ）に出力されるが、１０゛が格納されていれ
ば入力データはスクランブルされて出力される。
ら入力された情報によって選ばれたＦＲＯＭ （８）の
アドレスに１１＃が格納されていれば入力データＤ、、
ＤＩはスクランブルされずにそのまま出力端子（６ａ）
、 （６ｂ）に出力されるが、１０゛が格納されていれ
ば入力データはスクランブルされて出力される。
上記実施例では２ビツトの並列入力データに対して１ビ
ツトのデータ選択情報をＦＲＯＭから読出して、これを
用いる最も簡単な場合を示したが、３ビツト以上の並列
入力データに対して２ビツト以上のデータ選択情報をＦ
ＲＯＭから続出して、この読出し情報が特定のビット構
成のキー情報であるようにＦＲＯＭのアドレスを指定し
た場合のみ正常な出力が得られ、その他の場合にはそれ
ぞれスクランブルされて出力さｉするようにできること
は勿論である。
ツトのデータ選択情報をＦＲＯＭから読出して、これを
用いる最も簡単な場合を示したが、３ビツト以上の並列
入力データに対して２ビツト以上のデータ選択情報をＦ
ＲＯＭから続出して、この読出し情報が特定のビット構
成のキー情報であるようにＦＲＯＭのアドレスを指定し
た場合のみ正常な出力が得られ、その他の場合にはそれ
ぞれスクランブルされて出力さｉするようにできること
は勿論である。
次に この実施列回洛の応用例としてフローティングゲ
ート畳アバランシェ注人形ＭＯＳメモ１ノ（こ情報を記
憶させるときに、午の実施例の回路を）■いて、機密が
保持できる形で誉込む方法を説明する。第３図はこの応
用列を夫施するためのブロック図で、（５）はデータ入
力端子、 −−ちα１は第２図に示した実施例回路
で、データ変換論理回路部（１）とＦＲＯＭ （８）と
からなっている。（６）はデータ出力端子、（９）はア
ドレス指定情報（ＡＳ＋入力端子、０］）はＦＡｕｏｓ
、 ＱＪは書込みデータ入力端子で、実施例になる機
密保持回路ＩＩＯのデータ出力端子（６）からデータが
供給される。０はＦＡＭＯ８ＱＱのアト°レス情報入力
端子で、アドレス指定情報入力端子（９）Ｋつながって
おりＦＲＯＭと同一アドレス情報が与えられる。
ート畳アバランシェ注人形ＭＯＳメモ１ノ（こ情報を記
憶させるときに、午の実施例の回路を）■いて、機密が
保持できる形で誉込む方法を説明する。第３図はこの応
用列を夫施するためのブロック図で、（５）はデータ入
力端子、 −−ちα１は第２図に示した実施例回路
で、データ変換論理回路部（１）とＦＲＯＭ （８）と
からなっている。（６）はデータ出力端子、（９）はア
ドレス指定情報（ＡＳ＋入力端子、０］）はＦＡｕｏｓ
、 ＱＪは書込みデータ入力端子で、実施例になる機
密保持回路ＩＩＯのデータ出力端子（６）からデータが
供給される。０はＦＡＭＯ８ＱＱのアト°レス情報入力
端子で、アドレス指定情報入力端子（９）Ｋつながって
おりＦＲＯＭと同一アドレス情報が与えられる。
このような回路構成でｙ＊Ｍｏｓ Ｑυへ誉き込みを行
なうと、入力データＤはアドレス指定情報入力端子（９
）からの信号によってアドレス毎に異った形式でスクラ
ンブルされてデータ出力端子（６）から出力され、ＦＡ
ＭＯ８Ｑυへ書き込まれる。従って、この書き込み回路
から取出して、供給されたＦＡＭＯ８Ｑυは、★き込み
時に用いた機密保持回路（１）内のＦＲＯＭの内容を知
るユーザにしかその内容を正常に読出し理解することが
できず高度な機密保持が可能となる。
なうと、入力データＤはアドレス指定情報入力端子（９
）からの信号によってアドレス毎に異った形式でスクラ
ンブルされてデータ出力端子（６）から出力され、ＦＡ
ＭＯ８Ｑυへ書き込まれる。従って、この書き込み回路
から取出して、供給されたＦＡＭＯ８Ｑυは、★き込み
時に用いた機密保持回路（１）内のＦＲＯＭの内容を知
るユーザにしかその内容を正常に読出し理解することが
できず高度な機密保持が可能となる。
以上のように、この発明ではデータをスクランブルする
ための論理回路をＦＲＯＭの読み出し出力で制御するよ
うにしたので、ＦＲＯＭの内容をユーザにおいて自由に
グラグラムすることによって、そのユーザ独自の機密保
持が可能となる。
ための論理回路をＦＲＯＭの読み出し出力で制御するよ
うにしたので、ＦＲＯＭの内容をユーザにおいて自由に
グラグラムすることによって、そのユーザ独自の機密保
持が可能となる。
第１図は従来回路の一例を示す論理回路図、第２図はこ
の発明の一実施例を示す論理回路図、第３図はこの実施
例の応用の一例を示すブロック図である。 図において、（１）はデータ変換論理回路部、（５Ｌ（
！５ａ） ｌ （５ｂ＞はデータ入力端子、（６）、
（６ａ）？ （６ｂ）はデータ出力端子、（８）はＦＲ
ＯＭ、 （９）はアドレス指定情報入力端子である。 な於、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 第２図 第３図
の発明の一実施例を示す論理回路図、第３図はこの実施
例の応用の一例を示すブロック図である。 図において、（１）はデータ変換論理回路部、（５Ｌ（
！５ａ） ｌ （５ｂ＞はデータ入力端子、（６）、
（６ａ）？ （６ｂ）はデータ出力端子、（８）はＦＲ
ＯＭ、 （９）はアドレス指定情報入力端子である。 な於、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 第２図 第３図
Claims (1)
- （１） ｙ、１数ビツトの並列２進情報信号が入力さ
れ、別に入力される複数ビットの並列２進制御信号の内
容によって変形されて出力されるものにおいて、プログ
ラム可能な読出し専用メモリを設け、この続出し専用メ
モリのアドレスを指定して得られる読出し信号を上記並
列２進制御信号として用いるようにしたことを特徴とす
る機密保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077106A JPS58192071A (ja) | 1982-05-06 | 1982-05-06 | 機密保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077106A JPS58192071A (ja) | 1982-05-06 | 1982-05-06 | 機密保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192071A true JPS58192071A (ja) | 1983-11-09 |
Family
ID=13624522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077106A Pending JPS58192071A (ja) | 1982-05-06 | 1982-05-06 | 機密保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313200A (ja) * | 1986-07-03 | 1988-01-20 | Nec Corp | 集積回路 |
-
1982
- 1982-05-06 JP JP57077106A patent/JPS58192071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313200A (ja) * | 1986-07-03 | 1988-01-20 | Nec Corp | 集積回路 |
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