JPH0668740B2 - デ−タ処理装置におけるデ−タの秘密保護装置 - Google Patents
デ−タ処理装置におけるデ−タの秘密保護装置Info
- Publication number
- JPH0668740B2 JPH0668740B2 JP58062166A JP6216683A JPH0668740B2 JP H0668740 B2 JPH0668740 B2 JP H0668740B2 JP 58062166 A JP58062166 A JP 58062166A JP 6216683 A JP6216683 A JP 6216683A JP H0668740 B2 JPH0668740 B2 JP H0668740B2
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- Japan
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- data
- memory block
- rom
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、マイクロコンピュータのようなデータ処理
装置におけるデータの秘密保護装置に関し、特にシング
ルチップマイコンを備えたマイクロコンピュータシステ
ムに適したものである。
装置におけるデータの秘密保護装置に関し、特にシング
ルチップマイコンを備えたマイクロコンピュータシステ
ムに適したものである。
マイクロコンピュータ（以下マイコンと称する）を用い
たゲーム機や各種制御機器等のシステムにおいては、シ
ステムを所望の手順に従って動作させるためのプログラ
ムが、一般にマイコンを内蔵したＲＯＭ（リード・オン
リ・メモリ）あるいは外部のＲＯＭに格納されている。
しかしながら、従来のＲＯＭは通常内部に記憶されてい
るプログラムデータが外部に容易に読み出せる構成にな
っている。
たゲーム機や各種制御機器等のシステムにおいては、シ
ステムを所望の手順に従って動作させるためのプログラ
ムが、一般にマイコンを内蔵したＲＯＭ（リード・オン
リ・メモリ）あるいは外部のＲＯＭに格納されている。
しかしながら、従来のＲＯＭは通常内部に記憶されてい
るプログラムデータが外部に容易に読み出せる構成にな
っている。
そのため、近年、マイコンを使ったゲーム機の業界にお
いては、プログラムの盗用による類似品が汎らんし、開
発メーカの利益が損なわれるという問題が生じている。
いては、プログラムの盗用による類似品が汎らんし、開
発メーカの利益が損なわれるという問題が生じている。
そこで、プログラムをすべてシングルチップマイコン内
蔵のＲＯＭを格納して、内蔵ＲＯＭのデータを外部に読
み出せないようにすることも考えられている。しかしな
がら、シングルチップマイコン内蔵のＲＯＭでは、現在
のところせいぜい８Ｋバイト程度までしかデータを記憶
できないため、少し複雑なゲームになると、プログラム
容量が不足してしまうという問題点がある。
蔵のＲＯＭを格納して、内蔵ＲＯＭのデータを外部に読
み出せないようにすることも考えられている。しかしな
がら、シングルチップマイコン内蔵のＲＯＭでは、現在
のところせいぜい８Ｋバイト程度までしかデータを記憶
できないため、少し複雑なゲームになると、プログラム
容量が不足してしまうという問題点がある。
この発明は、上記のような背景の下になされたもので、
マイクロコンピュータシステムのプログラム等のデータ
を第三者が容易に読み出して解読できないようにして、
データの秘密性を保持し、これによって開発メーカの利
益を保護できるようにすることを目的とする。
マイクロコンピュータシステムのプログラム等のデータ
を第三者が容易に読み出して解読できないようにして、
データの秘密性を保持し、これによって開発メーカの利
益を保護できるようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、シングルチップマイコンに内蔵
されているＲＯＭのデータを外部に読み出せないように
するとともに、この内蔵ＲＯＭ内に例えば複数個のキー
ワードコードを格納しておき、外部のＲＯＭには、内蔵
ＲＯＭ内のキーワードコードと適当な論理をとることに
よって正規のプログラムデータが得られるように変換
（符号化）された変換コードを格納し、シングルチップ
マイコン内にその逆変換（復号化）を行なうコード変換
部を設けることにより、外部のＲＯＭ内のデータを読み
出してもそれだけではプログラムを解読できないように
する。また、内蔵ＲＯＭに格納されるキーワードを順序
不同で何Ｋバイトも用意するようにして、さらにプログ
ラムの解読を困難にさせる。これにより、上記目的を達
成するものである。以下図面を用いてこの発明を説明す
る。
されているＲＯＭのデータを外部に読み出せないように
するとともに、この内蔵ＲＯＭ内に例えば複数個のキー
ワードコードを格納しておき、外部のＲＯＭには、内蔵
ＲＯＭ内のキーワードコードと適当な論理をとることに
よって正規のプログラムデータが得られるように変換
（符号化）された変換コードを格納し、シングルチップ
マイコン内にその逆変換（復号化）を行なうコード変換
部を設けることにより、外部のＲＯＭ内のデータを読み
出してもそれだけではプログラムを解読できないように
する。また、内蔵ＲＯＭに格納されるキーワードを順序
不同で何Ｋバイトも用意するようにして、さらにプログ
ラムの解読を困難にさせる。これにより、上記目的を達
成するものである。以下図面を用いてこの発明を説明す
る。
第１図は本発明に係るデータの秘密保護装置を適用した
マイクロコンピュータシステムの一実施例を示す。
マイクロコンピュータシステムの一実施例を示す。
図において、鎖線Ａで囲まれた部分は、ＣＰＵ１と内蔵
ＲＯＭ２，Ｉ／Ｏポート３等が同一半導体チップ上に形
成されてなるシングルチップマイコンのようなＬＳＩで
ある。
ＲＯＭ２，Ｉ／Ｏポート３等が同一半導体チップ上に形
成されてなるシングルチップマイコンのようなＬＳＩで
ある。
ＣＰＵ１と内蔵ＲＯＭ２およびＩ／Ｏポート３は内部ア
ドレスバス４ａと内部データバス４ｂを介して互いに接
続されている。また、内部アドレスバス４ａと内部デー
タバス４ｃには、外部アドレスバス５ａと外部データバ
ス５ｂを介して、外部ＲＯＭ６およびＲＡＭ７が接続さ
れている。さらに、上記Ｉ／Ｏポート３を介してＣＲＴ
ディスプレイやスイッチ類等の周辺装置８が接続され、
これらによってシステムが構成されている。この場合、
特に制限されないが、上記内蔵ＲＯＭ２は４Ｋバイト程
度の記憶容量を持ち、外部ＲＯＭ６は６４Ｋバイト程度
の記憶容量を持つようにされている。
ドレスバス４ａと内部データバス４ｂを介して互いに接
続されている。また、内部アドレスバス４ａと内部デー
タバス４ｃには、外部アドレスバス５ａと外部データバ
ス５ｂを介して、外部ＲＯＭ６およびＲＡＭ７が接続さ
れている。さらに、上記Ｉ／Ｏポート３を介してＣＲＴ
ディスプレイやスイッチ類等の周辺装置８が接続され、
これらによってシステムが構成されている。この場合、
特に制限されないが、上記内蔵ＲＯＭ２は４Ｋバイト程
度の記憶容量を持ち、外部ＲＯＭ６は６４Ｋバイト程度
の記憶容量を持つようにされている。
また、上記シングルチップマイコンは、内蔵ＲＯＭ２か
ら読み出されたデータを外部に取り出せないようにされ
ている。
ら読み出されたデータを外部に取り出せないようにされ
ている。
そして、この実施例では、上記シングルチップマイコン
を構成するＬＳＩチップＡ内に、内蔵ＲＯＭ２とともに
コード変換部Ｂを構成するデコーダ１１，選択マトリッ
クス１２，論理回路１３が設けられている。
を構成するＬＳＩチップＡ内に、内蔵ＲＯＭ２とともに
コード変換部Ｂを構成するデコーダ１１，選択マトリッ
クス１２，論理回路１３が設けられている。
上記内蔵ＲＯＭ２は、４つのメモリブロックＭＢ１，Ｍ
Ｂ２、ＭＢ３，ＭＢ４に空間分割され、特に制限されな
いがアドレスバス４ａより供給されるアドレス信号の下
位１０ビット（Ａ０〜Ａ９）によってアクセスされ、４
つのメモリブロックＭＢ１〜ＭＢ４からそれぞれ１バイ
トのデータが読出し可能にされる。
Ｂ２、ＭＢ３，ＭＢ４に空間分割され、特に制限されな
いがアドレスバス４ａより供給されるアドレス信号の下
位１０ビット（Ａ０〜Ａ９）によってアクセスされ、４
つのメモリブロックＭＢ１〜ＭＢ４からそれぞれ１バイ
トのデータが読出し可能にされる。
上記デコーダ１１は、アドレスバス４ａより供給される
アドレス信号の上位６ビット（Ａ10〜Ａ15）をデコード
して、６４本の選択線Ｗ１，Ｗ２…Ｗ64のうちアドレス
の上位６ビットに対応された一本の選択線のみ選択レベ
ルにさせる。
アドレス信号の上位６ビット（Ａ10〜Ａ15）をデコード
して、６４本の選択線Ｗ１，Ｗ２…Ｗ64のうちアドレス
の上位６ビットに対応された一本の選択線のみ選択レベ
ルにさせる。
また、上記選択マトリックス１２は、上記選択線Ｗ１〜
Ｗ64と、上記内蔵ＲＯＭ２の各メモリブロックＭＢ１〜
ＭＢ４に対応された被選択線Ｂ１〜Ｂ４との各交点にそ
れぞれ外部からトリミング可能な例えばダイオードやヒ
ューズ等の記憶素子を有するプログラマブルスイッチに
よって構成されている。そして、プロセスにおいて上記
各選択線Ｗ１〜Ｗ64上に配置された４個のダイオードあ
るいはヒューズ等のうち一つを導通状態にさせることに
よって、デコーダ１１により一本の選択線が選択レベル
にされたとき４本の被選択線Ｂ１〜Ｂ４のうち一本が選
択レベルにされるようになっている。これによって、上
記内蔵ＲＯＭ２内の４つのメモリブロックＭＢ１〜ＭＢ
４のうち一つから読み出されたデータ（１バイト）のみ
が、次の論理回路１３に出力される。
Ｗ64と、上記内蔵ＲＯＭ２の各メモリブロックＭＢ１〜
ＭＢ４に対応された被選択線Ｂ１〜Ｂ４との各交点にそ
れぞれ外部からトリミング可能な例えばダイオードやヒ
ューズ等の記憶素子を有するプログラマブルスイッチに
よって構成されている。そして、プロセスにおいて上記
各選択線Ｗ１〜Ｗ64上に配置された４個のダイオードあ
るいはヒューズ等のうち一つを導通状態にさせることに
よって、デコーダ１１により一本の選択線が選択レベル
にされたとき４本の被選択線Ｂ１〜Ｂ４のうち一本が選
択レベルにされるようになっている。これによって、上
記内蔵ＲＯＭ２内の４つのメモリブロックＭＢ１〜ＭＢ
４のうち一つから読み出されたデータ（１バイト）のみ
が、次の論理回路１３に出力される。
論理回路１３は内蔵ＲＯＭ２から出力されたデータのビ
ット数に応じて例えば８個のエクスクルーシブＯＲ回路
によって構成されている。この論理回路１３は、内蔵Ｒ
ＯＭ２から供給されるデータと、外部ＲＯＭ６より読み
出され、データバス４ｃを介して供給されるデータの各
ビットの排他的論理和をとって、その結果をデータバス
４ｂに出力するようにされている。
ット数に応じて例えば８個のエクスクルーシブＯＲ回路
によって構成されている。この論理回路１３は、内蔵Ｒ
ＯＭ２から供給されるデータと、外部ＲＯＭ６より読み
出され、データバス４ｃを介して供給されるデータの各
ビットの排他的論理和をとって、その結果をデータバス
４ｂに出力するようにされている。
ここで、排他的論理和をとるようにしたのは次の理由に
よる。つまり、あるデータ（これをオリジナルデータと
呼ぶ）に適当なキーワードとしての別の８ビットのデー
タ（これをキーワードコードと呼ぶ）をもってきて排他
的論理和をとって得られたデータ（これを変換コードと
呼ぶ）に、再び上記と同じキーワードコードをもってき
て排他的論理和をとってやるともとのオリジナルデータ
が得られるからである。
よる。つまり、あるデータ（これをオリジナルデータと
呼ぶ）に適当なキーワードとしての別の８ビットのデー
タ（これをキーワードコードと呼ぶ）をもってきて排他
的論理和をとって得られたデータ（これを変換コードと
呼ぶ）に、再び上記と同じキーワードコードをもってき
て排他的論理和をとってやるともとのオリジナルデータ
が得られるからである。
従って、上記実施例においては、ユーザが開発したプロ
グラムを適当なキーワード群を用いてコード変換すなわ
ち符号化し、その結果得られた変換コードを外部ＲＯＭ
６に格納しておく。すると、外部ＲＯＭ６が自由に続出
し可能であっても、内部のデータは変換コードであるた
め、プログラムの解読は困難になる。
グラムを適当なキーワード群を用いてコード変換すなわ
ち符号化し、その結果得られた変換コードを外部ＲＯＭ
６に格納しておく。すると、外部ＲＯＭ６が自由に続出
し可能であっても、内部のデータは変換コードであるた
め、プログラムの解読は困難になる。
しかして、プログラムデータをコード変換するのに用い
たキーワード群を内蔵ＲＯＭ２にアドレス対応で記憶さ
せておけば、外部ＲＯＭ６をアクセスすると同時に内蔵
ＲＯＭ２から対応するキーワードコードも読み出され、
論理回路１３において、外部ＲＯＭ６から読み出された
データ（変換コード）とキーワードコードとの排他的論
理和がとられてオリジナルデータが形成され、データバ
ス４ｂに出力される。つまり、上記コード変換部Ｂは復
号器として動作し、この復号化されたデータをＣＰＵ１
が命令レジスタに取り込んで実行すれば、オリジナルプ
ログラムが実行されることになる。
たキーワード群を内蔵ＲＯＭ２にアドレス対応で記憶さ
せておけば、外部ＲＯＭ６をアクセスすると同時に内蔵
ＲＯＭ２から対応するキーワードコードも読み出され、
論理回路１３において、外部ＲＯＭ６から読み出された
データ（変換コード）とキーワードコードとの排他的論
理和がとられてオリジナルデータが形成され、データバ
ス４ｂに出力される。つまり、上記コード変換部Ｂは復
号器として動作し、この復号化されたデータをＣＰＵ１
が命令レジスタに取り込んで実行すれば、オリジナルプ
ログラムが実行されることになる。
上記実施例では、各メモリブロックＭＢ１〜ＭＢ４には
夫々１Ｋバイト分のキーワードを順序不同に格納でき、
しかもこれが外部に読み出せないように構成されている
ため、プログラムの解読が非常に困難になる。しかも、
実施例では、内蔵ＲＯＭ２が４つのメモリブロックに分
割され、デコーダ１１と選択マトリックス１２とによっ
てメモリブロックＭＢ１〜ＭＢ４の選択態様が６ビット
のアドレスで最大６４通りとされ、その選択態様に従っ
て任意のブロック内のキーワードコードを取り出すよう
にされている。そのため、各メモリブロック内のキーワ
ードコードの配列を相異させておき、かつメモリブロッ
クの選択順序に規則性を持たせないようにすれば、たと
えキーワード格納用の内蔵ＲＯＭ２の容量がプログラム
の変換コードを格納する外部ＲＯＭ６の容量よりもかな
り小さいとしても、コード変換に使用されるキーワード
の順序がほとんど規則性を持たないようになる。
夫々１Ｋバイト分のキーワードを順序不同に格納でき、
しかもこれが外部に読み出せないように構成されている
ため、プログラムの解読が非常に困難になる。しかも、
実施例では、内蔵ＲＯＭ２が４つのメモリブロックに分
割され、デコーダ１１と選択マトリックス１２とによっ
てメモリブロックＭＢ１〜ＭＢ４の選択態様が６ビット
のアドレスで最大６４通りとされ、その選択態様に従っ
て任意のブロック内のキーワードコードを取り出すよう
にされている。そのため、各メモリブロック内のキーワ
ードコードの配列を相異させておき、かつメモリブロッ
クの選択順序に規則性を持たせないようにすれば、たと
えキーワード格納用の内蔵ＲＯＭ２の容量がプログラム
の変換コードを格納する外部ＲＯＭ６の容量よりもかな
り小さいとしても、コード変換に使用されるキーワード
の順序がほとんど規則性を持たないようになる。
つまり、選択マトリックス１２内にいわゆるＲＯＭの目
を規則性を持たせて形成すると、第２図に破線で示すよ
うに、内蔵ＲＯＭ２内のメモリブロックＭＢ１内ＭＢ４
と外部ＲＯＭ６の１Ｋバイトのメモリエリアとの対応に
規則性が現われて、キーワードコードの順序も４Ｋバイ
ト単位で規則的にされてしまう。しかし、選択マトリッ
クス１２内のＲＯＭの目を不規則に形成してやれば、第
２図に実線で示すごとく内蔵ＲＯＭ２のメモリブロック
ＭＢ１〜ＭＢ４と外部ＲＯＭ６の各メモリエリアとの対
応を全く不規則にさせ、キーワードコードの出現順序も
不規則にさせることができる。これによって、プログラ
ムの解読は更に困難にされる。
を規則性を持たせて形成すると、第２図に破線で示すよ
うに、内蔵ＲＯＭ２内のメモリブロックＭＢ１内ＭＢ４
と外部ＲＯＭ６の１Ｋバイトのメモリエリアとの対応に
規則性が現われて、キーワードコードの順序も４Ｋバイ
ト単位で規則的にされてしまう。しかし、選択マトリッ
クス１２内のＲＯＭの目を不規則に形成してやれば、第
２図に実線で示すごとく内蔵ＲＯＭ２のメモリブロック
ＭＢ１〜ＭＢ４と外部ＲＯＭ６の各メモリエリアとの対
応を全く不規則にさせ、キーワードコードの出現順序も
不規則にさせることができる。これによって、プログラ
ムの解読は更に困難にされる。
なお、上記実施例では内蔵ＲＯＭ２を４つのブロックに
分割して、デコーダ１１と選択マトリックス１２とでそ
のうちの一つを選択するようにしているが、内蔵ＲＯＭ
２の分割数は４つに限定されるものではない。さらに、
上記実施例では、論理回路１３がエクスクルーシブＯＲ
回路で構成されているが、キーワードコードと変換コー
ドとによりオリジナルデコータを復号する機能があれば
他の論理ゲートを用いることも可能である。
分割して、デコーダ１１と選択マトリックス１２とでそ
のうちの一つを選択するようにしているが、内蔵ＲＯＭ
２の分割数は４つに限定されるものではない。さらに、
上記実施例では、論理回路１３がエクスクルーシブＯＲ
回路で構成されているが、キーワードコードと変換コー
ドとによりオリジナルデコータを復号する機能があれば
他の論理ゲートを用いることも可能である。
以上説明したようにこの発明は、例えば、内蔵ＲＯＭを
有するシングルチップマイコンにおいて、内蔵ＲＯＭの
データを外部に読み出せないようにするとともに、この
内蔵ＲＯＭ内に複数個のキーワードコードを格納してお
き、外部のＲＯＭには、内蔵ＲＯＭ内のキーワードコー
ドと適当な論理をとることによって正規のプログラムデ
ータが得られるように予め変換された変換コードを格納
し、シングルチップマイコン内にその逆変換を行なうコ
ード変換部（復号器）を設けてなるので、外部のＲＯＭ
からデータ（変換コード）を読み出してもそれだけでは
プログラムを解読することができないとともに、内蔵Ｒ
ＯＭには複数種類のキーワードコードを順序不同に格納
でき、かつこれを外部に読み出せないため、プログラム
のような情報の不正な解読が非常に困難にされるという
効果がある。
有するシングルチップマイコンにおいて、内蔵ＲＯＭの
データを外部に読み出せないようにするとともに、この
内蔵ＲＯＭ内に複数個のキーワードコードを格納してお
き、外部のＲＯＭには、内蔵ＲＯＭ内のキーワードコー
ドと適当な論理をとることによって正規のプログラムデ
ータが得られるように予め変換された変換コードを格納
し、シングルチップマイコン内にその逆変換を行なうコ
ード変換部（復号器）を設けてなるので、外部のＲＯＭ
からデータ（変換コード）を読み出してもそれだけでは
プログラムを解読することができないとともに、内蔵Ｒ
ＯＭには複数種類のキーワードコードを順序不同に格納
でき、かつこれを外部に読み出せないため、プログラム
のような情報の不正な解読が非常に困難にされるという
効果がある。
また、上記内蔵ＲＯＭのような内蔵メモリを複数個のメ
モリブロックに分割し、アドレス信号の一部をデコード
するデコーダと、このデコーダの出力信号に基づいて上
記メモリブロックのうち一つを選択してデータ（キーワ
ードコード）の読出しを可能にする選択手段とを設ける
ようにすればキーワードコードの選択に不規則性を持た
せることができ、更にプログラムのような情報の不正な
解読が困難にされるという効果がある。
モリブロックに分割し、アドレス信号の一部をデコード
するデコーダと、このデコーダの出力信号に基づいて上
記メモリブロックのうち一つを選択してデータ（キーワ
ードコード）の読出しを可能にする選択手段とを設ける
ようにすればキーワードコードの選択に不規則性を持た
せることができ、更にプログラムのような情報の不正な
解読が困難にされるという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明によってなされた発明を
その背景となった利用分野であるシングルチップマイコ
ンについて説明したが、それに限定されるものではな
い。
その背景となった利用分野であるシングルチップマイコ
ンについて説明したが、それに限定されるものではな
い。
第１図は本発明に係るデータの秘密保護装置を適用した
シングルチップマイコンの一実施例を示すブロック構成
図、 第２図は内蔵ＲＯＭと外部ＲＯＭのメモリエリアの対応
を示すメモリマップである。 １……マイクロプロセッサ（ＣＰＵ）、２……内蔵メモ
リ（内蔵ＲＯＭ）、４ａ……内部アドレスバス、４ｃ…
…内部データバス、６……外部メモリ（外部ＲＯＭ）、
１１……デコーダ、１２……選択手段（選択マトリック
ス）、１３……論理回路、Ａ……シングルチップマイコ
ン、Ｂ……コード変換部（復号器）。
シングルチップマイコンの一実施例を示すブロック構成
図、 第２図は内蔵ＲＯＭと外部ＲＯＭのメモリエリアの対応
を示すメモリマップである。 １……マイクロプロセッサ（ＣＰＵ）、２……内蔵メモ
リ（内蔵ＲＯＭ）、４ａ……内部アドレスバス、４ｃ…
…内部データバス、６……外部メモリ（外部ＲＯＭ）、
１１……デコーダ、１２……選択手段（選択マトリック
ス）、１３……論理回路、Ａ……シングルチップマイコ
ン、Ｂ……コード変換部（復号器）。
Claims (2)
- 【請求項１】１チップで半導体集積回路化されたデータ
処理装置において、 チップ外部へのデータの読出しが禁止され、且つ、メモ
リブロック選択信号によって排他的に何れか一つが選択
される複数のメモリブロックに分割されていて、各メモ
リブロックはそれぞれ異なる複数種類のキーワードコー
ドを保有し、メモリブロックの選択信号によって選択さ
れたメモリブロックが保有するキーワードコードを、変
換コードを外部から読み込むためのアドレス信号の一部
を用いて選択的に出力する内部メモリと、 前記アドレス信号の残りの全部のビットを入力してデコ
ードすることにより前記メモリブロックの分割数以上の
信号を出力し、その出力信号の内の何れか一つを該入力
アドレス信号に応じて選択レベルにするデコーダと、 前記デコーダの出力信号線と前記メモリブロック選択信
号の入力信号線との交点部分に、デコーダから出力され
る信号の選択レベルによって何れか一つのメモリブロッ
ク選択信号を選択レベルにする記憶素子をランダムに配
置して成る選択マトリクスと、 前記変換コードを外部から読み込む動作に同期して前記
内部メモリから読出されたキーワードコードとその変換
コードとを入力し、変換コードを当該キーワードコード
に従って復号化して、変換コードに対応する正規の情報
を出力する論理回路と、 を備えて成るものであることを特徴とするデータ処理装
置におけるデータの秘密保護装置。 - 【請求項２】前記正規の情報はデータ処理装置が実行す
べきプログラムデータであることを特徴とする特許請求
の範囲第１項記載のデータ処理装置におけるデータの秘
密保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062166A JPH0668740B2 (ja) | 1983-04-11 | 1983-04-11 | デ−タ処理装置におけるデ−タの秘密保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062166A JPH0668740B2 (ja) | 1983-04-11 | 1983-04-11 | デ−タ処理装置におけるデ−タの秘密保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188897A JPS59188897A (ja) | 1984-10-26 |
| JPH0668740B2 true JPH0668740B2 (ja) | 1994-08-31 |
Family
ID=13192261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062166A Expired - Lifetime JPH0668740B2 (ja) | 1983-04-11 | 1983-04-11 | デ−タ処理装置におけるデ−タの秘密保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668740B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205429A (ja) * | 1986-03-06 | 1987-09-10 | Nec Corp | マイクロコンピユ−タ |
| JP2624249B2 (ja) * | 1986-07-04 | 1997-06-25 | 株式会社 セガ・エンタープライゼス | 模倣防止機能付プロセッサ |
| JPS63208145A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | Ｉｃカ−ド |
| JPH01288944A (ja) * | 1988-05-17 | 1989-11-21 | Nec Corp | Ｃｐｕ回路 |
| FR2695752B1 (fr) * | 1992-09-16 | 1994-11-10 | Matra Mhs | Mémoire de programme à semi-conducteur protégée en lecture. |
| JPH07295893A (ja) * | 1994-04-28 | 1995-11-10 | Nec Corp | マイクロプロセッサのメモリ情報読込装置及び読込方法 |
| JP4335707B2 (ja) | 2004-02-06 | 2009-09-30 | Ｎｅｃエレクトロニクス株式会社 | プログラム改竄検出装置、及びプログラム改竄検出プログラムおよびプログラム改竄検出方法 |
| JP4469783B2 (ja) | 2005-11-28 | 2010-05-26 | 株式会社東芝 | メモリ保護装置、メモリ保護システムおよびメモリ保護方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513745A (ja) * | 1974-06-28 | 1976-01-13 | Tokyo Shibaura Electric Co | |
| JPS583040A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | 情報処理装置 |
-
1983
- 1983-04-11 JP JP58062166A patent/JPH0668740B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59188897A (ja) | 1984-10-26 |
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