JPS58200345A - 1チツプマイクロコンピユ−タ - Google Patents
1チツプマイクロコンピユ−タInfo
- Publication number
- JPS58200345A JPS58200345A JP57081456A JP8145682A JPS58200345A JP S58200345 A JPS58200345 A JP S58200345A JP 57081456 A JP57081456 A JP 57081456A JP 8145682 A JP8145682 A JP 8145682A JP S58200345 A JPS58200345 A JP S58200345A
- Authority
- JP
- Japan
- Prior art keywords
- program
- flag
- key code
- chip microcomputer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明に、内遊プログラムRO’ M (リード・オ
ンリー・メモリ)を含む1チツプマイクロコンピユータ
に関する。
ンリー・メモリ)を含む1チツプマイクロコンピユータ
に関する。
lチッ7’−r(クロコンピユータにおいてに、内威芒
nてbるプログラムROMの内容をアステイング等のた
めに外部続出しができるようになってbる。したがって
、製造者、製造依頼者以外の第3者(特に製造依頼者と
競合関係にあるもア)か上記ROMの外部続出機能を利
用してプログラムの自答を読出丁ことか可能であ)、ソ
フトウェアの保fiか図れなり0 従来よシ、上記ソフトウェア保護のために、フユーズ手
段を用すて、その溶断により外部からのプログラムRO
Mの読出しt禁止する方式(特開昭56−143.54
号公報)か公仰である。
nてbるプログラムROMの内容をアステイング等のた
めに外部続出しができるようになってbる。したがって
、製造者、製造依頼者以外の第3者(特に製造依頼者と
競合関係にあるもア)か上記ROMの外部続出機能を利
用してプログラムの自答を読出丁ことか可能であ)、ソ
フトウェアの保fiか図れなり0 従来よシ、上記ソフトウェア保護のために、フユーズ手
段を用すて、その溶断により外部からのプログラムRO
Mの読出しt禁止する方式(特開昭56−143.54
号公報)か公仰である。
しかし、上記方式には、次のような欠点がある。
第iKs フユーズの溶断によって、飛散した金属片が
回路線間の短Mk生ぜしめる等不良発生の原因となシ、
信頼性が低下してしまう。
回路線間の短Mk生ぜしめる等不良発生の原因となシ、
信頼性が低下してしまう。
第2に、フユーズの溶断に際して、その溶断電流のバラ
ツキ、関連する回路素子の許容電流のバラツキ等會考慮
しなけnばならなく、フユーズの・′:、・ みt確実に溶断させるために、特別なフユーズ溶#装置
が必要になるとbう欠点かある。
ツキ、関連する回路素子の許容電流のバラツキ等會考慮
しなけnばならなく、フユーズの・′:、・ みt確実に溶断させるために、特別なフユーズ溶#装置
が必要になるとbう欠点かある。
第3に、1度フユーズを溶断じてしまうと、以後にRO
Mの外部からの読出しが禁止されることになるので、創
造依頼者側での受は入れ検査音不能とし、あるL/−h
は不良として返品さnた製品の不良解析を困難にする等
の欠点がある。
Mの外部からの読出しが禁止されることになるので、創
造依頼者側での受は入れ検査音不能とし、あるL/−h
は不良として返品さnた製品の不良解析を困難にする等
の欠点がある。
この発明の目的に、製造者及び製造依頼者等特定者Kr
i随時プログラムROMの外部からの読出し全可能とし
、上記特定者以外の第3者に対するプログラムROMの
続出し?禁止した1チツプマイクロコンピユータ會提供
することKlる。
i随時プログラムROMの外部からの読出し全可能とし
、上記特定者以外の第3者に対するプログラムROMの
続出し?禁止した1チツプマイクロコンピユータ會提供
することKlる。
この発明の他の目的は、比較的簡単な回路によシ、上記
ソフトウェア保護機能を実現した1チツプマイクロコン
ピユータを提供することにある。
ソフトウェア保護機能を実現した1チツプマイクロコン
ピユータを提供することにある。
この発明の更に他の目的に、以下の説明及び図面から明
らかKなるであろう。
らかKなるであろう。
以下、この発明を実施例とともに詳細に説明する。
第1図には、この発明か適用でnる1チツプマイクロコ
ンピユータの一冥施ガのブロック図か示されてしる。同
図に3いて、点線で囲まれた部分の各回路ブロックは、
公仰の半導体製造技術によって1個の半導体基板上にお
りて形成されている。
ンピユータの一冥施ガのブロック図か示されてしる。同
図に3いて、点線で囲まれた部分の各回路ブロックは、
公仰の半導体製造技術によって1個の半導体基板上にお
りて形成されている。
記4E)1で示されてbるのHlcpa(マイクロプロ
セッサ)であり、その主要構成ブロックが代懺として例
示的に示はれている。丁なわち0PUIは、記号Aで示
さnてbるアキュムレータ、記号Xで示されて粘るイン
デックスレジスタ、記号COで示さnているコンディシ
ョンコードレジスタ。
セッサ)であり、その主要構成ブロックが代懺として例
示的に示はれている。丁なわち0PUIは、記号Aで示
さnてbるアキュムレータ、記号Xで示されて粘るイン
デックスレジスタ、記号COで示さnているコンディシ
ョンコードレジスタ。
記号SPで示されてbるスタックポインタ、記号POH
、POLで水心れてbるプログラムカウンタ、Ii2号
CPU0ONTで示gin、ているapm:yyトロー
ル、記号ALUで示されてbる算術論理演算ユニット等
により構成さnて込る。これらのCPUIの構成は、周
仰であるので、その詳細な説明を省略する。
、POLで水心れてbるプログラムカウンタ、Ii2号
CPU0ONTで示gin、ているapm:yyトロー
ル、記号ALUで示されてbる算術論理演算ユニット等
により構成さnて込る。これらのCPUIの構成は、周
仰であるので、その詳細な説明を省略する。
記号2ないし5で示されて−るのは、入力、出力ボート
であ夛、このうち記号2なりし4で水式nているのは、
データ方向レジスタRAないしRoか設けらnておシ、
入出力ボートとして用すられる。また、記号5で示され
ているのは、人力専用ボートである。
であ夛、このうち記号2なりし4で水式nているのは、
データ方向レジスタRAないしRoか設けらnておシ、
入出力ボートとして用すられる。また、記号5で示され
ているのは、人力専用ボートである。
記号6で示されているのは、発振回路であシ、特に制限
されないが、外付水晶振動子を利用して高N度の基準周
波数信号全形成する。この基準周波数信号によシ、0P
UIで必要と芒nるクロックか形成さnる。また、上記
基準周波数信号は、記号7で示もれてbるタイマーの基
準時間パルスとしても用いられて−る。上記タイマー7
は、記号00UNTで示されているカウンタ、プリスケ
ーラ及び記号0ONTで示ざnているコントローラとに
よつ、て構成されてbる。
されないが、外付水晶振動子を利用して高N度の基準周
波数信号全形成する。この基準周波数信号によシ、0P
UIで必要と芒nるクロックか形成さnる。また、上記
基準周波数信号は、記号7で示もれてbるタイマーの基
準時間パルスとしても用いられて−る。上記タイマー7
は、記号00UNTで示されているカウンタ、プリスケ
ーラ及び記号0ONTで示ざnているコントローラとに
よつ、て構成されてbる。
記号8で示芒れているの[、RAM(ランダム・アクセ
ス・メモリ)であ夛、主として1時データの記憶回路と
して用いられる。
ス・メモリ)であ夛、主として1時データの記憶回路と
して用いられる。
記号9で示されているのは、ROM(IJ−ド・オンリ
ー・メモリ)であシ、各樵情報処理のためのプログラム
が書込まれている。
ー・メモリ)であシ、各樵情報処理のためのプログラム
が書込まれている。
以上の各回路ブロックi、OPU’i中心としてバスB
UGで相互に接続されている。このバスB U 81C
?1 、データバスと、アドレスバスか含マnるもので
ある。
UGで相互に接続されている。このバスB U 81C
?1 、データバスと、アドレスバスか含マnるもので
ある。
この実施例では、前記ソフトウェアの保護機能全付加す
るために、0PUIに次の回路が設けられるものである
。第2図には、ROM続出制限回路の一実施例が示され
てbる。
るために、0PUIに次の回路が設けられるものである
。第2図には、ROM続出制限回路の一実施例が示され
てbる。
同図にお−て、記号10で示されてbるのは、0PUI
に含まnてbる命令レジスタであシ、記号11で示ざn
ているのは、その命令デコーダである。
に含まnてbる命令レジスタであシ、記号11で示ざn
ているのは、その命令デコーダである。
この実施例では、ROM続出制限のために、特定の命令
語811iTFLAGが追加され、これに応じて命令デ
コーダ11に、そのデコード機能が付加さnる。上記命
令デコーダ11で形成された特定の命令語5ITPLA
Gに対応する制御信号に、フリップフロップで構成さn
ているフラグFLAGのセット人力Sに伝えられる。そ
して、その出力信号Qは、アンドゲートG2及びG3の
ゲート制御信号として周込らnて込る。、(゛上記フラ
グFLAG11、。
語811iTFLAGが追加され、これに応じて命令デ
コーダ11に、そのデコード機能が付加さnる。上記命
令デコーダ11で形成された特定の命令語5ITPLA
Gに対応する制御信号に、フリップフロップで構成さn
ているフラグFLAGのセット人力Sに伝えられる。そ
して、その出力信号Qは、アンドゲートG2及びG3の
ゲート制御信号として周込らnて込る。、(゛上記フラ
グFLAG11、。
のりセット人力RICU、オアI−’トa、2通して、
命令デコーダ11で形成されたリセット制御信号RF1
8と、外部リセット端子RB8から入力されたシステム
リセット信号及びパワーオンクリア信号POLが伝えら
れている。
命令デコーダ11で形成されたリセット制御信号RF1
8と、外部リセット端子RB8から入力されたシステム
リセット信号及びパワーオンクリア信号POLが伝えら
れている。
記号12で示されて偽るのは、3値判定回路であシ、特
定の外部制御端子a、からの信号電圧か0ボルト、5ボ
ルト、又は12ボルトの3値のいずnかを判定して、対
応する動作モード信号音S t 1にする。上記3つの
動作モード信号は、互すに競合することのな込動作モー
ドが選ばれておシ、そのうち、上記端子a、の電圧が1
2ボルトのときに形成ざnる信号と上記フラグIPI、
AGの出力信号Qとは、アンドゲートG意に人力され、
この出力が内蔵ROM読出し動作モード信号とされてb
る。
定の外部制御端子a、からの信号電圧か0ボルト、5ボ
ルト、又は12ボルトの3値のいずnかを判定して、対
応する動作モード信号音S t 1にする。上記3つの
動作モード信号は、互すに競合することのな込動作モー
ドが選ばれておシ、そのうち、上記端子a、の電圧が1
2ボルトのときに形成ざnる信号と上記フラグIPI、
AGの出力信号Qとは、アンドゲートG意に人力され、
この出力が内蔵ROM読出し動作モード信号とされてb
る。
また、外部制御端子0!によって、内部パスチェック(
読取シ)−e−ドMOD4’i行なう場合処に、この動
作モードによって内蔵ROMの間接的な読み取)か可能
となるため、上記フラグFLA Gの出力信号Qか七ア
鯖限信号として用りられる。
読取シ)−e−ドMOD4’i行なう場合処に、この動
作モードによって内蔵ROMの間接的な読み取)か可能
となるため、上記フラグFLA Gの出力信号Qか七ア
鯖限信号として用りられる。
丁なわち、上記MOD4信号は、上記フラグFLAGの
出力信号Qと外部端子03からの信号を受けるアントゲ
−)G3によって形成畜nてbる。
出力信号Qと外部端子03からの信号を受けるアントゲ
−)G3によって形成畜nてbる。
上記第2図の回路に加えて、ROM9には、次のような
プログラムと、任意に設定でれるキーコードが設けられ
てbる。第3図には、上記プログラムの一実施例の70
−チャート図が示啄れでいる。
プログラムと、任意に設定でれるキーコードが設けられ
てbる。第3図には、上記プログラムの一実施例の70
−チャート図が示啄れでいる。
この実施例では、8ビツト(1バイト)ocpUであっ
て、8バイトのキーコードを用いる場合が例として示さ
れてbる。
て、8バイトのキーコードを用いる場合が例として示さ
れてbる。
ステップs’rp 1では、レジスタROにループパラ
メータとして、8かセットさnる。
メータとして、8かセットさnる。
ステップBTP2では、レジスタR1にあらかじめ任意
に設定されたキーコード表の先頭アドレスかセットさn
る。
に設定されたキーコード表の先頭アドレスかセットさn
る。
ステップEITP3でに、レジスタR1の内容、丁なわ
ちキーコード貴の先頭アドレスかアキュムレータAK転
送さnる。
ちキーコード貴の先頭アドレスかアキュムレータAK転
送さnる。
ステップ8TP4でに、上記キーコード表の先頭アドレ
スに畳込’ffしている1バイトのキーコードがアキュ
ムレータAK取シ込まnる。
スに畳込’ffしている1バイトのキーコードがアキュ
ムレータAK取シ込まnる。
ステップ87P5では、上記1バイトのキーコードがレ
ジスタR2に転送される。
ジスタR2に転送される。
ステップ8TP6では、レジスタR1かインクレメント
(+1)これ、次のキーコードのアドレスか設定芒れる
。
(+1)これ、次のキーコードのアドレスか設定芒れる
。
ステップBTP7では、外部から人力でれ7r−1バイ
トのキーコードがアキュムレータAに取シ込まれる。
トのキーコードがアキュムレータAに取シ込まれる。
ステップST pBでは、アキュムレータAに取9込ま
nた外部からのキーコードと、レジスタR2に取シ込ま
れて込るROMからの内部キーコードとの比較(排他的
論理和)が行なわれる。
nた外部からのキーコードと、レジスタR2に取シ込ま
れて込るROMからの内部キーコードとの比較(排他的
論理和)が行なわれる。
ステップ8TP9では、上記排他的論理和のうち、tn
ffLか′1′、すなわち上記キーコードが不一致のと
きには、このプログラムの実行を終了きせる。
ffLか′1′、すなわち上記キーコードが不一致のと
きには、このプログラムの実行を終了きせる。
一方、上記1バイトのキーコードか一致している場合に
は、次のステップ8TP10に移行する。
は、次のステップ8TP10に移行する。
ステップ8TP10では、上記レジスタRU’i(ディ
フレメンB−i)とし、その内容かOでない場合には、
ステップ3に移行する。したがって、上記ステップ5T
P3〜s’rptoが8回縁シ返して行なわれたとき、
言い換えれば、8回連続して、1バイトの内部キーコー
ドと、外部からのキーコードとか一致したときに、ステ
ップ5TPIIに移行する。
フレメンB−i)とし、その内容かOでない場合には、
ステップ3に移行する。したがって、上記ステップ5T
P3〜s’rptoが8回縁シ返して行なわれたとき、
言い換えれば、8回連続して、1バイトの内部キーコー
ドと、外部からのキーコードとか一致したときに、ステ
ップ5TPIIに移行する。
ステップ8TP11では、上記第2図に示したフラグF
LAG會セットさせる。
LAG會セットさせる。
したかつて、この実施例の1チツプマイクロコンピユー
タで屯上配プログラムの一行により、64ビツトのキー
コードを正確に人力して、フラグFLAG會セットした
後、端子0tk12ボルトにすることによシ、内蔵RO
Mの読取)か可能となる。
タで屯上配プログラムの一行により、64ビツトのキー
コードを正確に人力して、フラグFLAG會セットした
後、端子0tk12ボルトにすることによシ、内蔵RO
Mの読取)か可能となる。
この実m例でに、上記キーコード葡知らなり第3者か、
上記内MROMの読出しのために、無作意にキーコード
會順次作シ宍し、内部キーコードと一致する1でスキャ
ンする装置を作シ出したとしても、その人力キーコート
二の組み合せは、264通するので、1回の判定に10
0M、、8(マイクロセカンド)かかるとしても、26
4 X 100 MB=5.12 X 10” Hr(
時間)という膨大な時間かかかつてしまうので、現実的
にROMの読出しは不可能である。また、仮に上記フラ
グF L A G’iセットすることかできたとしても
、この実施例では、外部端子k12ボルトの高電圧に4
しなけnば、実際のROMR出しができない。この端子
につbても製造者及び製造依頼者だけか知るようにして
おけば、そのソフトウェア保護の強化が図られる。
上記内MROMの読出しのために、無作意にキーコード
會順次作シ宍し、内部キーコードと一致する1でスキャ
ンする装置を作シ出したとしても、その人力キーコート
二の組み合せは、264通するので、1回の判定に10
0M、、8(マイクロセカンド)かかるとしても、26
4 X 100 MB=5.12 X 10” Hr(
時間)という膨大な時間かかかつてしまうので、現実的
にROMの読出しは不可能である。また、仮に上記フラ
グF L A G’iセットすることかできたとしても
、この実施例では、外部端子k12ボルトの高電圧に4
しなけnば、実際のROMR出しができない。この端子
につbても製造者及び製造依頼者だけか知るようにして
おけば、そのソフトウェア保護の強化が図られる。
上記端子の存在ケ第3者が仮に知っていたとしても、具
体的にどの端子かハ解らiLnので、無作意に外部端子
’ff112ボルトの高電圧にすると、上記3直判定1
回路を有さな一端子につb込、12ボルトもの高電圧t
[:I]加すると、内部回路素子全破壊させてしまう恐
nか生じるので、この点からもソフトウェアの保護を行
なうことかできる。
体的にどの端子かハ解らiLnので、無作意に外部端子
’ff112ボルトの高電圧にすると、上記3直判定1
回路を有さな一端子につb込、12ボルトもの高電圧t
[:I]加すると、内部回路素子全破壊させてしまう恐
nか生じるので、この点からもソフトウェアの保護を行
なうことかできる。
さらに、この実施例でに、キーコードのビット数自身も
、製造依頼者の要求に、応じて藺車に設定できるので、
キーコードのビット数tも仰らなり第3者による上記R
OM読出しtいっそう困難とはせる。
、製造依頼者の要求に、応じて藺車に設定できるので、
キーコードのビット数tも仰らなり第3者による上記R
OM読出しtいっそう困難とはせる。
芒らに1外部から入力するキーコード全複数の入カセー
トのうち、どの人力ボートを周込るか、又は上記複数の
人力ボート2ないし5ケ用いて、異なる人力ボートから
特定の順序によシキーコード會取シ込むようにすること
も、そのプログラムの設定により極めて簡単に行なうこ
とができ、これによシ、いっそうROMのプログラムの
保護の強化を行なうことかできる。
トのうち、どの人力ボートを周込るか、又は上記複数の
人力ボート2ないし5ケ用いて、異なる人力ボートから
特定の順序によシキーコード會取シ込むようにすること
も、そのプログラムの設定により極めて簡単に行なうこ
とができ、これによシ、いっそうROMのプログラムの
保護の強化を行なうことかできる。
一方、製造者及び製造依頼者は、随時にROM読出しが
できるので、テスティング及び不良解析に何ら支障を生
じることはない。
できるので、テスティング及び不良解析に何ら支障を生
じることはない。
また、この実施例では、1チツプマイクロコンピユータ
の持つ多くの機能がそのまま利用でき、上記プログラム
保護のためには、フラグF’LAGと少数のゲートだけ
の簡単な回路を追加するだけで第3者に対する極めて強
力なプログラム保護を図ることかできる。 − この発明に、前記実施例に限定されない。
の持つ多くの機能がそのまま利用でき、上記プログラム
保護のためには、フラグF’LAGと少数のゲートだけ
の簡単な回路を追加するだけで第3者に対する極めて強
力なプログラム保護を図ることかできる。 − この発明に、前記実施例に限定されない。
例えば、上記ROMの読出しに、上記キーコードの一致
によpセットされるフラグFLAGの出力状態のみで制
限及びその解除會行なうものとしてもよ−。
によpセットされるフラグFLAGの出力状態のみで制
限及びその解除會行なうものとしてもよ−。
あるLnH1上記フラグのセットタイミングtトリガと
して、外部からのROM続出し制御信号r受は付けるよ
うにしてもよい。
して、外部からのROM続出し制御信号r受は付けるよ
うにしてもよい。
なお、上記特定の命令語によりフラグ上セツトしてRO
Mの読出し禁止全解除するものであるので、上記実施例
の1チツプマイクロコンピユータでは、外部からの命令
N(プログラム)では動作しなりようになっている。
Mの読出し禁止全解除するものであるので、上記実施例
の1チツプマイクロコンピユータでは、外部からの命令
N(プログラム)では動作しなりようになっている。
上記1チツプマイクロコンピユータのシステム構成は、
棟々変形できるものである。
棟々変形できるものである。
【図面の簡単な説明】
第1図は、この発明が適用さnる1チツプマイクロコン
ピユータの一実施91Jt−示すブロック図、第2図は
、この発明の要部−実施例を示す回路図、 第3図は、この発明の一実施例を示すフローチャート図
である。 1・・・CPU、2なL/kl、5・・・ボート、6・
・・発振回路、7・・・タイマー、8・・・RAM、9
・・・ROM。 10・・・命令レジスタ、11・・・命令デコーダ、1
2・・・3値判定回路。 第 1 図
ピユータの一実施91Jt−示すブロック図、第2図は
、この発明の要部−実施例を示す回路図、 第3図は、この発明の一実施例を示すフローチャート図
である。 1・・・CPU、2なL/kl、5・・・ボート、6・
・・発振回路、7・・・タイマー、8・・・RAM、9
・・・ROM。 10・・・命令レジスタ、11・・・命令デコーダ、1
2・・・3値判定回路。 第 1 図
Claims (1)
- 【特許請求の範囲】 1、内蔵プログラムROMと、あらかじめ任意に足めら
f′LfCキーコード會記憶する手段と、外部から入力
される信号上受けて、上記キーコードと全比較してその
比較一致時のみに特定の命令語を形成する比較判定プロ
グラムと、上記特定の命令語の実行によpセット、1れ
る特定のフラグと、このフラグのセット、リセット情報
t、内蔵プログラムROMの外部からの読出しを行なう
か否かの制御信号の全部又ri1部として用いる内蔵プ
ログラムROM読出制限回路とt含むこと’IF徴とす
るlチップマイクロコンピュータ。 2、上記キーコードの記憶手段は、上記内蔵プログラム
ROM’i用するものであること全特徴とする特許請求
の範v5第1項記載の1チツプマイクロコンピユータ。 3、上Bピキーコードに、複数バイトの2直パターンか
ら成るものであることlej徴とする特許請求の範囲第
1父に第2項記載の1チツプマイクロコンピユータ。 4、上記内蔵プログラムROMの外部からの読出しt行
なうか否かの制御信号は、上記フラグのセット、リセッ
ト情報と、外部から人力される特定の信号との論理的な
組み合せによQ形成されるものであることに%徴とする
特許請求の範囲第1゜第2又は第3項記載の1チツプマ
イクロコンピユータ ′ □ 5、上記外部から人力されるイぎ号ば、複数の異なる人
出力ボートから、あらかじめ定められた111序に従っ
て取や込まnるものでおることを特徴とする特許請求の
範囲第1.第2.第3又は第4項艷載の1チツプマイク
ロコンピユータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57081456A JPS58200345A (ja) | 1982-05-17 | 1982-05-17 | 1チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57081456A JPS58200345A (ja) | 1982-05-17 | 1982-05-17 | 1チツプマイクロコンピユ−タ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63304113A Division JPH021019A (ja) | 1988-12-02 | 1988-12-02 | 1チップマイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58200345A true JPS58200345A (ja) | 1983-11-21 |
Family
ID=13746900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57081456A Pending JPS58200345A (ja) | 1982-05-17 | 1982-05-17 | 1チツプマイクロコンピユ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58200345A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62164184A (ja) * | 1986-01-14 | 1987-07-20 | Casio Comput Co Ltd | テストプログラム起動方法及びテストプログラム起動装置 |
KR100468615B1 (ko) * | 2002-04-02 | 2005-01-31 | 매그나칩 반도체 유한회사 | 내부 프로그램 코드 보호 장치 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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1982
- 1982-05-17 JP JP57081456A patent/JPS58200345A/ja active Pending
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