JPH04168700A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリを内蔵した集積回路装置に関する。

［従来の技術］ ＣＰＵ　（中央処理装置）、周辺回路及びＲＯＭ（読み
だし専用メモリ）等からなるシステムを１つの半導体チ
ップ上に形成した従来の集積回路装置は、そのＲＯＭの
良否を判定するために、テストモードを設定することに
よりＲＯＭに書き込まれているデータを外部に読み出す
ことができるように構成されており、この読み出された
データと所定のデータとを比較することによってＲＯＭ
の良否を判定している。

［発明が解決しようとする課題］ しかしながら、上記の従来の集積回路装置においては、
誰でもこのＲＯＭのデータを容易に入手することができ
るので、ＲＯＭ内のデータを秘密にしておくことができ
ないという問題がある。

本発明は上記問題に鑑みなされたものであり、メモリ内
に記憶されているデータを外部に読み出すことなく、該
メモリの良否を判定することのできる集積回路装置を提
供することにある。

［課題を解決するための手段］ 本発明の前記目的は、メモリ及びデータ入出力回路を含
む集積回路装置であって、前記メモリの良否を判定すべ
くテストモードが設定されたときに前記データ入出力回
路を外部からデータを入力することのみが可能な状態に
設定する手段と、前記テストモードが設定されたときに
外部から供給されるデータと前記メモリから読み出され
たデータとを比較する手段と、比較の結果を外部に出力
する手段とを備えたことを特徴とする集積回路装置によ
って達成される。

［作用］ 集積回路装置に内蔵されたＲＯＭ等のメモリに書き込ま
れているデータが正常であるか否かを判定する際、まず
テストモードを設定する。これにより、データ入出力回
路は、データを出力することが禁止され、データを入力
することのみが可能な状態になる。この状態で外部から
所定のデータを集積回路装置に入力する。集積回路装置
はこの入力されたデータとメモリから読みａしたデータ
とを比較し、これらが一致するか否かを示す信号を外部
に出力する。これにより、メモリの機密性を損なうこと
なくメモリの良否を判定することができる。

［実施例コ 以下、図面を参照して本発明の詳細な説明する。第１図
は本発明に係る集積回路装置の一実施例を示す要部ブロ
ック図、第２図は第１図の比較回路の具体例を示す回路
図、第３図は第１図の出力制御部の具体例を示す回路図
である。

第１図の集積回路装置は、不図示のＣＰＵとこのＣＰＵ
に関連する周辺回路及びメモリを含んでなる。

第１図において、１１はＲＯＭ、１２は外部との間でデ
ータの入出力を行うデータ入出力部でありデータバス１
３を介してデータ入出力端子１４に接続されている。１
６はデータ入出力部１２及び内部データバス１５ａを経
て外部から入力されるデータＤＥＸＴと内部データバス
１５ｂを経てＲＯＭＩＩから読み出されるデータＤＲｏ
Ｍとを比較する比較回路、１７はＲＯＭＩＩのテスト時
、データ入出力部１２を入力のみが可能な状態に設定す
るとともに比較回路１６をアクティブにする制御回路、
１８は比較結果を所定のタイミングで１回だけ出力する
ための出力制御部である。

さらに、この集積回路装置にはＲＯＭＩＩのアドレスを
指定するアドレス信号ａを入力するための入力端子１９
、ＲＯＭ１１をアクティブにするＲＯＭ選択信号すを入
力するための入力端子２０．ＲＯＭ１１にデータの読み
出しを命令−するＲＯＭデータ出力信号Ｃを入力するた
めの入力端子２１、及び出力制御部１８から出力される
比較結果信号ｄを外部に取り出すための出力端子２２が
備えられている。

次に、第２図を参照して第１図の比較回路１６の具体的
な構成例を説明する。第２図の比較回路は、外部からの
８ビツトのデータＤＥｘＴとＲＯＭＩＩから読み出され
た８ビツトのデータＤＲｏＭとを各ビット毎に比較する
ためのものであり、各ビット（Ｄｉ〜Ｄ？）に１対１に
対応する８個のビット比較回路２３を備えている。

各ビット比較回路２３はＡＮＤゲートＧ１、ＮＯＲゲー
トＧ２及びこれらのゲートの出力に接続されたＯＲゲー
トＧ３から構成される。例えば、データＤ　　及びデー
タＤＲＯＭの第１位のビットＤＯがＸＴ 互いに等しい場合には、第２図の最上部のビット比較回
路２３のＯＲゲートＧ３から“１”が出力され、異なる
場合には“０”が出力される。

各ビット比較回路の出力はＮＡＮＤゲートＧ４の入力に
接続されており、このＮＡＮＤゲートＧ４の出力が１バ
イト、即ちＤＯ〜Ｄ７についての比較の結果を示す１バ
イト比較結果信号ｅとなる。ＤＯ〜Ｄ７のすべてについ
てデータＤＥｘＴとデータＤＲＯＭとが一致している場
合はＡＮＤゲートＧ４の入力はすべて“１”であり、従
って１バイト比較結果信号は“０”となる。

次に、第３図を参照して第１図の出力制御部１８の具体
的な構成例を説明する。この出力制御部Ｉ８は直列に接
続された１３段のＤフリップフロップＦｌ、Ｆ２．・・
・、Ｆ１３を備えており８にバイトのＲＯＭ容量に対応
した回路構成となっている。フリップフロップＦｌ、　
Ｆ２．　・、　Ｆ１３は、外部からのデータＤＥｘＴ及
びＲＯＭＩＩから読み出されたデータＤＲｏＭの各１バ
イト分のデータが一致している時に比較回路２３から出
力される１バイト比較結果信号の数をカラントアップす
るカウンタであり、８にバイトのすべてについてデータ
が一致すると最終段のフリップフロップＦ１３から“１
”がＡＮＤゲート２４の一方の入力に供給される。

ＡＮＤゲート２４の他方の入力にはインバータ２５を介
してＲＯＭＩＩをテストする際に“０”に設定される信
号ＲＯＭＴＳＴが供給されるので、比較結果信号ｄはテ
ストモード時のみ出力される。

次に上記の構成を有する集積回路装置の動作を説明する
。

テストモードが選択されると、制御回路１７はデータ入
出力部１２を入力のみ可能な状態に設定するとともに比
較回路１６をアクティブにし、さらに信号ＲＯＭＴＳＴ
を“０”にする。この状態で外部からアドレス信号ａＳ
ＲＯＭ選択信号す、ＲＯＭデータ出力信号Ｃが夫々入力
端子１９．２０．２１を介してＲＯＭ１ｌに供給される
とＲＯＭＩＩに記憶されているデータＤＲｏＭが順次読
み出されて比較回路１６に入力され、外部からデータ入
出力端子１４を介して順次比較回路１６に入力されるデ
ータＤＥＸＴと１バイト毎に比較される。

これらの１バイトのデータが一致している場合は比較回
路１６は“０”を１バイト比較結果信号ｅとして出力制
御部１８に供給する。８にバイトのすべてについてＤＲ
ＯＭとＤＥＸＴが一致している場合は、出力制御回路１
８は２１３個の“０”を受は取り、最終段のフリップフ
ロップＦ１３からＲＯＭＩＩが正常であることを示す比
較結果信号ｄがＡＮＤゲート２４を経て出力端子２２か
ら外部に出力される。

尚、上記実施例ではＲＯＭＩＩの容量は８にバイトであ
るが、出力制御部１８のフリップフロップの段数を変え
ることにより、２にバイト、４にバイト、１６にバイト
、３２にバイト等、任意のＲＯＭ容量に対応することが
できる。

［発明の効果コ 本発明の集積回路装置は、内蔵のメモリの良否を判定す
べくテストモードが設定された時に、データ入出力部を
入力のみが可能な状態に設定するとともに、外部から入
力されるデータとメモリから読み出されたデータとを集
積回路装置の内部て比較し、メモリ内のデータとは異な
る信号により比較結果を外部に出力するように構成され
ているので、メモリに記憶されているデータの機密性を
保つことが可能になる。

【図面の簡単な説明】

第１図は本発明の集積回路装置の実施例の構成を示すブ
ロック図、第２図は第１図の比較回路の回路図、第３図
は第１図の出力制御部の回路図である。 １１・・・・・・ＲＯＭ、１２・・・・・・データ入出
力部、１６・・・・・・比較回路、１７・・・・・・制
御回路、１８・・・・・・出力制御部、Ｇ１・・・・・
・ＡＮＤゲート、Ｇ２・・・・・・ＮＯＲゲート、Ｇ３
・・・・・・ＯＲゲート、Ｆ１〜Ｆ１３・・・・・・フ
リップフロップ。 、２３ 第２図 図

Claims (1)

【特許請求の範囲】
1. メモリ及びデータ入出力回路を含む集積回路装置であっ
   て、前記メモリの良否を判定すべくテストモードが設定
   されたときに前記データ入出力回路を外部からデータを
   入力することのみが可能な状態に設定する手段と、前記
   テストモードが設定されたときに外部から供給されるデ
   ータと前記メモリから読み出されたデータとを比較する
   手段と、比較の結果を外部に出力する手段とを備えたこ
   とを特徴とする集積回路装置。