JPH06119251A

JPH06119251A - 読み出し専用メモリ

Info

Publication number: JPH06119251A
Application number: JP26469392A
Authority: JP
Inventors: 正治 ▲吉▼井; Masaharu Yoshii
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-10-02
Filing date: 1992-10-02
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】マスクＲＯＭ単品のデータ機密保持を行うこ
とができる読み出し専用メモリを提供する。【構成】入力されたシステムアドレス信号Ａ₀〜Ａ₁₈
に対応するデータを出力する主メモリー１０と、入力さ
れたシステムアドレス信号Ａ₀〜Ａ₃に対応するデータを
出力する副メモリー２０と、主メモリー１０の出力デー
タと、副メモリー２０の出力データと、切換信号Ｓとが
入力され、切換信号Ｓに応じて主メモリー１０の出力デ
ータもしくは副メモリー２０の出力データの一方を出力
する切換手段５０とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを機密保持でき
る読み出し専用メモリに関する。

【０００２】

【従来の技術】従来、この種の読み出し専用メモリは、
たとえば、ワンチップマイコンに内蔵されたマスクＲ
ＯＭデータのアドレス信号にスクランブルを掛けること
や、シングルチップコンピュータに内蔵されたマスク
ＲＯＭのデータを、あるゲート制御手段によってデータ
出力することによって、データの機密保持を計ってい
る。

【０００３】

【発明が解決しようとする課題】ところで、上記従来の
技術は、いずれもＣＰＵと、マスクＲＯＭを１チッ
プに集積したシステムについて、マスクＲＯＭが格納す
るデータの機密保持を図る技術である。

【０００４】したがって、上記チップから上記マスクＲ
ＯＭだけを取りはずせば、ＰＲＯＭライター等で上記マ
スクＲＯＭが格納するデータを簡単に読めるので、マス
クＲＯＭが格納するデータの機密を保持できなくなって
しまうという問題があった。

【０００５】つまり、従来の技術は、マスクＲＯＭとＣ
ＰＵ等との融合システムであることが前提条件となって
おり、マスクＲＯＭ単品のデータ機密保持を行うことが
できないという問題がある。

【０００６】そこで、本発明の目的は、マスクＲＯＭ単
品のデータ機密保持を行うことができる読み出し専用メ
モリを提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の読み出し専用メモリは、入力されたシステ
ムアドレスに対応するデータを出力線に出力する主メモ
リーと、入力されたシステムアドレスに対応するデータ
を出力線に出力する副メモリーと、上記主メモリーの出
力線と、上記副メモリーの出力線と、切換信号が入力さ
れる切換信号入力ポートとに接続され、上記切換信号入
力ポートから入力された切換信号に応じて、上記主メモ
リーの出力データが出力ポートから出力されるようにす
る第１接続状態と、上記副メモリの出力データが上記出
力ポートから出力されるようにする第２接続状態とを切
換える切換手段とを備えることを特徴としている。

【０００８】また、予め設定された内部アドレスを有
し、この内部アドレスと上記システムアドレスとを比較
し、上記内部アドレスと上記システムアドレスとが一致
したときに、上記切換手段を上記第２接続状態にする一
方、上記内部アドレスと上記システムアドレスとが一致
していないときに、上記切換手段を上記第１切換状態と
するような切換信号を上記切換手段に出力する切換信号
生成手段とを備えることが望ましい。

【０００９】

【作用】上記構成によれば、この発明の読み出し専用メ
モリのユーザは、上記システムアドレスに対応して上記
切換信号の論理レベルを独自に設定することによって、
上記システムアドレスに対応して、上記主メモリに格納
されたデータと上記副メモリに格納されたデータとがど
のような組み合わせ方で出力ポートから出力されるのか
を、自由に選択することができる。したがって、第三者
が上記主メモリと副メモリとを取り外して、主メモリの
データと副メモリのデータとを読み出してみても、上記
両データの組み合わせ方が分からないので、意味のある
内容を知ることができない。したがって、本発明によれ
ば、マスクＲＯＭ単品のデータ機密保持を行うことがで
きる。

【００１０】すなわち、この発明は、従来の読み出し専
用メモリに比べて、次の,,,,の利点を有す
る。ＰＲＯＭライターでの読み出しだけでは、正しいデー
タの再現が理論的に不可能である。従来の非機密保持システムとも、マスクＲＯＭ単体と
その応用システム上の互換性がある。を承知の第三者がデータをそのままコピーして、本
発明を応用した商品を持つマスクＲＯＭメーカに発注し
ても、全くのコピーである可能性を、発注時点でチェッ
クできる。機密保持機能追加に伴うコスト増を少なくできる。アクセスタイム劣化への影響が少ない。

【００１１】また、上記切換信号生成手段を備える場合
には、上記システムアドレスと上記内部アドレスとが一
致しているときには、上記切換手段は、第２接続状態に
なって副メモリが格納しているデータが出力ポートから
出力される。一方、上記システムアドレスと上記内部ア
ドレスとが一致していないときには、上記切換手段は、
第１接続状態になって、主メモリが格納しているデータ
が出力ポートから出力される。

【００１２】

【実施例】以下、本発明を図示の実施例に基づいて、詳
細に説明する。

【００１３】図１は、本発明の読み出し専用メモリーの
実施例の主要部を示すブロック図である。図１におい
て、１０は主メモリーとしての８Ｍビットのメインマス
クＲＯＭ、２０は副メモリーとしてのサブマスクＲＯ
Ｍ、５０は切換回路である。

【００１４】上記メインマスクＲＯＭ１０は、１９本の
アドレス入力から入力されるシステムアドレスＡ₀〜Ａ
₁₈および入力信号／ＣＥ,／ＯＥに応じて、各番地のデ
ータが１６ビット幅で出力線１００〜１１５から出力さ
れる。

【００１５】上記副メモリーとしてのサブマスクＲＯＭ
２０は、１６番地×１６ビット構成のＲＯＭマトリクス
であり、システムアドレスＡ₀〜Ａ₃の値に応じて１６番
地の内の１番地が選択され、その番地のＲＯＭデータが
１６ビット幅で出力線２００〜２１５に出力される。

【００１６】上記切換回路５０は、ＡＮＤ−ＯＲ回路３
００〜３１５で構成されている。この切換回路５０は、
切換信号Ｓの状態(“０"か“１"か)に応じて、主メモリ
ーとしてのメインマスクＲＯＭ１０から入力されたデー
タを出力する接続状態と、副メモリーとしてのサブマス
クＲＯＭ２０から入力されたデータを出力する接続状態
とが切り換わる。

【００１７】すなわち、上記ＡＮＤーＯＲ回路３００〜
３１５で構成した切換回路３０は、切換信号Ｓ＝“０"
のときに、メインマスクＲＯＭ１０の出力線１００〜１
１５から出力されるデータを出力ポートＤ₀〜Ｄ₁₅に出
力する。一方、上記切換回路３０は、切換信号Ｓ＝
“１"のときにサブマスクＲＯＭ２０の出力線２００〜
２１５から出力されるデータを、出力ポートＤ₀〜Ｄ₁₅
に出力する。

【００１８】上記サブマスクＲＯＭ２０は、図２に示す
ように、システムアドレスＡ₀〜Ａ₃のデコーダ２１とメ
モリーマトリクス２２およびセンスアンプ２２１５〜２
２００を備えている。上記デコーダ２１とメモリーマト
リクス２２とはワード線２１００〜２１１５で接続され
ており、上記センスアンプ２２００〜２２１５は、ビッ
ト線２３００〜２３１５によって、上記メモリーマトリ
クス２２に接続されている。

【００１９】上記デコーダ２１は、システムアドレスＡ
₀〜Ａ₃の論理状態に応じて、メモリーマトリクス２２に
接続されたワード線２１００〜２１１５の内のいずれか
１つだけを選択する。上記デコーダ２１が選択したワー
ド線は“Ｈ"レベルになる。また、上記デコーダ２１が
選択しなかったワード線は“Ｌ"レベルになる。

【００２０】図３に、図２に示した各ワード線２１００
〜２１１５とビット線２３００〜２３１５が交わるとこ
ろに配置された回路２７を６回路だけ示している。図３
に示すように、上記回路２７,２７…は、それぞれ、Ｎ
チャネルＭＯＳトランジスタ３０,３１…で構成されて
いる。上記ＮチャネルＭＯＳトランジスタ３０,３１…
は、いずれもソースが接地されている。そして、ワード
線２１００は、トランジスタ３０,３２,３４のゲートに
接続されている。また、ワード線２１０１は、トランジ
スタ３１,３３,３５のゲートに接続されている。また、
ビット線２３００はトランジスタ３０,３１のドレイン
に接続されている。また、ビット線２３０１はトランジ
スタ３２,３３のドレインに接続されている。また、ビ
ット線２３０２はトランジスタ３４,３５のドレインに
接続されている。

【００２１】図６に、図１に示した切換回路３０に切換
信号Ｓを出力する切換信号生成手段としてのアドレス一
致検知部のブロック図を示す。図６に示すように、上記
アドレス一致検出部は、アドレス一致検知回路６００〜
６１５とオアゲート６１６とで構成されている。

【００２２】上記アドレス一致検知回路６００〜６１５
の内部構成を図７に示す。図７に示すように、上記アド
レス一致検知回路は、排他的論理和７００〜７１８を含
んでいる。また、上記アドレス一致検知回路は、内部ア
ドレス設定回路７０００〜７０１８を含んでいる。この
内部アドレス設定回路７０００〜７０１８は、電源電圧
Ｖccとグランドとの間に接続されたスイッチＳＷと抵抗
Ｒが構成している。そして、上記排他的論理和７００〜
７１８には、上記内部アドレス設定回路７０００〜７０
１８からの内部アドレスＺ０〜Ｚ１８と、システムアド
レスＡ₀〜Ａ₁₈とが入力される。

【００２３】したがって、上記アドレス一致検知回路
は、内部アドレスＺ０〜Ｚ１８とシステムアドレスＡ₀
〜Ａ₁₈とが一致したときに、信号Ｓi(i＝０〜１５) を
“１"にする一方、上記内部アドレスＺi (Ｚ０〜Ｚ１
８)とシステムアドレスＡ₀〜Ａ₁₈とが一致していないと
きには、信号Ｓi を“０"にする。図６を参照すればわ
かるように、上記信号Ｓｉが“１"になると切換信号Ｓ
が“１"になり、上記信号Ｓi（ｉ＝０〜１５）のすべて
が“０"になると切換信号Ｓが“０"になる。

【００２４】次に、図４に、切換信号Ｓの値と上記シス
テムアドレスＡi (i ＝０〜１８)および上記メインマス
クＲＯＭ１０に格納されているデータと上記サブマスク
ＲＯＭ２０に格納されているデータの一例を示す。

【００２５】上記メインマスクＲＯＭ１０の容量は８Ｍ
バイトであるので、図４に示すように、データ幅１６ビ
ットで０番地から７ＦＦＦＦh番地までのデータを格納
できる。また、上記サブマスクＲＯＭ２０は、データ幅
１６ビットで０番地からＦh番地までのデータを格納で
きる。

【００２６】図４において、切換信号Ｓ＝“１"に隣接
する枠内に記載されたシステムアドレス(１６進数)“０
００００"〜“００００７"および“００００Ｆ"および
“７ＦＦＦ８"〜“７ＦＦＦＥ"は、上記アドレス一致検
知回路６００〜６１５の内部で設定された内部アドレス
と一致している。

【００２７】そして、図７および図６に基づいて説明し
たように、図４に示すシステムアドレスＡ₀〜Ａ₁₈が、
上記内部アドレスと一致したときに、上記アドレス一致
検知部は上記切換信号Ｓを“１"にする。すると、シス
テムアドレスの下位４ビットＡ₃〜Ａ₀で指定されるサブ
マスクＲＯＭ２０が格納しているデータ(図４参照)が切
換回路３０から出力される。

【００２８】一方、上記システムアドレスＡ₀〜Ａ
₁₈が、上記内部アドレスと一致していないときには、上
記アドレス一致検知部は上記切換信号Ｓを“０"にす
る。すると、メインマスクＲＯＭ１０が格納しているデ
ータ(図４参照)が切換回路３０から出力される。

【００２９】次に、図５に、具体的に上記システムアド
レスＡi を０番地→１番地→８番地→９番地→Ｆh番地
→１０h番地→７ＦＦＦＦh番地→７ＦＦＦＥh番地と変
化させた時に、この実施例の読み出し専用メモリが出力
するデータを示す。図５に示すように、まず、０番地を
アクセスする時は、上記アドレス一致検知部に予め設定
されている内部アドレスとシステムアドレスとが一致し
ているので、上記アドレス一致検知部は、切換信号Ｓを
“１"にする。すると、この実施例は、サブマスクＲＯ
Ｍ２０の０番地のデータ０１２３hを出力する。

【００３０】次に、１番地をアクセスする。この１番地
も上記内部アドレスと一致しているので、切換信号Ｓが
“１"になり、この実施例は、サブマスクＲＯＭ２０の
１番地のデータ４５６７hを出力する。

【００３１】次に、８番地をアクセスする。この８番地
は上記内部アドレスと一致していないので、切換信号Ｓ
が“０"になる。したがって、この実施例は、メインマ
スクＲＯＭ１０の８番地のデータ０９８７hを出力す
る。以下同様に、上記実施例は、図５に示すように、上
記システムアドレスと上記内部アドレスとが一致してい
るときにはサブマスクＲＯＭ２０が格納しているデータ
を出力し、上記システムアドレスと上記内部アドレスと
が一致していないときにはメインマスクＲＯＭ１０が格
納しているデータを出力する。

【００３２】このように、この読み出し専用メモリのユ
ーザは、上記各アドレス一致検知回路６００〜６１５の
各内部アドレスＺ０〜Ｚ１８を独自に設定することによ
って、上記システムアドレスに対応して、上記メインマ
スクＲＯＭに格納されたデータと上記サブマスクＲＯＭ
に格納されたデータとがどのような組み合わせ方で出力
されるのかを、自由に選択することができる。したがっ
て、第三者が、図１に示したメインマスクＲＯＭ１０の
データとサブマスクＲＯＭ２０のデータとを読み出して
みても、上記両データの組み合わせ方が分からないの
で、意味のある内容を知ることができない。したがっ
て、上記実施例によれば、マスクＲＯＭ単品のデータ機
密保持を行うことができる。

【００３３】すなわち、上記実施例によれば、上記アド
レス一致検知回路６００〜６１５の内部アドレスを設定
した特定のマスクＲＯＭユーザだけが、システムアドレ
スと切換信号Ｓとの関係を知っている。したがって、メ
モリのメーカや、他の第三者にデータが漏れにくくな
る。

【００３４】また、切換信号Ｓ＝“１"に対応するアド
レスのメインマスクＲＯＭ１０には、どの様なデータを
入れておいても良く、マスクＲＯＭユーザが適当に決め
る。

【００３５】繰り返すと、上記切換信号Ｓとシステムア
ドレスとの関係は、特定のマスクＲＯＭユーザだけが知
ることができる。したがって、第３者がマスクＲＯＭ１
０,２０のデータをそのままコピーしても、それだけで
は全く意味の無いデータしか得ることができないのであ
り、マスクＲＯＭ単体からのコピー防止という意味で
は、ほぼ完全なデータ機密保持を達成できる。

【００３６】また、図４に示した切換信号Ｓとシステム
アドレスとの対応関係の場合には、上記アドレス一致検
知回路６００〜６１５の論理を簡単化して、回路規模を
より縮小することができる。

【００３７】ところで、まれな場合として、メインマス
クＲＯＭ１０とサブマスクＲＯＭ２０の双方のデータを
そのままそっくりコピーした第三者が、この実施例のマ
スクＲＯＭを有するメーカに、上記ユーザが独自に発注
する場合も考えられる。これについては、以下の様な対
応が考えられる。

【００３８】サブマスクＲＯＭ２０の内容をマスクＲＯ
Ｍメーカが蓄積記憶する。そして、新たな受注が入るた
びに、そのサブマスクＲＯＭ２０の内容を過去蓄積した
サブマスクＲＯＭ２０の内容と逐一比較し、もし新規受
注品に同一コードの物があれば、上記マスクＲＯＭメー
カが、更にメインマスクＲＯＭ１０の内容も逐一比較
し、第３者のコピーの可能性をチェックできる。尚、上
記付加ＲＯＭ２０のコードが偶然同一コードになる確率
は、１／(２¹⁶)¹⁶＝１／２²⁵⁶であり、ほとんど起こり
得ない確率である。更にＲＯＭ１０まで同一になる確率
は１／｛（２¹⁶）⁵²⁴²⁸⁸・（２¹⁶）²⁵⁶｝であり、限り
なく０に近い。

【００３９】尚、上記メインマスクＲＯＭおよび上記サ
ブマスクＲＯＭのビット構成やビット容量は、上記実施
例の値に限らず、ビット構成やビット容量の値を増減さ
せても良い。また、上記切換信号Ｓの極性をプログラム
可能にしてもよく、また、上記切換信号Ｓの信号線を複
数本にして、上記切換信号をコード信号で出力しても良
い。

【００４０】

【発明の効果】以上の説明より明らかなように、本発明
の読み出し専用メモリは、入力されたシステムアドレス
信号に対応するデータを出力線に出力する主メモリー
と、入力されたシステムアドレス信号に対応するデータ
を出力線に出力する副メモリーと、上記主メモリーの出
力線と、上記副メモリーの出力線と、切換信号が入力さ
れる切換信号入力ポートとに接続され、上記切換信号入
力ポートから入力された切換信号に応じて、上記主メモ
リーの出力データが出力ポートから出力されるようにす
る第１接続状態と、上記副メモリの出力データが上記出
力ポートから出力されるようにする第２接続状態とを切
換える切換手段とを備えたものである。

【００４１】したがって、この発明の読み出し専用メモ
リのユーザは、上記システムアドレスに対応して上記切
換信号の論理レベルを独自に設定することによって、上
記システムアドレスに対応して、上記主メモリに格納さ
れたデータと上記副メモリに格納されたデータとがどの
ような組み合わせ方で出力ポートから出力されるのか
を、自由に選択することができる。したがって、第三者
が上記主メモリのデータと副メモリのデータとを読み出
してみても、上記両データの組み合わせ方が分からない
ので、意味のある内容を知ることができない。したがっ
て、本発明によれば、マスクＲＯＭ単品のデータ機密保
持を行うことができる。

【００４２】さらに、本発明によれば、従来システムと
の互換性(切換信号の無いシステムからの上位互換可能)
を維持しつつ、かつ簡単な回路の追加による価格上昇の
少ないデータの機密保持を可能にできる。

【図面の簡単な説明】

【図１】本発明の読み出し専用メモリの実施例の主要
部のブロック図である。

【図２】上記実施例のサブマスクＲＯＭの回路図であ
る。

【図３】上記実施例のサブマスクＲＯＭのメモリマト
リクスの回路図である。

【図４】上記実施例の切換信号ＳとアドレスとＲＯＭ
に格納されているデータとの関係を示す図である。

【図５】上記実施例に入力されたシステムアドレス
と、上記実施例の出力データとの具体例を示す図であ
る。

【図６】上記実施例の切換信号生成手段としてのアド
レス一致検知部のブロック図である。

【図７】上記実施例のアドレス一致検知部を構成する
アドレス一致検知回路の回路図である。

【符号の説明】

１０…メインマスクＲＯＭ、１００〜１１５,２００〜
２１５…出力線、２０…サブマスクＲＯＭ、２１…デコ
ーダ、２１００〜２１１５…ワード線、２３００〜２３
１５…ビット線、２２００,２２１５…センスアンプ、
５０…切換回路、３００〜３１５…ＡＮＤーＯＲ回路。

Claims

【特許請求の範囲】

【請求項１】入力されたシステムアドレス信号に対応
するデータを出力線に出力する主メモリーと、入力されたシステムアドレス信号に対応するデータを出
力線に出力する副メモリーと、上記主メモリーの出力線と、上記副メモリーの出力線
と、切換信号が入力される切換信号入力ポートとに接続
され、上記切換信号入力ポートから入力された切換信号
に応じて、上記主メモリーの出力データが出力ポートか
ら出力されるようにする第１接続状態と、上記副メモリ
の出力データが上記出力ポートから出力されるようにす
る第２接続状態とを切換える切換手段とを備えたことを
特徴とする読み出し専用メモリ。
【請求項２】請求項１に記載の読み出し専用メモリに
おいて、予め設定された内部アドレスを有し、この内部
アドレスと上記システムアドレスとを比較し、上記内部
アドレスと上記システムアドレスとが一致したときに、
上記切換手段を上記第２接続状態にする一方、上記内部
アドレスと上記システムアドレスとが一致していないと
きに、上記切換手段を上記第１切換状態するような切換
信号を上記切換手段に出力する切換信号生成手段とを備
えたことを特徴とする読み出し専用メモリ。