JP3039479B2 - 拡張ｂｉｏｓ保護システム - Google Patents
拡張ｂｉｏｓ保護システムInfo
- Publication number
- JP3039479B2 JP3039479B2 JP9268815A JP26881597A JP3039479B2 JP 3039479 B2 JP3039479 B2 JP 3039479B2 JP 9268815 A JP9268815 A JP 9268815A JP 26881597 A JP26881597 A JP 26881597A JP 3039479 B2 JP3039479 B2 JP 3039479B2
- Authority
- JP
- Japan
- Prior art keywords
- bios
- register
- bus
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Storage Device Security (AREA)
- Stored Programmes (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、拡張ＢＩＯＳ保護
システムに関し、特に、認証キーによりＢＩＯＳの内容
を保護する拡張ＢＩＯＳ保護システムに関する。
システムに関し、特に、認証キーによりＢＩＯＳの内容
を保護する拡張ＢＩＯＳ保護システムに関する。
【０００２】
【従来の技術】従来、コンピュータにおいて、ベーシッ
ク・インプット・アウトプット・オペレーティング・シ
ステム（以降、ＢＩＯＳと記す）は、フラッシュＲＯＭ
等で構成され、再書き込みが可能となっている。
ク・インプット・アウトプット・オペレーティング・シ
ステム（以降、ＢＩＯＳと記す）は、フラッシュＲＯＭ
等で構成され、再書き込みが可能となっている。
【０００３】また、機能の多様化に伴い、基本的な機能
が含まれる標準ＢＩＯＳと付加的な機能が含まれる拡張
ＢＩＯＳとの２種類のＢＩＯＳを持つコンピュータが増
加している。
が含まれる標準ＢＩＯＳと付加的な機能が含まれる拡張
ＢＩＯＳとの２種類のＢＩＯＳを持つコンピュータが増
加している。
【０００４】この種の技術としては、たとえば、「特開
平８−６９３７６号公報」記載の技術が存在する。
平８−６９３７６号公報」記載の技術が存在する。
【０００５】この公報記載の「ＢＩＯＳの書き換え制御
回路」は、ＢＩＯＳを格納する不揮発メモリを上位部分
・下位部分に機能分割し、上位部分に標準ＢＩＯＳを、
下位部分に拡張ＢＩＯＳを格納したものである。そし
て、ＢＩＯＳの書き換えに際し、まず、下位部分に新し
い基本ＢＩＯＳを書き込み、基本ＢＩＯＳが常に存在す
るようにし、ＢＩＯＳの書き込みの途中に予期せぬ電源
断が発生しても、コンピュータの動作が回復できるよう
にしている。
回路」は、ＢＩＯＳを格納する不揮発メモリを上位部分
・下位部分に機能分割し、上位部分に標準ＢＩＯＳを、
下位部分に拡張ＢＩＯＳを格納したものである。そし
て、ＢＩＯＳの書き換えに際し、まず、下位部分に新し
い基本ＢＩＯＳを書き込み、基本ＢＩＯＳが常に存在す
るようにし、ＢＩＯＳの書き込みの途中に予期せぬ電源
断が発生しても、コンピュータの動作が回復できるよう
にしている。
【０００６】
【発明が解決しようとする課題】上述した従来の技術の
問題点は、不揮発ＲＯＭ、フラッシュＲＯＭ等に格納さ
れたＢＩＯＳに対するセキュリティーが確保できないこ
とである。その理由は、不揮発ＲＯＭやフラッシュＲＯ
Ｍ内に保存しているＢＩＯＳは、起動中からＯＳ起動後
にいたるまで、ＣＰＵ等からのアクセス可能空間に存在
するため、ユーザによって容易に読み出し、または書き
込みすることができるからである。
問題点は、不揮発ＲＯＭ、フラッシュＲＯＭ等に格納さ
れたＢＩＯＳに対するセキュリティーが確保できないこ
とである。その理由は、不揮発ＲＯＭやフラッシュＲＯ
Ｍ内に保存しているＢＩＯＳは、起動中からＯＳ起動後
にいたるまで、ＣＰＵ等からのアクセス可能空間に存在
するため、ユーザによって容易に読み出し、または書き
込みすることができるからである。
【０００７】本発明の目的は、ユーザーからのアクセス
に対しセキュリティーを確保した拡張ＢＩＯＳ保護シス
テムを実現することである。
に対しセキュリティーを確保した拡張ＢＩＯＳ保護シス
テムを実現することである。
【０００８】
【課題を解決するための手段】本発明の第１の拡張ＢＩ
ＯＳ保護システムは、 （ａ）上位バンクに標準ＢＩＯＳを格納し、下位バンク
に拡張ＢＩＯＳを格納するフラッシュＲＯＭと、 （ｂ）前記標準ＢＩＯＳをアクセスするのか前記拡張Ｂ
ＩＯＳをアクセスするのかを指定する情報を格納する指
定レジスタと、前記拡張ＢＩＯＳのアクセスを許可する
第１の認証キーを格納する認証キーレジスタと、前記拡
張ＢＩＯＳのアクセス時に操作者により入力された第２
の認証キーを格納する入力レジスタと、前記認証キーレ
ジスタの出力および前記入力レジスタの出力を比較する
比較回路と、前記比較回路の出力を格納する出力レジス
タと、前記指定レジスタの出力が前記拡張ＢＩＯＳを示
しかつ前記出力レジスタの出力が比較一致を示した場合
に前記下位バンクの拡張ＢＩＯＳを指し示すアドレスを
前記フラッシュＲＯＭに出力するアドレスセレクタとを
備えるバンク切り替え回路と、を有する。
ＯＳ保護システムは、 （ａ）上位バンクに標準ＢＩＯＳを格納し、下位バンク
に拡張ＢＩＯＳを格納するフラッシュＲＯＭと、 （ｂ）前記標準ＢＩＯＳをアクセスするのか前記拡張Ｂ
ＩＯＳをアクセスするのかを指定する情報を格納する指
定レジスタと、前記拡張ＢＩＯＳのアクセスを許可する
第１の認証キーを格納する認証キーレジスタと、前記拡
張ＢＩＯＳのアクセス時に操作者により入力された第２
の認証キーを格納する入力レジスタと、前記認証キーレ
ジスタの出力および前記入力レジスタの出力を比較する
比較回路と、前記比較回路の出力を格納する出力レジス
タと、前記指定レジスタの出力が前記拡張ＢＩＯＳを示
しかつ前記出力レジスタの出力が比較一致を示した場合
に前記下位バンクの拡張ＢＩＯＳを指し示すアドレスを
前記フラッシュＲＯＭに出力するアドレスセレクタとを
備えるバンク切り替え回路と、を有する。
【０００９】本発明の第２の拡張ＢＩＯＳ保護システム
は、前記第１の拡張ＢＩＯＳ保護システムであって、Ｃ
ＰＵと、バスブリッジ回路と、前記ＣＰＵおよび前記バ
スブリッジ回路を接続する第１のバスと、前記バンク切
り替え回路と、前記フラッシュＲＯＭと、前記バスブリ
ッジ回路および前記バンク切り替え回路、前記バスブリ
ッジ回路および前記フラッシュＲＯＭを接続する第２の
バスとを有する。
は、前記第１の拡張ＢＩＯＳ保護システムであって、Ｃ
ＰＵと、バスブリッジ回路と、前記ＣＰＵおよび前記バ
スブリッジ回路を接続する第１のバスと、前記バンク切
り替え回路と、前記フラッシュＲＯＭと、前記バスブリ
ッジ回路および前記バンク切り替え回路、前記バスブリ
ッジ回路および前記フラッシュＲＯＭを接続する第２の
バスとを有する。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１〜図５を参照して詳細に説明する。図１
は、本発明の第１の実施の形態を示すブロック図であ
る。図１を参照すると、本発明の第１の実施の形態は、
ＣＰＵ１０と、バスブリッジ回路１１と、バンク切り替
え回路１２と、フラッシュＲＯＭ１３と、ＮＶＲＡＭ１
４と、ＣＰＵ１０およびバスブリッジ回路１１が接続さ
れるバス２０と、バスブリッジ回路１１、バンク切り替
え回路１２、およびＮＶＲＡＭ１４が接続されるバス２
１とから構成される。
について図１〜図５を参照して詳細に説明する。図１
は、本発明の第１の実施の形態を示すブロック図であ
る。図１を参照すると、本発明の第１の実施の形態は、
ＣＰＵ１０と、バスブリッジ回路１１と、バンク切り替
え回路１２と、フラッシュＲＯＭ１３と、ＮＶＲＡＭ１
４と、ＣＰＵ１０およびバスブリッジ回路１１が接続さ
れるバス２０と、バスブリッジ回路１１、バンク切り替
え回路１２、およびＮＶＲＡＭ１４が接続されるバス２
１とから構成される。
【００１５】図２は、フラッシュＲＯＭ１３の構成を示
すブロック図である。図２を参照すると、フラッシュＲ
ＯＭ１３は、標準ＢＩＯＳが格納される上位バンク１３
１と、拡張ＢＩＯＳが格納される下位バンク１３２との
２バンク構成をとる。アドレス８００００〜４０００１
ｈ（１６進）で指定される上位バンク１３１に標準ＢＩ
ＯＳが格納され、アドレス４００００〜０００００ｈ
（１６進）で指定される下位バンク１３２に拡張ＢＩＯ
Ｓが格納される。
すブロック図である。図２を参照すると、フラッシュＲ
ＯＭ１３は、標準ＢＩＯＳが格納される上位バンク１３
１と、拡張ＢＩＯＳが格納される下位バンク１３２との
２バンク構成をとる。アドレス８００００〜４０００１
ｈ（１６進）で指定される上位バンク１３１に標準ＢＩ
ＯＳが格納され、アドレス４００００〜０００００ｈ
（１６進）で指定される下位バンク１３２に拡張ＢＩＯ
Ｓが格納される。
【００１６】図３は、図１の一部（バスブリッジ回路１
１、バンク切り替え回路１２、およびフラッシュＲＯＭ
１３）の詳細を示すブロック図である。図３を参照する
と、バスブリッジ回路１１は、バス２１と、データ線３
１およびアドレス線３２により接続される。また、バス
ブリッジ回路１１は、バス２１と制御線３３により接続
される。バンク切り替え回路１２は、バス２１と制御線
４４により接続され、また、フラッシュＲＯＭ１３とア
ドレス線４３により接続される。フラッシュＲＯＭ１３
は、バス２１とデータ線４１およびアドレス線４２によ
り接続される。アドレス線４３の状態が「オン」であれ
ば、上位バンクの標準ＢＩＯＳがアクセスされ、「オ
フ」であれば、下位バンク１３２の拡張ＢＩＯＳがアク
セスされる。
１、バンク切り替え回路１２、およびフラッシュＲＯＭ
１３）の詳細を示すブロック図である。図３を参照する
と、バスブリッジ回路１１は、バス２１と、データ線３
１およびアドレス線３２により接続される。また、バス
ブリッジ回路１１は、バス２１と制御線３３により接続
される。バンク切り替え回路１２は、バス２１と制御線
４４により接続され、また、フラッシュＲＯＭ１３とア
ドレス線４３により接続される。フラッシュＲＯＭ１３
は、バス２１とデータ線４１およびアドレス線４２によ
り接続される。アドレス線４３の状態が「オン」であれ
ば、上位バンクの標準ＢＩＯＳがアクセスされ、「オ
フ」であれば、下位バンク１３２の拡張ＢＩＯＳがアク
セスされる。
【００１７】バス２１において、データ線３１、アドレ
ス線３２、制御線３３は、それぞれデータ線４１、アド
レス線４２、制御線４４と接続される。また、バンク切
り替え回路１２は、アドレスセレクタ１２１、キー承認
回路１２２、およびレジスタ１２３を備えている。
ス線３２、制御線３３は、それぞれデータ線４１、アド
レス線４２、制御線４４と接続される。また、バンク切
り替え回路１２は、アドレスセレクタ１２１、キー承認
回路１２２、およびレジスタ１２３を備えている。
【００１８】図４は、アドレスセレクタ１２１の詳細を
示すブロック図である。図４を参照すると、アドレスセ
レクタ１２１は、キー承認回路１２２の出力とレジスタ
１２３の出力との論理和を出力する論理和回路で構成さ
れる。
示すブロック図である。図４を参照すると、アドレスセ
レクタ１２１は、キー承認回路１２２の出力とレジスタ
１２３の出力との論理和を出力する論理和回路で構成さ
れる。
【００１９】図５は、キー承認回路１２２の詳細を示す
ブロック図である。図５を参照すると、キー承認回路１
２２は、認証キーレジスタ１２２１と比較回路１２２２
と出力レジスタ１２２３と入力レジスタ１２２４とを備
えている。
ブロック図である。図５を参照すると、キー承認回路１
２２は、認証キーレジスタ１２２１と比較回路１２２２
と出力レジスタ１２２３と入力レジスタ１２２４とを備
えている。
【００２０】次に、本発明の第１の実施の形態の動作に
ついて図６を参照して説明する。図６は、本発明の第１
の実施の形態を示すフローチャートである。あらかじ
め、以下の処理が行われる。ユーザーにより、ＮＶＲＡ
Ｍ１４に、拡張ＢＩＯＳに対するアクセスを許可するか
どうかを示す許可情報が書き込まれる。この処理は、ユ
ーザーからの指示により、ＣＰＵ１０、バス２０、バス
ブリッジ回路１１、ＮＶＲＡＭ１４の経路で行われる。
また、キー承認回路１２２内の認証キーレジスタ１２２
１に拡張ＢＩＯＳに対するアクセスを許可する認証キー
が書き込まれる。この処理は、ユーザーからの指示によ
り、ユーザーからの指示により、ＣＰＵ１０、バス２
０、バスブリッジ回路１１、制御線３３、バス２１、制
御線４４、キー承認回路１２２の経路で行われる。
ついて図６を参照して説明する。図６は、本発明の第１
の実施の形態を示すフローチャートである。あらかじ
め、以下の処理が行われる。ユーザーにより、ＮＶＲＡ
Ｍ１４に、拡張ＢＩＯＳに対するアクセスを許可するか
どうかを示す許可情報が書き込まれる。この処理は、ユ
ーザーからの指示により、ＣＰＵ１０、バス２０、バス
ブリッジ回路１１、ＮＶＲＡＭ１４の経路で行われる。
また、キー承認回路１２２内の認証キーレジスタ１２２
１に拡張ＢＩＯＳに対するアクセスを許可する認証キー
が書き込まれる。この処理は、ユーザーからの指示によ
り、ユーザーからの指示により、ＣＰＵ１０、バス２
０、バスブリッジ回路１１、制御線３３、バス２１、制
御線４４、キー承認回路１２２の経路で行われる。
【００２１】次に、初期状態に関して説明する。初期状
態において、レジスタ１２３、出力レジスタ１２２３
は、ともに「オン」に設定される、アドレスセレクタ１
２１の出力は「オン」となり、さらに、アドレス線４３
が「オン」となる。したがって、初期状態では、フラッ
シュＲＯＭ１３は上位バンク１３１の標準ＢＩＯＳがア
クセスされる。
態において、レジスタ１２３、出力レジスタ１２２３
は、ともに「オン」に設定される、アドレスセレクタ１
２１の出力は「オン」となり、さらに、アドレス線４３
が「オン」となる。したがって、初期状態では、フラッ
シュＲＯＭ１３は上位バンク１３１の標準ＢＩＯＳがア
クセスされる。
【００２２】電源が「オン」になると（図６Ａ１）、標
準ＢＩＯＳ内の自己診断プログラムが主記憶（図示しな
い）にロードされ実行が開始され、診断が実行される
（図６Ａ２）。次に、ＮＶＲＡＭ１４内の許可情報を参
照し、拡張ＢＩＯＳに対するアクセスが許可されている
かどうか確認する（図６Ａ３）。アクセスが許可されて
いなければ、拡張ＢＩＯＳへのアクセスは実施せず、診
断を終了する。拡張ＢＩＯＳへのアクセスが許可されて
いると、自己診断プログラムは、ディスプレイ（図示せ
ず）に拡張ＢＩＯＳアクセスのための認証キーを入力す
ることを要求するメッセージを表示する（図６Ａ４）。
ユーザーは、このメッセージに対する応答として、キー
ボード（図示せず）から認証キーを入力する。自己診断
プログラムは、入力された認証キーをＣＰＵ１０、バス
２０、バスブリッジ回路１１、制御線３３、バス２１、
制御線４４の経路でバンク切り替え回路１２のキー承認
回路１２２へ送出する（図６Ａ５）。
準ＢＩＯＳ内の自己診断プログラムが主記憶（図示しな
い）にロードされ実行が開始され、診断が実行される
（図６Ａ２）。次に、ＮＶＲＡＭ１４内の許可情報を参
照し、拡張ＢＩＯＳに対するアクセスが許可されている
かどうか確認する（図６Ａ３）。アクセスが許可されて
いなければ、拡張ＢＩＯＳへのアクセスは実施せず、診
断を終了する。拡張ＢＩＯＳへのアクセスが許可されて
いると、自己診断プログラムは、ディスプレイ（図示せ
ず）に拡張ＢＩＯＳアクセスのための認証キーを入力す
ることを要求するメッセージを表示する（図６Ａ４）。
ユーザーは、このメッセージに対する応答として、キー
ボード（図示せず）から認証キーを入力する。自己診断
プログラムは、入力された認証キーをＣＰＵ１０、バス
２０、バスブリッジ回路１１、制御線３３、バス２１、
制御線４４の経路でバンク切り替え回路１２のキー承認
回路１２２へ送出する（図６Ａ５）。
【００２３】キー承認回路１２２では、入力された認証
キーが入力レジスタ１２２４に保持され、認証キーレジ
スタ１２２１内の認証キーと比較回路１２２２により比
較され（図６Ａ６）、結果が一致しないと、出力レジス
タ１２２３が「オン」に設定され、結果が一致すると出
力レジスタ１２２３が「オフ」に設定される。出力レジ
スタ１２２３が「オフ」に設定されると、キー承認回路
１２２の出力が「オフ」になる。
キーが入力レジスタ１２２４に保持され、認証キーレジ
スタ１２２１内の認証キーと比較回路１２２２により比
較され（図６Ａ６）、結果が一致しないと、出力レジス
タ１２２３が「オン」に設定され、結果が一致すると出
力レジスタ１２２３が「オフ」に設定される。出力レジ
スタ１２２３が「オフ」に設定されると、キー承認回路
１２２の出力が「オフ」になる。
【００２４】次に、自己診断プログラムにより、ＣＰＵ
１０、バス２０、バスブリッジ回路１１、制御線３３、
バス２１、制御線４４の経路でバンク切り替え回路１２
のレジスタ１２３が「オフ」に設定される（図６Ａ
７）。
１０、バス２０、バスブリッジ回路１１、制御線３３、
バス２１、制御線４４の経路でバンク切り替え回路１２
のレジスタ１２３が「オフ」に設定される（図６Ａ
７）。
【００２５】キー承認回路１２２の出力、レジスタ１２
３が共に「オフ」になると、アドレスセレクタ１２１の
論理和回路の出力は「オフ」になり、アドレス線４３は
「オフ」になり、したがって、フラッシュＲＯＭ１３の
下位バンク１３２の拡張ＢＩＯＳがアクセス可能となる
（図６Ａ８）。
３が共に「オフ」になると、アドレスセレクタ１２１の
論理和回路の出力は「オフ」になり、アドレス線４３は
「オフ」になり、したがって、フラッシュＲＯＭ１３の
下位バンク１３２の拡張ＢＩＯＳがアクセス可能となる
（図６Ａ８）。
【００２６】次に、自己診断プログラムにより、フラッ
シュＲＯＭ１３の下位バンク１３２から拡張ＢＩＯＳが
主記憶（図示せず）にロードされる（図６Ａ９）。すな
わち、ＣＰＵ１０、バス２０、バスブリッジ回路１１、
アドレス線３２、バス２１、アドレス線４２の経路でフ
ラッシュＲＯＭ１３にアドレスが与えられ、同時に、バ
ンク切り替え回路１２からアドレス線４３のアドレスが
与えられ、データ線４１、バス２１、データ線３１、バ
スブリッジ回路１１、バス２０、の経路で拡張ＢＩＯＳ
がＣＰＵ１０に読み出され、さらに、主記憶（図示せ
ず）にロードされる。
シュＲＯＭ１３の下位バンク１３２から拡張ＢＩＯＳが
主記憶（図示せず）にロードされる（図６Ａ９）。すな
わち、ＣＰＵ１０、バス２０、バスブリッジ回路１１、
アドレス線３２、バス２１、アドレス線４２の経路でフ
ラッシュＲＯＭ１３にアドレスが与えられ、同時に、バ
ンク切り替え回路１２からアドレス線４３のアドレスが
与えられ、データ線４１、バス２１、データ線３１、バ
スブリッジ回路１１、バス２０、の経路で拡張ＢＩＯＳ
がＣＰＵ１０に読み出され、さらに、主記憶（図示せ
ず）にロードされる。
【００２７】バス２１拡張ＢＩＯＳのロードが終了する
と、自己診断プログラムによりレジスタ１２３が「オ
ン」に、出力レジスタ１２２３が「オン」に設定され、
アドレス線４３は「オン」となり、拡張ＢＩＯＳへのア
クセスの代わりに標準ＢＩＯＳへのアクセスが可能とな
る（図６Ａ１０）。
と、自己診断プログラムによりレジスタ１２３が「オ
ン」に、出力レジスタ１２２３が「オン」に設定され、
アドレス線４３は「オン」となり、拡張ＢＩＯＳへのア
クセスの代わりに標準ＢＩＯＳへのアクセスが可能とな
る（図６Ａ１０）。
【００２８】次に、自己診断プログラムは、主記憶の拡
張ＢＩＯＳを実行する（図６Ａ１１）。
張ＢＩＯＳを実行する（図６Ａ１１）。
【００２９】次に、本発明の第２の実施の形態について
説明する。本発明の第２の実施の形態は、第１の実施の
形態とフラッシュＲＯＭ１３のバンク数が異なる。バン
ク数は、２のＮ乗（Ｎ＞１）であり、したがって、レジ
スタ１２３はＮビット、アドレス線４３もＮビットであ
る。この構成により、多種のＢＩＯＳを切り替えてアク
セスすることが可能となる。また、認証キーも各バンク
対応に設定可能である。
説明する。本発明の第２の実施の形態は、第１の実施の
形態とフラッシュＲＯＭ１３のバンク数が異なる。バン
ク数は、２のＮ乗（Ｎ＞１）であり、したがって、レジ
スタ１２３はＮビット、アドレス線４３もＮビットであ
る。この構成により、多種のＢＩＯＳを切り替えてアク
セスすることが可能となる。また、認証キーも各バンク
対応に設定可能である。
【００３０】また、以上は、ＢＩＯＳに関して説明した
が、フラッシュＲＯＭ１３には、種々のプログラム、デ
ータ等を格納することが可能である。
が、フラッシュＲＯＭ１３には、種々のプログラム、デ
ータ等を格納することが可能である。
【００３１】
【発明の効果】本発明の効果は、フラッシュＲＯＭ内の
拡張ＢＩＯＳに対してセキュリティーを確保することが
可能となることである。その理由は、拡張ＢＩＯＳは通
常アクセス不可の領域に格納されており、さらに、認証
キーを知っているユーザーによってのみアクセス可能と
することができるからである。
拡張ＢＩＯＳに対してセキュリティーを確保することが
可能となることである。その理由は、拡張ＢＩＯＳは通
常アクセス不可の領域に格納されており、さらに、認証
キーを知っているユーザーによってのみアクセス可能と
することができるからである。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１のフラッシュＲＯＭの構成を示すブロック
図である。
図である。
【図３】図１の一部の詳細を示すブロック図である。
【図４】図１のアドレスセレクタの詳細を示すブロック
図である。
図である。
【図５】図１のキー承認回路の詳細を示すブロック図で
ある。
ある。
【図６】本発明の第１の実施の形態の動作を示すフロー
チャートである。
チャートである。
１０ ＣＰＵ １１ バスブリッジ回路 １２ バンク切り替え回路 １３ フラッシュＲＯＭ １４ ＮＶＲＡＭ ２０ バス ２１ バス ３１ データ線 ３２ アドレス線 ３３ 制御線 ４１ データ線 ４２ アドレス線 ４３ アドレス線 ４４ 制御線 １３１ 上位バンク １３２ 下位バンク １２２１ 認証キーレジスタ １２２２ 比較回路 １２２３ 出力レジスタ １２２４ 入力レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/06 550 G06F 9/06 540 G06F 12/14 320
Claims (2)
- 【請求項１】（ａ）上位バンクに標準ＢＩＯＳを格納
し、下位バンクに拡張ＢＩＯＳを格納するフラッシュＲ
ＯＭと、 （ｂ）前記標準ＢＩＯＳをアクセスするのか前記拡張Ｂ
ＩＯＳをアクセスするのかを指定する情報を格納する指
定レジスタと、前記拡張ＢＩＯＳのアクセスを許可する
第１の認証キーを格納する認証キーレジスタと、前記拡
張ＢＩＯＳのアクセス時に操作者により入力された第２
の認証キーを格納する入力レジスタと、前記認証キーレ
ジスタの出力および前記入力レジスタの出力を比較する
比較回路と、前記比較回路の出力を格納する出力レジス
タと、前記指定レジスタの出力が前記拡張ＢＩＯＳを示
しかつ前記出力レジスタの出力が比較一致を示した場合
に前記下位バンクの拡張ＢＩＯＳを指し示すアドレスを
前記フラッシュＲＯＭに出力するアドレスセレクタとを
備えるバンク切り替え回路と、 を有することを特徴とする拡張ＢＩＯＳ保護システム。 - 【請求項２】 ＣＰＵと、バスブリッジ回路と、前記Ｃ
ＰＵおよび前記バスブリッジ回路を接続する第１のバス
と、前記バンク切り替え回路と、前記フラッシュＲＯＭ
と、前記バスブリッジ回路および前記バンク切り替え回
路、前記バスブリッジ回路および前記フラッシュＲＯＭ
を接続する第２のバスとを有することを特徴とする請求
項１記載の拡張ＢＩＯＳ保護システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268815A JP3039479B2 (ja) | 1997-10-01 | 1997-10-01 | 拡張ｂｉｏｓ保護システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268815A JP3039479B2 (ja) | 1997-10-01 | 1997-10-01 | 拡張ｂｉｏｓ保護システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110210A JPH11110210A (ja) | 1999-04-23 |
| JP3039479B2 true JP3039479B2 (ja) | 2000-05-08 |
Family
ID=17463647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9268815A Expired - Fee Related JP3039479B2 (ja) | 1997-10-01 | 1997-10-01 | 拡張ｂｉｏｓ保護システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929870B1 (ko) | 2002-12-04 | 2009-12-04 | 삼성전자주식회사 | 컴퓨터 시스템의 바이오스 보안 유지방법 |
-
1997
- 1997-10-01 JP JP9268815A patent/JP3039479B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11110210A (ja) | 1999-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7444668B2 (en) | Method and apparatus for determining access permission | |
| JP2755828B2 (ja) | 複数のマイクロプロセッサ間でアプリケーション・データおよび手続きを共用するための安全なアプリケーション・カード | |
| US5970246A (en) | Data processing system having a trace mechanism and method therefor | |
| JP2788590B2 (ja) | メモリの保護装置及びアドレスの発生方法 | |
| US20050086517A1 (en) | Page granular curtained memory via mapping control | |
| US5828831A (en) | System for preventing unauthorized use of a personal computer and a method therefore security function, and methods of installing and detaching a security device to/from a computer | |
| US9304943B2 (en) | Processor system and control method thereof | |
| JPH0719231B2 (ja) | 改良されたアクセス安全装置を備える集積回路 | |
| JPH06103076A (ja) | セキュリティ機構を備えたコンピュータ・システム及び該機構の管理方法 | |
| US7523279B2 (en) | Information processing apparatus for accessing memory spaces including a user memory space and a secure memory space | |
| JPH0752388B2 (ja) | Ｉｃメモリカード | |
| US8195946B2 (en) | Protection of data of a memory associated with a microprocessor | |
| WO2011145199A1 (ja) | 外部ブートデバイス、外部ブート方法、情報処理装置及びネットワーク通信システム | |
| US6499092B1 (en) | Method and apparatus for performing access censorship in a data processing system | |
| KR100251381B1 (ko) | 휘발성메모리의초기화장치및방법 | |
| US7836219B1 (en) | System and method for authentication of embedded RAID on a host RAID card | |
| JPS63187353A (ja) | バスを介して信号を伝送することを阻止するためのデータ保護回路 | |
| US7054121B2 (en) | Protection circuit for preventing unauthorized access to the memory device of a processor | |
| US6510501B1 (en) | Non-volatile memory read/write security protection feature selection through non-volatile memory bits | |
| US20040186947A1 (en) | Access control system for nonvolatile memory | |
| US10846421B2 (en) | Method for protecting unauthorized data access from a memory | |
| JP3039479B2 (ja) | 拡張ｂｉｏｓ保護システム | |
| US6591366B1 (en) | Method and configuration for loading data for basic system routines of a data processing system | |
| JP4053245B2 (ja) | 不正利用を防止できる半導体記憶装置 | |
| JPH01106150A (ja) | ローカルメモリ保護方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080303 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |