JPH11110210A - 拡張bios保護システム - Google Patents
拡張bios保護システムInfo
- Publication number
- JPH11110210A JPH11110210A JP9268815A JP26881597A JPH11110210A JP H11110210 A JPH11110210 A JP H11110210A JP 9268815 A JP9268815 A JP 9268815A JP 26881597 A JP26881597 A JP 26881597A JP H11110210 A JPH11110210 A JP H11110210A
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- JP
- Japan
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- circuit
- bios
- output
- register
- authentication key
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Abstract
ーを確保した拡張BIOS保護システムを実現する。 【解決手段】 バンク切り替え回路12のキー承認回路
122には、あらかじめ拡張BIOSのアクセスを許可
する認証キーが設定され、拡張BIOSアクセス時に
は、ユーザーが認証キーを入力する。入力された認証キ
ーは、キー承認回路122内の認証キーと比較される。
アドレスレジスタ123に拡張BIOSをアクセスする
アドレスを設定し、かつ比較結果が一致すると、アドレ
スセレクタ121は拡張BISOをアクセスするアドレ
スをアドレス線43に出力し、フラッシュROM13の
下位バンクの拡張BIOSがアクセス可能となる。
Description
システムに関し、特に、認証キーによりBIOSの内容
を保護する拡張BIOS保護システムに関する。
ク・インプット・アウトプット・オペレーティング・シ
ステム(以降、BIOSと記す)は、フラッシュROM
等で構成され、再書き込みが可能となっている。
が含まれる標準BIOSと付加的な機能が含まれる拡張
BIOSとの2種類のBIOSを持つコンピュータが増
加している。
平8−69376号公報」記載の技術が存在する。
回路」は、BIOSを格納する不揮発メモリを上位部分
・下位部分に機能分割し、上位部分に標準BIOSを、
下位部分に拡張BIOSを格納したものである。そし
て、BIOSの書き換えに際し、まず、下位部分に新し
い基本BIOSを書き込み、基本BIOSが常に存在す
るようにし、BIOSの書き込みの途中に予期せぬ電源
断が発生しても、コンピュータの動作が回復できるよう
にしている。
問題点は、不揮発ROM、フラッシュROM等に格納さ
れたBIOSに対するセキュリティーが確保できないこ
とである。その理由は、不揮発ROMやフラッシュRO
M内に保存しているBIOSは、起動中からOS起動後
にいたるまで、CPU等からのアクセス可能空間に存在
するため、ユーザによって容易に読み出し、または書き
込みすることができるからである。
に対しセキュリティーを確保した拡張BIOS保護シス
テムを実現することである。
OS保護システムは、(a)上位バンクに標準BIOS
を格納し、下位バンクに拡張BIOSを格納するフラッ
シュROMと、(b)前記標準BIOSをアクセスする
のか前記拡張BIOSをアクセスするのかを指定する情
報を格納するレジスタと、前記拡張BIOSのアクセス
を許可する第1の認証キーを保持し前記拡張BIOSの
アクセス時に操作者により入力された第2の認証キーと
前記第1の認証キーとを比較し比較結果を出力するキー
承認回路と、前記レジスタの出力が前記拡張BIOSを
示しかつ前記キー承認回路の出力が比較一致を示した場
合に前記下位バンクの拡張BIOSを指し示すアドレス
を出力するアドレスセレクタとを備えるバンク切り替え
回路と、を有する。
は、前記第1の拡張BIOS保護システムであって、前
記第1の認証キーを格納する認証キーレジスタと、前記
第2の認証キーを格納する入力レジスタと、前記認証キ
ーレジスタの出力および前記入力レジスタの出力を比較
する比較回路と、前記比較回路の出力を格納し、前記ア
ドレスセレクタに出力する前記キー承認回路を有する。
は、前記第1または第2の拡張BIOS保護システムで
あって、CPUと、バスブリッジ回路と、前記CPUお
よび前記バスブリッジ回路を接続する第1のバスと、前
記バンク切り替え回路と、前記フラッシュROMと、前
記バスブリッジ回路および前記バンク切り替え回路、前
記バスブリッジ回路および前記フラッシュROMを接続
する第2のバスとを有する。
は、(a)複数バンクのそれぞれに各種BIOSを含む
プログラムを格納するN(N>2)バンク構成のフラッ
シュROMと、(b)前記複数バンクのうちどのバンク
をアクセスするのかを指定する情報を格納するレジスタ
と、前記各バンクのアクセスを許可するN個の第1の認
証キーを保持し前記拡張BIOSのアクセス時に操作者
により入力された第2の認証キーと前記第1の認証キー
とを比較し比較結果を出力するキー承認回路と、前記レ
ジスタの出力が前記各バンクを示しかつ前記キー承認回
路の出力が比較一致を示した場合に前記バンクを指し示
すアドレスを出力するアドレスセレクタとを備えるバン
ク切り替え回路と、を有する。
は、前記第4の拡張BIOS保護システムであって、前
記N個の第1の認証キーを格納する認証キーレジスタ
と、前記第2の認証キーを格納する入力レジスタと、前
記認証キーレジスタの出力および前記入力レジスタの出
力を比較する比較回路と、前記比較回路の出力を格納
し、前記アドレスセレクタに出力する前記キー承認回路
を有する。
は、前記第4または第5の拡張BIOS保護システムで
あって、CPUと、バスブリッジ回路と、前記CPUお
よび前記バスブリッジ回路を接続する第1のバスと、前
記バンク切り替え回路と、前記フラッシュROMと、前
記バスブリッジ回路および前記バンク切り替え回路、前
記バスブリッジ回路および前記フラッシュROMを接続
する第2のバスとを有する。
について図1〜図5を参照して詳細に説明する。図1
は、本発明の第1の実施の形態を示すブロック図であ
る。図1を参照すると、本発明の第1の実施の形態は、
CPU10と、バスブリッジ回路11と、バンク切り替
え回路12と、フラッシュROM13と、NVRAM1
4と、CPU10およびバスブリッジ回路11が接続さ
れるバス20と、バスブリッジ回路11、バンク切り替
え回路12、およびNVRAM14が接続されるバス2
1とから構成される。
すブロック図である。図2を参照すると、フラッシュR
OM13は、標準BIOSが格納される上位バンク13
1と、拡張BIOSが格納される下位バンク132との
2バンク構成をとる。アドレス80000〜40001
h(16進)で指定される上位バンク131に標準BI
OSが格納され、アドレス40000〜00000h
(16進)で指定される下位バンク132に拡張BIO
Sが格納される。
1、バンク切り替え回路12、およびフラッシュROM
13)の詳細を示すブロック図である。図3を参照する
と、バスブリッジ回路11は、バス21と、データ線3
1およびアドレス線32により接続される。また、バス
ブリッジ回路11は、バス21と制御線33により接続
される。バンク切り替え回路12は、バス21と制御線
44により接続され、また、フラッシュROM13とア
ドレス線43により接続される。フラッシュROM13
は、バス21とデータ線41およびアドレス線42によ
り接続される。アドレス線43の状態が「オン」であれ
ば、上位バンクの標準BIOSがアクセスされ、「オ
フ」であれば、下位バンク132の拡張BIOSがアク
セスされる。
ス線32、制御線33は、それぞれデータ線41、アド
レス線42、制御線44と接続される。また、バンク切
り替え回路12は、アドレスセレクタ121、キー承認
回路122、およびレジスタ123を備えている。
示すブロック図である。図4を参照すると、アドレスセ
レクタ121は、キー承認回路122の出力とレジスタ
123の出力との論理和を出力する論理和回路で構成さ
れる。
ブロック図である。図5を参照すると、キー承認回路1
22は、認証キーレジスタ1221と比較回路1222
と出力レジスタ1223と入力レジスタ1224とを備
えている。
ついて図6を参照して説明する。図6は、本発明の第1
の実施の形態を示すフローチャートである。あらかじ
め、以下の処理が行われる。ユーザーにより、NVRA
M14に、拡張BIOSに対するアクセスを許可するか
どうかを示す許可情報が書き込まれる。この処理は、ユ
ーザーからの指示により、CPU10、バス20、バス
ブリッジ回路11、NVRAM14の経路で行われる。
また、キー承認回路122内の認証キーレジスタ122
1に拡張BIOSに対するアクセスを許可する認証キー
が書き込まれる。この処理は、ユーザーからの指示によ
り、ユーザーからの指示により、CPU10、バス2
0、バスブリッジ回路11、制御線33、バス21、制
御線44、キー承認回路122の経路で行われる。
態において、レジスタ123、出力レジスタ1223
は、ともに「オン」に設定される、アドレスセレクタ1
21の出力は「オン」となり、さらに、アドレス線43
が「オン」となる。したがって、初期状態では、フラッ
シュROM13は上位バンク131の標準BIOSがア
クセスされる。
準BIOS内の自己診断プログラムが主記憶(図示しな
い)にロードされ実行が開始され、診断が実行される
(図6A2)。次に、NVRAM14内の許可情報を参
照し、拡張BIOSに対するアクセスが許可されている
かどうか確認する(図6A3)。アクセスが許可されて
いなければ、拡張BIOSへのアクセスは実施せず、診
断を終了する。拡張BIOSへのアクセスが許可されて
いると、自己診断プログラムは、ディスプレイ(図示せ
ず)に拡張BIOSアクセスのための認証キーを入力す
ることを要求するメッセージを表示する(図6A4)。
ユーザーは、このメッセージに対する応答として、キー
ボード(図示せず)から認証キーを入力する。自己診断
プログラムは、入力された認証キーをCPU10、バス
20、バスブリッジ回路11、制御線33、バス21、
制御線44の経路でバンク切り替え回路12のキー承認
回路122へ送出する(図6A5)。
キーが入力レジスタ1224に保持され、認証キーレジ
スタ1221内の認証キーと比較回路1222により比
較され(図6A6)、結果が一致しないと、出力レジス
タ1223が「オン」に設定され、結果が一致すると出
力レジスタ1223が「オフ」に設定される。出力レジ
スタ1223が「オフ」に設定されると、キー承認回路
122の出力が「オフ」になる。
10、バス20、バスブリッジ回路11、制御線33、
バス21、制御線44の経路でバンク切り替え回路12
のレジスタ123が「オフ」に設定される(図6A
7)。
3が共に「オフ」になると、アドレスセレクタ121の
論理和回路の出力は「オフ」になり、アドレス線43は
「オフ」になり、したがって、フラッシュROM13の
下位バンク132の拡張BIOSがアクセス可能となる
(図6A8)。
シュROM13の下位バンク132から拡張BIOSが
主記憶(図示せず)にロードされる(図6A9)。すな
わち、CPU10、バス20、バスブリッジ回路11、
アドレス線32、バス21、アドレス線42の経路でフ
ラッシュROM13にアドレスが与えられ、同時に、バ
ンク切り替え回路12からアドレス線43のアドレスが
与えられ、データ線41、バス21、データ線31、バ
スブリッジ回路11、バス20、の経路で拡張BIOS
がCPU10に読み出され、さらに、主記憶(図示せ
ず)にロードされる。
と、自己診断プログラムによりレジスタ123が「オ
ン」に、出力レジスタ1223が「オン」に設定され、
アドレス線43は「オン」となり、拡張BIOSへのア
クセスの代わりに標準BIOSへのアクセスが可能とな
る(図6A10)。
張BIOSを実行する(図6A11)。
説明する。本発明の第2の実施の形態は、第1の実施の
形態とフラッシュROM13のバンク数が異なる。バン
ク数は、2のN乗(N>1)であり、したがって、レジ
スタ123はNビット、アドレス線43もNビットであ
る。この構成により、多種のBIOSを切り替えてアク
セスすることが可能となる。また、認証キーも各バンク
対応に設定可能である。
が、フラッシュROM13には、種々のプログラム、デ
ータ等を格納することが可能である。
拡張BIOSに対してセキュリティーを確保することが
可能となることである。その理由は、拡張BIOSは通
常アクセス不可の領域に格納されており、さらに、認証
キーを知っているユーザーによってのみアクセス可能と
することができるからである。
ある。
図である。
図である。
ある。
チャートである。
Claims (6)
- 【請求項1】(a)上位バンクに標準BIOSを格納
し、下位バンクに拡張BIOSを格納するフラッシュR
OMと、(b)前記標準BIOSをアクセスするのか前
記拡張BIOSをアクセスするのかを指定する情報を格
納するレジスタと、前記拡張BIOSのアクセスを許可
する第1の認証キーを保持し前記拡張BIOSのアクセ
ス時に操作者により入力された第2の認証キーと前記第
1の認証キーとを比較し比較結果を出力するキー承認回
路と、前記レジスタの出力が前記拡張BIOSを示しか
つ前記キー承認回路の出力が比較一致を示した場合に前
記下位バンクの拡張BIOSを指し示すアドレスを出力
するアドレスセレクタとを備えるバンク切り替え回路
と、を有することを特徴とする拡張BIOS保護システ
ム。 - 【請求項2】 前記第1の認証キーを格納する認証キー
レジスタと、前記第2の認証キーを格納する入力レジス
タと、前記認証キーレジスタの出力および前記入力レジ
スタの出力を比較する比較回路と、前記比較回路の出力
を格納し、前記アドレスセレクタに出力する前記キー承
認回路を有することを特徴とする請求項1記載の拡張B
IOS保護システム。 - 【請求項3】 CPUと、バスブリッジ回路と、前記C
PUおよび前記バスブリッジ回路を接続する第1のバス
と、前記バンク切り替え回路と、前記フラッシュROM
と、前記バスブリッジ回路および前記バンク切り替え回
路、前記バスブリッジ回路および前記フラッシュROM
を接続する第2のバスとを有することを特徴とする請求
項1または2記載の拡張BIOS保護システム。 - 【請求項4】(a)複数バンクのそれぞれに各種BIO
Sを含むプログラムを格納するN(N>2)バンク構成
のフラッシュROMと、(b)前記複数バンクのうちど
のバンクをアクセスするのかを指定する情報を格納する
レジスタと、前記各バンクのアクセスを許可するN個の
第1の認証キーを保持し前記拡張BIOSのアクセス時
に操作者により入力された第2の認証キーと前記第1の
認証キーとを比較し比較結果を出力するキー承認回路
と、前記レジスタの出力が前記各バンクを示しかつ前記
キー承認回路の出力が比較一致を示した場合に前記バン
クを指し示すアドレスを出力するアドレスセレクタとを
備えるバンク切り替え回路と、を有することを特徴とす
る拡張BIOS保護システム。 - 【請求項5】 前記N個の第1の認証キーを格納する認
証キーレジスタと、前記第2の認証キーを格納する入力
レジスタと、前記認証キーレジスタの出力および前記入
力レジスタの出力を比較する比較回路と、前記比較回路
の出力を格納し、前記アドレスセレクタに出力する前記
キー承認回路を有することを特徴とする請求項4記載の
拡張BIOS保護システム。 - 【請求項6】 CPUと、バスブリッジ回路と、前記C
PUおよび前記バスブリッジ回路を接続する第1のバス
と、前記バンク切り替え回路と、前記フラッシュROM
と、前記バスブリッジ回路および前記バンク切り替え回
路、前記バスブリッジ回路および前記フラッシュROM
を接続する第2のバスとを有することを特徴とする請求
項4または5記載の拡張BIOS保護システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9268815A JP3039479B2 (ja) | 1997-10-01 | 1997-10-01 | 拡張bios保護システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9268815A JP3039479B2 (ja) | 1997-10-01 | 1997-10-01 | 拡張bios保護システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11110210A true JPH11110210A (ja) | 1999-04-23 |
JP3039479B2 JP3039479B2 (ja) | 2000-05-08 |
Family
ID=17463647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9268815A Expired - Fee Related JP3039479B2 (ja) | 1997-10-01 | 1997-10-01 | 拡張bios保護システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3039479B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7367062B2 (en) | 2002-12-04 | 2008-04-29 | Samsung Electronics Co., Ltd. | Method for BIOS security of computer system |
-
1997
- 1997-10-01 JP JP9268815A patent/JP3039479B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7367062B2 (en) | 2002-12-04 | 2008-04-29 | Samsung Electronics Co., Ltd. | Method for BIOS security of computer system |
Also Published As
Publication number | Publication date |
---|---|
JP3039479B2 (ja) | 2000-05-08 |
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