JPH04148354A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶素子（以後メモリと呼ぶ）を内蔵する半導
体集積回路（以後ＩＣと呼ぶ）に関し特にメモリに格納
されたデータの機密保護機構に関する。

〔従来の技術〕

一般にＩＣに内蔵されたメモリには、使用者の設計した
プログラムが符号化されて格納されている。ＩＣの生産
者はそのＩＣが内蔵されたメモリの内容を読み出して検
査する必要がある。従って通常ＩＣはメモリに格納され
たデータをＩＣの外部から読み出せるテストモードを備
えている。

〔発明が解決しようとする課題〕

上述した従来のメモリを内蔵するＩＣは、検査する必要
性からメモリに格納されたデータの読み出し方法が公と
なっている。従って、メモリに格納されているプログラ
ムを生産者以外の者でも読み出すことができるため、メ
モリに格納されたデータの機密保護が出来ないという欠
点がある。

本発明の目的は、メモリに格納されたデータの機密保護
が可能な半導体集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路、記憶素子を内蔵した半導体集
積回路において、前記記憶素子に記憶されたデータと前
記半導体集積回路の端子に外部から印加したデータとの
一致または不一致を判定する回路を有している。

〔実施例〕

以下に本発明の詳細を図面を参照して説明する。第１図
は本発明の一実施例を示すブロック図である。第１図の
ＩＣはテストモード時には、端子群２は記憶素子５のア
ドレス信号線７に接続され、記憶素子５の出力はデータ
線８を介して一致判定回路６に接続される。端子群３は
データ線９を介して一致判定回路６の入力に接続され、
一致判定回路６の出力は端子４に接続される。

次に第１図の動作について説明する。端子群２にあるア
ドレス値を印加することにより、アドレスに対応した記
憶素子５の内容がデータ線８を介して一致判定回路６の
入力となる。また、端子群３には、記憶素子５の中の端
子群２に入力したアドレスに対応したデータと同じ値を
印加し、データ線９を介して一致判定回路６に入力され
る。

データ信号線８の値とデータ信号線９の値が一致した場
合、一致判定回路６は端子４に論理値１を出力する。も
し、半導体集積回路１が製造上の不具合により記憶素子
５の内容が設計どうりではないとすると、データ信号線
８の値とデータ信号線９の値は一致せず一致判定回路６
は端子４に論理値０を出力する。

従って、端子群２に記憶素子５の全てのアドレス値を順
次印加し、設計上の各々のアドレスに格納した値を端子
群３に印加することで、記憶素子５に格納されているデ
ータを直接半導体集積回路７の外に出力することなく、
半導体集積回路１の記憶素子５に格納されているデータ
の検査が可能になり、メモリ内の機密が保護できる。

〔発明の効果〕

以上の説明により明らかな様に本発明を用いれば、メモ
リデータの一致、不一致をＩＣ内で判定することにより
メモリデータを外部に出力する必要がなくなる。従って
メモリに格納された使用者が設計したプログラムの機密
が保護出来るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図である。 １・・・半導体集積回路、２．３・・・端子群、４・・
・端子、５・・・記憶端子、６・・・一致判定回路、７
・・・アドレス信号線、８．９・・・データ信号線。

Claims (1)

【特許請求の範囲】
1. 記憶素子を内蔵した半導体集積回路において、前記記憶
   素子に記憶されたデータと前記半導体集積回路の端子に
   外部から印加したデータとの一致を判定する一致判定回
   路を有することを特徴とする半導体集積回路。