JPS62256148A - 読出し専用メモリ集積回路 - Google Patents
読出し専用メモリ集積回路Info
- Publication number
- JPS62256148A JPS62256148A JP61100498A JP10049886A JPS62256148A JP S62256148 A JPS62256148 A JP S62256148A JP 61100498 A JP61100498 A JP 61100498A JP 10049886 A JP10049886 A JP 10049886A JP S62256148 A JPS62256148 A JP S62256148A
- Authority
- JP
- Japan
- Prior art keywords
- output
- read
- memory cells
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 210000004027 cell Anatomy 0.000 description 23
- 210000000352 storage cell Anatomy 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ集積回路に関し、特に情報処理装置にお
いて記憶装置として使用される読出し専用メモリ集積回
路に関する。
いて記憶装置として使用される読出し専用メモリ集積回
路に関する。
更ｌ且韮
従来、この種の読出し専用メモリ集積回路は、任意のア
ドレス入力信号に対し、１対の記憶セルが１対１に対応
し、唯一のデータ出力が得られる様になっていた。
ドレス入力信号に対し、１対の記憶セルが１対１に対応
し、唯一のデータ出力が得られる様になっていた。
このような従来の読出し専用メモリ集積回路では、アド
レス入力信号に対し唯一のデータ内容が出力として１！
？られるので、アドレス入力信号を順次組合せを変えて
１ｒ！ｉづつ入力して全組合せを入力すれば、読出し専
用メモ、り集積回路の記憶セルの内容を全て読出すこと
ができ、このために記憶セルの内容の保護が出来ないと
いう欠点がある。
レス入力信号に対し唯一のデータ内容が出力として１！
？られるので、アドレス入力信号を順次組合せを変えて
１ｒ！ｉづつ入力して全組合せを入力すれば、読出し専
用メモ、り集積回路の記憶セルの内容を全て読出すこと
ができ、このために記憶セルの内容の保護が出来ないと
いう欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、記憶セルの内容を不当な読出しから防護
することができる読出し専用メモリ１積回路を提供する
ことを目的とする。
されたもので、記憶セルの内容を不当な読出しから防護
することができる読出し専用メモリ１積回路を提供する
ことを目的とする。
発明の構成
本発明による読出しメモリ集積回路は、同一のアドレス
信号でアクセスされる複数の記憶セルを有する読出し専
用メモリ集積回路であって、予め定められた特定アドレ
ス情報と前記アドレス信号との比較結果に応じて前記複
数の記憶セルのうちの１つを順次選択するようにしたこ
とを特徴とする。
信号でアクセスされる複数の記憶セルを有する読出し専
用メモリ集積回路であって、予め定められた特定アドレ
ス情報と前記アドレス信号との比較結果に応じて前記複
数の記憶セルのうちの１つを順次選択するようにしたこ
とを特徴とする。
実施例
次゛′辷゛、”本発明の一実流例について図面を参照し
て説明する。
て説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、本実施例は、記憶セル１，２と、記憶セル１
．２とのうち一方を選択する選択回路３と、データ出力
信号１５の出力を制御するデータ出力制御回路４と、予
め定められた特定アドレス情報を格納する論理セル５と
、アドレス入力信号１１と論理セル５からの出力信号と
を比較する比較器６と、フリップフロップ回路７と、パ
ワーオンリセット回路８と、アンド回路９とにより構成
されている。
において、本実施例は、記憶セル１，２と、記憶セル１
．２とのうち一方を選択する選択回路３と、データ出力
信号１５の出力を制御するデータ出力制御回路４と、予
め定められた特定アドレス情報を格納する論理セル５と
、アドレス入力信号１１と論理セル５からの出力信号と
を比較する比較器６と、フリップフロップ回路７と、パ
ワーオンリセット回路８と、アンド回路９とにより構成
されている。
記憶セル１．２は選択回路３に夫々接続され、選択信号
１４により記憶セル１及び記憶セル２のうちの一方をデ
ータ出力制御回路４と接続する。
１４により記憶セル１及び記憶セル２のうちの一方をデ
ータ出力制御回路４と接続する。
データ出力制御回路４はチップ選択信号人力１２により
開閉制御が行われる。また、アドレス入力信号１１は比
較器６の一方に入力され、比較器６の被比較信号には、
アドレス信号入力線と同数の出力信号線を持ち、かつ予
め定めた特定アドレス情ｔ）１がブ１でゲラムされた固
定情報信号を出力する論理しル５が接続されている。比
較器６の出力信号１３は入力されたアドレス入力信号１
１と論理セル５の出力が一致した時に出力され、かつチ
ップ選択信号人力１２が入力された時にフリップフロッ
プ回路７のクロック入力に入力される。フリップフロッ
プ回路７は電源投入直後の出力１４の状態を常に一定に
するために電源投入直後にパルス状の出力を１回出力す
るパワーオンリセット回路８の出力により制御される。
開閉制御が行われる。また、アドレス入力信号１１は比
較器６の一方に入力され、比較器６の被比較信号には、
アドレス信号入力線と同数の出力信号線を持ち、かつ予
め定めた特定アドレス情ｔ）１がブ１でゲラムされた固
定情報信号を出力する論理しル５が接続されている。比
較器６の出力信号１３は入力されたアドレス入力信号１
１と論理セル５の出力が一致した時に出力され、かつチ
ップ選択信号人力１２が入力された時にフリップフロッ
プ回路７のクロック入力に入力される。フリップフロッ
プ回路７は電源投入直後の出力１４の状態を常に一定に
するために電源投入直後にパルス状の出力を１回出力す
るパワーオンリセット回路８の出力により制御される。
フリップフロップ回路７の出力１４はフリップフロップ
回路７のクロック入力毎に出力レベルが反転する。よっ
て、予め定められた特定アドレス情報を論理セル５にプ
ログラムすることにより、予め定められた特定アドレス
の内容を読出そうとする毎に記憶セル１゜２が交互に選
択出力されることになる。
回路７のクロック入力毎に出力レベルが反転する。よっ
て、予め定められた特定アドレス情報を論理セル５にプ
ログラムすることにより、予め定められた特定アドレス
の内容を読出そうとする毎に記憶セル１゜２が交互に選
択出力されることになる。
このように特定アドレスを読出そうとする毎に、記憶セ
ル１．２を交互に選択する機能を有することにより、記
憶セル１．２を選択する予め定められた特定アドレス情
報を知らない限り読出し専用メモリ集積回路内の記憶セ
ル１．２のうちのどちらから内容が得られているのか判
別が出来なくなり、記憶セル１．２の内容を不当な読出
しから防護することができる。
ル１．２を交互に選択する機能を有することにより、記
憶セル１．２を選択する予め定められた特定アドレス情
報を知らない限り読出し専用メモリ集積回路内の記憶セ
ル１．２のうちのどちらから内容が得られているのか判
別が出来なくなり、記憶セル１．２の内容を不当な読出
しから防護することができる。
発明の詳細
な説明したように本発明によれば、予め定められた特定
アドレス情報とアドレス信号との比較結果に応じて記憶
セルのうち１つを順次選択することにより、記憶セルの
内容を不当な読出しから防護することができる読出し専
用メモリ集積回路を提供することができるという効果が
ある。
アドレス情報とアドレス信号との比較結果に応じて記憶
セルのうち１つを順次選択することにより、記憶セルの
内容を不当な読出しから防護することができる読出し専
用メモリ集積回路を提供することができるという効果が
ある。
第１図は本発明の一実施例を示ずブロック図である。
主要部分の符号の説明
１．２・・・・・・記憶セル
３・・・・・・選択回路
５・・・・・・論理セル
６・・・・・・比較器
７・・・・・・フリップフロップ回路
８・・・・・・パワーオンリセット回路９・・・・・・
アンド回路
アンド回路
Claims (1)
- 同一のアドレス信号でアクセスされる複数の記憶セルを
有する読出し専用メモリ集積回路であって、予め定めら
れた特定アドレス情報と前記アドレス信号との比較結果
に応じて前記複数の記憶セルのうちの１つを順次選択す
るようにしたことを特徴とする読出し専用メモリ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100498A JPS62256148A (ja) | 1986-04-30 | 1986-04-30 | 読出し専用メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100498A JPS62256148A (ja) | 1986-04-30 | 1986-04-30 | 読出し専用メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256148A true JPS62256148A (ja) | 1987-11-07 |
Family
ID=14275595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100498A Pending JPS62256148A (ja) | 1986-04-30 | 1986-04-30 | 読出し専用メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256148A (ja) |
-
1986
- 1986-04-30 JP JP61100498A patent/JPS62256148A/ja active Pending
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