JPH04362752A - メモリのライトプロテクト回路 - Google Patents
メモリのライトプロテクト回路Info
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- JPH04362752A JPH04362752A JP3165120A JP16512091A JPH04362752A JP H04362752 A JPH04362752 A JP H04362752A JP 3165120 A JP3165120 A JP 3165120A JP 16512091 A JP16512091 A JP 16512091A JP H04362752 A JPH04362752 A JP H04362752A
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- 230000015654 memory Effects 0.000 title claims abstract description 16
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 32
- 238000010586 diagram Methods 0.000 description 3
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 102220042941 rs35992331 Human genes 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータなどにおけるメモリのライトプロテクト回路に関す
る。
ータなどにおけるメモリのライトプロテクト回路に関す
る。
【０００２】
【従来の技術】パーソナルコンピュータやマイクロコン
ピュータなどのコンピュータにおいて、プログラムにバ
グがあると、ＣＰＵが暴走してＲＡＭ上のデータを破壊
してしまうことがある。
ピュータなどのコンピュータにおいて、プログラムにバ
グがあると、ＣＰＵが暴走してＲＡＭ上のデータを破壊
してしまうことがある。
【０００３】そこで、そのようなトラブルからデータを
保護する回路として、例えば図４に示すようなライトプ
ロテクト回路が考えられている。
保護する回路として、例えば図４に示すようなライトプ
ロテクト回路が考えられている。
【０００４】すなわち、図４において、１はＣＰＵ、３
、４はワークエリア用あるいはデータ保持用のＲＡＭを
示し、この例においては、ＲＡＭ４の内容が保護される
場合である。また、ＲＡＭ３、４において、！ＯＥ は
アウトプットイネーブル端子、！ＷＥ はライトイネー
ブル端子、！ＣＥ はチップイネーブル端子、Ａｍはア
ドレス端子、Ｄｎはデータ端子である（参照符号の先頭
の「！ 」は、図における参照符号の上線に対応し、否
定を示す。以下同様）。
、４はワークエリア用あるいはデータ保持用のＲＡＭを
示し、この例においては、ＲＡＭ４の内容が保護される
場合である。また、ＲＡＭ３、４において、！ＯＥ は
アウトプットイネーブル端子、！ＷＥ はライトイネー
ブル端子、！ＣＥ はチップイネーブル端子、Ａｍはア
ドレス端子、Ｄｎはデータ端子である（参照符号の先頭
の「！ 」は、図における参照符号の上線に対応し、否
定を示す。以下同様）。
【０００５】さらに、５はアドレスデコーダ、６はＤフ
リップフロップ回路を示し、このフリップフロップ回路
６にも所定のアドレスが割り当てられている。そして、
アドレスデコーダ５において、ＣＰＵ１からのアドレス
信号ＡＤＲＳがデコードされてチップセレクト信号！Ｃ
Ｓ３、！ＣＳ４、！ＣＳ６が形成され、これら信号が“
Ｌ”のとき、メモリ３、４及びフリップフロップ回路６
のうち、該当する回路が選択される。
リップフロップ回路を示し、このフリップフロップ回路
６にも所定のアドレスが割り当てられている。そして、
アドレスデコーダ５において、ＣＰＵ１からのアドレス
信号ＡＤＲＳがデコードされてチップセレクト信号！Ｃ
Ｓ３、！ＣＳ４、！ＣＳ６が形成され、これら信号が“
Ｌ”のとき、メモリ３、４及びフリップフロップ回路６
のうち、該当する回路が選択される。
【０００６】また、１１はデータバス、１２はアドレス
バス、１３はコントロールバスを示し、これらバス１１
〜１３はそれぞれの回路に接続されるとともに、この例
においては、データバス１１のＬＳＢがフリップフロッ
プ回路４のＤ入力端子に接続される。なお、！ＲＤ は
リード信号、！ＷＲＴはライト信号で、これら信号はＣ
ＰＵ１から出力される。
バス、１３はコントロールバスを示し、これらバス１１
〜１３はそれぞれの回路に接続されるとともに、この例
においては、データバス１１のＬＳＢがフリップフロッ
プ回路４のＤ入力端子に接続される。なお、！ＲＤ は
リード信号、！ＷＲＴはライト信号で、これら信号はＣ
ＰＵ１から出力される。
【０００７】そして、ＣＰＵ１がＲＡＭ３からデータを
読み出すときには、ＣＰＵ１がＲＡＭ３の目的とするア
ドレスのアドレス信号ＡＤＲＳを出力することにより、
チップセレクト信号！ＣＳ３が“Ｌ”になってＲＡＭ３
が選択されるとともに、アドレス信号ＡＤＲＳによりＲ
ＡＭ３のアドレスが指定される。さらに、このとき、Ｃ
ＰＵ１からのリード信号！ＲＤ が“Ｌ”になるととも
に、ライト信号！ＷＲＴが“Ｈ”となるので、ＲＡＭ３
のデータの読み出しが許可される。したがって、ＲＡＭ
３の目的とするアドレスからデータが読み出される。
読み出すときには、ＣＰＵ１がＲＡＭ３の目的とするア
ドレスのアドレス信号ＡＤＲＳを出力することにより、
チップセレクト信号！ＣＳ３が“Ｌ”になってＲＡＭ３
が選択されるとともに、アドレス信号ＡＤＲＳによりＲ
ＡＭ３のアドレスが指定される。さらに、このとき、Ｃ
ＰＵ１からのリード信号！ＲＤ が“Ｌ”になるととも
に、ライト信号！ＷＲＴが“Ｈ”となるので、ＲＡＭ３
のデータの読み出しが許可される。したがって、ＲＡＭ
３の目的とするアドレスからデータが読み出される。
【０００８】また、ＣＰＵ１がＲＡＭ３にデータを書き
込むときには、ＣＰＵ１がＲＡＭ３の目的とするアドレ
スのアドレス信号ＡＤＲＳを出力することにより、チッ
プセレクト信号！ＣＳ３が“Ｌ”になってＲＡＭ３が選
択されるとともに、アドレス信号ＡＤＲＳによりＲＡＭ
３のアドレスが指定される。さらに、このとき、ＣＰＵ
１からのリード信号！ＲＤ が“Ｈ”になるとともに、
ライト信号！ＷＲＴが“Ｌ”となるので、ＲＡＭ３への
データの書き込みが許可される。したがって、ＲＡＭ３
の目的とするアドレスにデータが書き込まれる。
込むときには、ＣＰＵ１がＲＡＭ３の目的とするアドレ
スのアドレス信号ＡＤＲＳを出力することにより、チッ
プセレクト信号！ＣＳ３が“Ｌ”になってＲＡＭ３が選
択されるとともに、アドレス信号ＡＤＲＳによりＲＡＭ
３のアドレスが指定される。さらに、このとき、ＣＰＵ
１からのリード信号！ＲＤ が“Ｈ”になるとともに、
ライト信号！ＷＲＴが“Ｌ”となるので、ＲＡＭ３への
データの書き込みが許可される。したがって、ＲＡＭ３
の目的とするアドレスにデータが書き込まれる。
【０００９】一方、ＣＰＵ１がＲＡＭ４からデータを読
み出すときも、ＣＰＵ１からのアドレス信号ＡＤＲＳに
よりチップセレクト信号！ＣＳ４が“Ｌ”になり、他は
ＲＡＭ３のときと同様にして読み出しが行われる。
み出すときも、ＣＰＵ１からのアドレス信号ＡＤＲＳに
よりチップセレクト信号！ＣＳ４が“Ｌ”になり、他は
ＲＡＭ３のときと同様にして読み出しが行われる。
【００１０】しかし、ＲＡＭ４へのデータの書き込みは
、フリップフロップ回路６の状態によって禁止あるいは
許可される。
、フリップフロップ回路６の状態によって禁止あるいは
許可される。
【００１１】すなわち、ＣＰＵ１がフリップフロップ回
路６に割り当てられているアドレスに対して値「１」（
少なくとも、ＬＳＢが“Ｈ”のデータ）の書き込みを実
行すると、そのアドレスを示すアドレス信号ＡＤＲＳに
よりチップセレクト信号！ＣＳ６が“Ｌ”になるととも
に、このとき、書き込み信号！ＷＲＴが“Ｌ”となるの
で、負論理入力のアンド回路８の出力が“Ｈ”となり、
フリップフロップ回路６にＣＰＵ１からの値「１」がセ
ットされる。
路６に割り当てられているアドレスに対して値「１」（
少なくとも、ＬＳＢが“Ｈ”のデータ）の書き込みを実
行すると、そのアドレスを示すアドレス信号ＡＤＲＳに
よりチップセレクト信号！ＣＳ６が“Ｌ”になるととも
に、このとき、書き込み信号！ＷＲＴが“Ｌ”となるの
で、負論理入力のアンド回路８の出力が“Ｈ”となり、
フリップフロップ回路６にＣＰＵ１からの値「１」がセ
ットされる。
【００１２】したがって、フリップフロップ回路６のＱ
出力が“Ｈ”となるとともに、これが負論理のアンド回
路７に供給されるので、以後、ＣＰＵ１からのライト信
号！ＷＲＴにかかわらずＲＡＭ４の書き込みはできなく
なる。すなわち、フリップフロップ回路６に値「１」を
書き込むと、以後、ＲＡＭ４への書き込みは禁止される
。
出力が“Ｈ”となるとともに、これが負論理のアンド回
路７に供給されるので、以後、ＣＰＵ１からのライト信
号！ＷＲＴにかかわらずＲＡＭ４の書き込みはできなく
なる。すなわち、フリップフロップ回路６に値「１」を
書き込むと、以後、ＲＡＭ４への書き込みは禁止される
。
【００１３】しかし、ＣＰＵ１がフリップフロップ回路
６に割り当てられているアドレスに対して値「０」（少
なくとも、ＬＳＢが“Ｌ”のデータ）の書き込みを実行
すると、そのアドレスを示すアドレス信号ＡＤＲＳによ
りチップセレクト信号！ＣＳ６が“Ｌ”になるとともに
、このとき、書き込み信号！ＷＲＴが“Ｌ”となるので
、アンド回路８の出力が“Ｈ”となり、フリップフロッ
プ回路６にＣＰＵ１からの値「０」がセットされる。
６に割り当てられているアドレスに対して値「０」（少
なくとも、ＬＳＢが“Ｌ”のデータ）の書き込みを実行
すると、そのアドレスを示すアドレス信号ＡＤＲＳによ
りチップセレクト信号！ＣＳ６が“Ｌ”になるとともに
、このとき、書き込み信号！ＷＲＴが“Ｌ”となるので
、アンド回路８の出力が“Ｈ”となり、フリップフロッ
プ回路６にＣＰＵ１からの値「０」がセットされる。
【００１４】したがって、フリップフロップ回路６のＱ
出力は“Ｌ”となるので、以後、ＣＰＵ１からＲＡＭ４
に書き込みを実行すると、そのライト信号！ＷＲＴがア
ンド回路７を通じてＲＡＭ４に供給される。したがって
、フリップフロップ回路６に値「０」を書き込むと、以
後、ＲＡＭ４への書き込みが許可される。
出力は“Ｌ”となるので、以後、ＣＰＵ１からＲＡＭ４
に書き込みを実行すると、そのライト信号！ＷＲＴがア
ンド回路７を通じてＲＡＭ４に供給される。したがって
、フリップフロップ回路６に値「０」を書き込むと、以
後、ＲＡＭ４への書き込みが許可される。
【００１５】こうして、この図４の回路によれば、プロ
グラムによりＲＡＭ４に対する書き込みの禁止あるいは
許可を自由に設定できる。そして、書き込みを禁止して
おけば、ＣＰＵ１の暴走によりＲＡＭ４の内容が変化す
ることがない。
グラムによりＲＡＭ４に対する書き込みの禁止あるいは
許可を自由に設定できる。そして、書き込みを禁止して
おけば、ＣＰＵ１の暴走によりＲＡＭ４の内容が変化す
ることがない。
【００１６】あるいはＲＡＭ４を電池によりバックアッ
プしておけば、ＲＡＭ４を書き換え可能なＲＯＭとして
使用することができる。
プしておけば、ＲＡＭ４を書き換え可能なＲＯＭとして
使用することができる。
【００１７】
【発明が解決しようとする課題】ところが、上述のライ
トプロテクト回路においては、ＬＳＢが“Ｌ”のデータ
であれば、他のビットがどのような値であっても、その
データがフリップフロップ回路６に書き込まれると、Ｒ
ＡＭ４の書き込みが許可されるので、ＣＰＵ１の暴走に
より、容易にＲＡＭ４の書き込みが許可され、ＲＡＭ４
の内容が簡単に破壊されてしまう。
トプロテクト回路においては、ＬＳＢが“Ｌ”のデータ
であれば、他のビットがどのような値であっても、その
データがフリップフロップ回路６に書き込まれると、Ｒ
ＡＭ４の書き込みが許可されるので、ＣＰＵ１の暴走に
より、容易にＲＡＭ４の書き込みが許可され、ＲＡＭ４
の内容が簡単に破壊されてしまう。
【００１８】この発明は、このような問題点を解決しよ
うとするものである。
うとするものである。
【００１９】
【課題を解決するための手段】このため、この発明にお
いては、各部の参照符号を後述の実施例に対応させると
、ＣＰＵ１からのアドレス信号ＡＤＲＳをデコードし、
ＣＰＵ１のアドレス信号ＡＤＲＳが所定のアドレスエリ
ア０〜２５５ 番地のとき、これを示す第１のセレクト
信号！ＣＳ８を形成するとともに、ＣＰＵ１のアドレス
信号ＡＤＲＳがアドレスエリア０〜２５５番地の中央の
アドレス１２７ 番地のとき、これを示す第２のセレク
ト信号！ＣＳ９を形成するアドレスデコーダ５と、第１
及び第２のセレクト信号！ＣＳ８、！ＣＳ９が供給され
る４ビットのカウンタ２１と、このカウンタ２１の出力
が供給されるＣＰＵ１からメモリ４へのデータの書き込
みを制御するゲート回路７とを設ける。
いては、各部の参照符号を後述の実施例に対応させると
、ＣＰＵ１からのアドレス信号ＡＤＲＳをデコードし、
ＣＰＵ１のアドレス信号ＡＤＲＳが所定のアドレスエリ
ア０〜２５５ 番地のとき、これを示す第１のセレクト
信号！ＣＳ８を形成するとともに、ＣＰＵ１のアドレス
信号ＡＤＲＳがアドレスエリア０〜２５５番地の中央の
アドレス１２７ 番地のとき、これを示す第２のセレク
ト信号！ＣＳ９を形成するアドレスデコーダ５と、第１
及び第２のセレクト信号！ＣＳ８、！ＣＳ９が供給され
る４ビットのカウンタ２１と、このカウンタ２１の出力
が供給されるＣＰＵ１からメモリ４へのデータの書き込
みを制御するゲート回路７とを設ける。
【００２０】そして、第１のセレクト信号！ＣＳ８がア
ドレスエリア０〜２５５ 番地を示しているとともに、
第２のセレクト信号！ＣＳ９が中央のアドレス１２７
番地を示していないとき、カウンタ２１のカウント値を
第１の所定値「０」にセットし、第２のセレクト信号！
ＣＳ９が中央のアドレス１２７ 番地を示すとき、この
中央のアドレス１２７ 番地を示すごとにカウンタ２１
のカウントを行い、カウンタ２１のカウント値が第２の
所定値「１５」のとき、ＣＰＵ１のメモリ４への書き込
みをゲート回路７により許可し、カウンタ２１のカウン
ト値が第２の所定値「１５」を除くすべての値のとき、
ＣＰＵ１のメモリ４への書き込みをゲート回路７により
禁止するようにしたものである。
ドレスエリア０〜２５５ 番地を示しているとともに、
第２のセレクト信号！ＣＳ９が中央のアドレス１２７
番地を示していないとき、カウンタ２１のカウント値を
第１の所定値「０」にセットし、第２のセレクト信号！
ＣＳ９が中央のアドレス１２７ 番地を示すとき、この
中央のアドレス１２７ 番地を示すごとにカウンタ２１
のカウントを行い、カウンタ２１のカウント値が第２の
所定値「１５」のとき、ＣＰＵ１のメモリ４への書き込
みをゲート回路７により許可し、カウンタ２１のカウン
ト値が第２の所定値「１５」を除くすべての値のとき、
ＣＰＵ１のメモリ４への書き込みをゲート回路７により
禁止するようにしたものである。
【００２１】
【作用】ＣＰＵ１がアドレス０〜１２６ 番地あるいは
１２８ 〜２５５ 番地に対して書き込みを行うと、メ
モリ４への書き込みが禁止され、１２７ 番地への書き
込みを１５回行うと、メモリ４への書き込みが許可され
る。
１２８ 〜２５５ 番地に対して書き込みを行うと、メ
モリ４への書き込みが禁止され、１２７ 番地への書き
込みを１５回行うと、メモリ４への書き込みが許可され
る。
【００２２】
【実施例】図１において、例えば４ビットの１６進カウ
ンタ２１が設けられ、その入力端子Ａ〜Ｄに“Ｌ”レベ
ルが供給される。また、図２に示すように、カウンタ２
１にはアドレスとして例えば０〜２５５ 番地が割り当
てられ、アドレスカウンタ５からは、ＣＰＵ１の示すア
ドレスが０〜２５５ 番地のとき、“Ｌ”となるチップ
セレクト信号！ＣＳ８が取り出される。そして、このチ
ップセレクト信号！ＣＳ８と、ＣＰＵ１からのライト信
号！ＷＲＴとが、アンド回路８に供給され、そのアンド
出力がカウンタ２１のクロック端子ＣＫに供給される。
ンタ２１が設けられ、その入力端子Ａ〜Ｄに“Ｌ”レベ
ルが供給される。また、図２に示すように、カウンタ２
１にはアドレスとして例えば０〜２５５ 番地が割り当
てられ、アドレスカウンタ５からは、ＣＰＵ１の示すア
ドレスが０〜２５５ 番地のとき、“Ｌ”となるチップ
セレクト信号！ＣＳ８が取り出される。そして、このチ
ップセレクト信号！ＣＳ８と、ＣＰＵ１からのライト信
号！ＷＲＴとが、アンド回路８に供給され、そのアンド
出力がカウンタ２１のクロック端子ＣＫに供給される。
【００２３】さらに、図２に示すように、アドレスデコ
ーダ５から、チップセレクト信号！ＣＳ８が“Ｌ”にな
るアドレスエリアの中央のアドレス、この例においては
、チップセレクト信号！ＣＳ８が“Ｌ”になるアドレス
エリアは０〜２５５ 番地であり、その中央のアドレス
は１２７ 番地なので、ＣＰＵ１の示すアドレスが１２
７ 番地のとき、“Ｌ”となるチップセレクト信号！Ｃ
Ｓ９が取り出される。 そして、この信号！ＣＳ９が、インバータ回路２２を通
じてカウンタ２１のロード端子！ＬＤ に供給される。
ーダ５から、チップセレクト信号！ＣＳ８が“Ｌ”にな
るアドレスエリアの中央のアドレス、この例においては
、チップセレクト信号！ＣＳ８が“Ｌ”になるアドレス
エリアは０〜２５５ 番地であり、その中央のアドレス
は１２７ 番地なので、ＣＰＵ１の示すアドレスが１２
７ 番地のとき、“Ｌ”となるチップセレクト信号！Ｃ
Ｓ９が取り出される。 そして、この信号！ＣＳ９が、インバータ回路２２を通
じてカウンタ２１のロード端子！ＬＤ に供給される。
【００２４】また、カウンタ２１のリップルキャリー出
力ＲＣが、インバータ回路２３を通じてアンド回路７に
供給されるとともに、ＣＰＵ１からのライト信号！ＷＲ
Ｔがアンド回路７に供給され、そのアンド出力がＲＡＭ
４のライトイネーブル端子！ＷＥ に供給される。
力ＲＣが、インバータ回路２３を通じてアンド回路７に
供給されるとともに、ＣＰＵ１からのライト信号！ＷＲ
Ｔがアンド回路７に供給され、そのアンド出力がＲＡＭ
４のライトイネーブル端子！ＷＥ に供給される。
【００２５】このような構成において、ＲＡＭ４に対す
る書き込みの禁止及び許可は、次のようしてに行う。
る書き込みの禁止及び許可は、次のようしてに行う。
【００２６】《書き込みの禁止》まず、ＣＰＵ１により
、０〜１２６ 番地、１２８ 〜２５５ 番地のどれか
に対して書き込みを行う。すなわち、！ＣＳ８＝“Ｌ”
のアドレスエリアのうち、！ＣＳ９＝“Ｌ”となるアド
レスを除くいずれかのアドレスに対して、書き込みを行
う。なお、このときの書き込みデータは任意である。
、０〜１２６ 番地、１２８ 〜２５５ 番地のどれか
に対して書き込みを行う。すなわち、！ＣＳ８＝“Ｌ”
のアドレスエリアのうち、！ＣＳ９＝“Ｌ”となるアド
レスを除くいずれかのアドレスに対して、書き込みを行
う。なお、このときの書き込みデータは任意である。
【００２７】すると、このとき、ＣＰＵ１からのアドレ
ス信号ＡＤＲＳによりチップセレクト信号！ＣＳ９が“
Ｈ”になるので、インバータ回路２２の出力は“Ｌ”と
なり、カウンタ２１はロードモードとなる。また、チッ
プセレクト信号！ＣＳ８が“Ｌ”となるとともに、ＣＰ
Ｕ１からのライト信号！ＷＲＴが“Ｌ”となるので、カ
ウンタ２１のクロック端子ＣＫが“Ｌ”から“Ｈ”に立
ち上がる。
ス信号ＡＤＲＳによりチップセレクト信号！ＣＳ９が“
Ｈ”になるので、インバータ回路２２の出力は“Ｌ”と
なり、カウンタ２１はロードモードとなる。また、チッ
プセレクト信号！ＣＳ８が“Ｌ”となるとともに、ＣＰ
Ｕ１からのライト信号！ＷＲＴが“Ｌ”となるので、カ
ウンタ２１のクロック端子ＣＫが“Ｌ”から“Ｈ”に立
ち上がる。
【００２８】したがって、カウンタ２１はロード動作を
行うが、このとき、カウンタ２１の入力端子Ａ〜Ｄは“
Ｌ”とされているので、カウンタ２１のカウント値は「
０」にクリアされる。
行うが、このとき、カウンタ２１の入力端子Ａ〜Ｄは“
Ｌ”とされているので、カウンタ２１のカウント値は「
０」にクリアされる。
【００２９】そして、カウンタ２１のカウント値が「０
」であれば、図３に示すように、そのリップルキャリー
ＲＣは“Ｌ”なので、インバータ回路２３の出力Ｑ２３
は“Ｈ”となる。そして、Ｑ２３＝“Ｈ”であれば、Ｃ
ＰＵ１からのライト信号！ＷＲＴはアンド回路７におい
て阻止されるので、ＲＡＭ４への書き込みは、以後、で
きなくなる。
」であれば、図３に示すように、そのリップルキャリー
ＲＣは“Ｌ”なので、インバータ回路２３の出力Ｑ２３
は“Ｈ”となる。そして、Ｑ２３＝“Ｈ”であれば、Ｃ
ＰＵ１からのライト信号！ＷＲＴはアンド回路７におい
て阻止されるので、ＲＡＭ４への書き込みは、以後、で
きなくなる。
【００３０】したがって、ＣＰＵ１により、！ＣＳ８＝
“Ｌ”のアドレスエリアのうち、！ＣＳ９＝“Ｌ”とな
る中央アドレスを除くアドレスに対して、書き込みを実
行すると、ＲＡＭ４に対する書き込みが禁止される。
“Ｌ”のアドレスエリアのうち、！ＣＳ９＝“Ｌ”とな
る中央アドレスを除くアドレスに対して、書き込みを実
行すると、ＲＡＭ４に対する書き込みが禁止される。
【００３１】なお、この書き込みの禁止状態でも、ＲＡ
Ｍ４のライトイネーブル端子！ＷＥ は“Ｈ”なので、
ＲＡＭ４からの読み出しは可能である。
Ｍ４のライトイネーブル端子！ＷＥ は“Ｈ”なので、
ＲＡＭ４からの読み出しは可能である。
【００３２】《書き込みの許可》まず、ＣＰＵ１により
、ＲＡＭ４を上述した書き込みの禁止状態にする。これ
は、カウンタ２１のカウント値を「０」にクリアするた
めである。
、ＲＡＭ４を上述した書き込みの禁止状態にする。これ
は、カウンタ２１のカウント値を「０」にクリアするた
めである。
【００３３】次に、ＣＰＵ１により、１２７ 番地に対
して、すなわち、！ＣＳ９＝“Ｌ”となるアドレスに対
して、書き込みを行う。なお、このときの書き込みデー
タは任意である。
して、すなわち、！ＣＳ９＝“Ｌ”となるアドレスに対
して、書き込みを行う。なお、このときの書き込みデー
タは任意である。
【００３４】すると、このとき、ＣＰＵ１からのアドレ
ス信号ＡＤＲＳによりチップセレクト信号！ＣＳ９が“
Ｌ”になるので、インバータ回路２２の出力は“Ｈ”と
なり、カウンタ２１はカウントモードとなる。また、チ
ップセレクト信号！ＣＳ８も“Ｌ”となるとともに、Ｃ
ＰＵ１からのライト信号！ＷＲＴが“Ｌ”となるので、
カウンタ２１のクロック端子ＣＫが“Ｌ”から“Ｈ”に
立ち上がる。
ス信号ＡＤＲＳによりチップセレクト信号！ＣＳ９が“
Ｌ”になるので、インバータ回路２２の出力は“Ｈ”と
なり、カウンタ２１はカウントモードとなる。また、チ
ップセレクト信号！ＣＳ８も“Ｌ”となるとともに、Ｃ
ＰＵ１からのライト信号！ＷＲＴが“Ｌ”となるので、
カウンタ２１のクロック端子ＣＫが“Ｌ”から“Ｈ”に
立ち上がる。
【００３５】したがって、カウンタ２１はカウント動作
を行い、そのカウント値は「１」となる。
を行い、そのカウント値は「１」となる。
【００３６】そして、以後、この書き込みを繰り返し、
全部で１５回書き込みを実行する。
全部で１５回書き込みを実行する。
【００３７】すると、カウンタ２１のカウント値は、そ
の書き込みごとに「１」ずつインクリメントされ、書き
込みが１５回実行されたときには、「１５」となる。
の書き込みごとに「１」ずつインクリメントされ、書き
込みが１５回実行されたときには、「１５」となる。
【００３８】そして、カウント値が「１５」のときには
、図３にも示すように、カウンタ２１のリップルキャリ
ーＲＣが“Ｈ”になるので、信号Ｑ２３は“Ｌ”になる
。したがって、以後、ＣＰＵ１がＲＡＭ４に対して書き
込み命令を実行すると、ＣＰＵ１からのライト信号！Ｗ
ＲＴはアンド回路７を通じてＲＡＭ４に供給されるので
、その書き込みが行われることになる。
、図３にも示すように、カウンタ２１のリップルキャリ
ーＲＣが“Ｈ”になるので、信号Ｑ２３は“Ｌ”になる
。したがって、以後、ＣＰＵ１がＲＡＭ４に対して書き
込み命令を実行すると、ＣＰＵ１からのライト信号！Ｗ
ＲＴはアンド回路７を通じてＲＡＭ４に供給されるので
、その書き込みが行われることになる。
【００３９】したがって、ＲＡＭ４を書き込みの禁止状
態にし、その後、！ＣＳ９＝“Ｌ”となるアドレスに対
して書き込みを１５回実行すると、ＲＡＭ４への書き込
みが許可される。
態にし、その後、！ＣＳ９＝“Ｌ”となるアドレスに対
して書き込みを１５回実行すると、ＲＡＭ４への書き込
みが許可される。
【００４０】《内容の保護》ＣＰＵ１の暴走により１２
７ 番地への書き込みが実行されてカウンタ２１のカウ
ント値がインクリメントされていっても、その途中で１
回でも１２７ 番地の周囲のアドレス０〜１２６ 番地
あるいは１２８ 〜２５５ 番地に書き込みが行われる
と、カウンタ２１のカウント値は「０」にクリアされる
ので、その後１２７ 番地に１５回の書き込みが行われ
ない限り、ＲＡＭ４への書き込みは許可されない。
７ 番地への書き込みが実行されてカウンタ２１のカウ
ント値がインクリメントされていっても、その途中で１
回でも１２７ 番地の周囲のアドレス０〜１２６ 番地
あるいは１２８ 〜２５５ 番地に書き込みが行われる
と、カウンタ２１のカウント値は「０」にクリアされる
ので、その後１２７ 番地に１５回の書き込みが行われ
ない限り、ＲＡＭ４への書き込みは許可されない。
【００４１】すなわち、ＣＰＵ１から見ると、ＣＰＵ１
は、暴走時、０〜１２６ 番地あるいは１２８ 〜２５
５ 番地に書き込みを行わないで、その中央のアドレス
である１２７ 番地だけに書き込みを行うように、かつ
、その書き込みによりカウンタ２１のカウント値がちょ
うど「１５」になるように、暴走しなければ、ＲＡＭ４
の内容を破壊することができない。
は、暴走時、０〜１２６ 番地あるいは１２８ 〜２５
５ 番地に書き込みを行わないで、その中央のアドレス
である１２７ 番地だけに書き込みを行うように、かつ
、その書き込みによりカウンタ２１のカウント値がちょ
うど「１５」になるように、暴走しなければ、ＲＡＭ４
の内容を破壊することができない。
【００４２】そして、そのように暴走することは、ほと
んど不可能なので、ＣＰＵ１が暴走しても、ＲＡＭ４の
内容は確実に保護される。
んど不可能なので、ＣＰＵ１が暴走しても、ＲＡＭ４の
内容は確実に保護される。
【００４３】
【発明の効果】この発明によれば、ＲＡＭ４への書き込
みの許可は、カウンタ２１のカウント値が「１５」にな
ったときだけであり、ＣＰＵ１が暴走しても、そのよう
な状態になることは、ほとんどないので、ＣＰＵ１の暴
走からＲＡＭ４の内容を保護することができる。
みの許可は、カウンタ２１のカウント値が「１５」にな
ったときだけであり、ＣＰＵ１が暴走しても、そのよう
な状態になることは、ほとんどないので、ＣＰＵ１の暴
走からＲＡＭ４の内容を保護することができる。
【００４４】すなわち、ＣＰＵ１から見ると、ＣＰＵ１
は、暴走時、０〜１２６ 番地あるいは１２８ 〜２５
５ 番地に書き込みを行わないで、その中央のアドレス
である１２７ 番地だけに書き込みを行うように、かつ
、その書き込みによりカウンタ２１のカウント値がちょ
うど「１５」になるように、暴走しなければ、ＲＡＭ４
の内容を破壊することができない。そして、そのように
暴走することは、ほとんど不可能なので、ＣＰＵ１が暴
走しても、ＲＡＭ４の内容を十分に保護することができ
る。
は、暴走時、０〜１２６ 番地あるいは１２８ 〜２５
５ 番地に書き込みを行わないで、その中央のアドレス
である１２７ 番地だけに書き込みを行うように、かつ
、その書き込みによりカウンタ２１のカウント値がちょ
うど「１５」になるように、暴走しなければ、ＲＡＭ４
の内容を破壊することができない。そして、そのように
暴走することは、ほとんど不可能なので、ＣＰＵ１が暴
走しても、ＲＡＭ４の内容を十分に保護することができ
る。
【００４５】また、図４のライトプロテクト回路に比べ
、この発明においては、アドレスデコーダ５はチップセ
レクト信号！ＣＳ８、！ＣＳ９を形成しなければならな
い。しかし、実際には、アドレスデコーダ５は、図１に
示すチップセレクト信号以外にも、各種のチップセレク
ト信号を形成しているので、あるいは図４に示すチップ
セレクト信号！ＣＳ３〜！ＣＳ６を形成するために、ア
ドレスデコーダ５は各種の論理回路をすでに有している
ので、チップセレクト信号！ＣＳ８、！ＣＳ９を形成す
るために、アドレスデコーダ５が複雑になるようなこと
はない。
、この発明においては、アドレスデコーダ５はチップセ
レクト信号！ＣＳ８、！ＣＳ９を形成しなければならな
い。しかし、実際には、アドレスデコーダ５は、図１に
示すチップセレクト信号以外にも、各種のチップセレク
ト信号を形成しているので、あるいは図４に示すチップ
セレクト信号！ＣＳ３〜！ＣＳ６を形成するために、ア
ドレスデコーダ５は各種の論理回路をすでに有している
ので、チップセレクト信号！ＣＳ８、！ＣＳ９を形成す
るために、アドレスデコーダ５が複雑になるようなこと
はない。
【００４６】さらに、図４のライトプロテクト回路がＤ
フリップフロップ回路６を使用するのに比べ、この発明
においては、カウンタ２１を必要とするが、どちらも１
チップＩＣにより提供されるので、カウンタ２１となっ
ても構成が複雑になることがない。
フリップフロップ回路６を使用するのに比べ、この発明
においては、カウンタ２１を必要とするが、どちらも１
チップＩＣにより提供されるので、カウンタ２１となっ
ても構成が複雑になることがない。
【００４７】また、カウンタ２１のリップルキャリーＲ
Ｃを使用してアンド回路７を制御しているので、カウン
タ２１のカウント値をデコードしてそのカウント値が「
１５」になったことを検出する必要がなく、この点から
も構成が簡単である。
Ｃを使用してアンド回路７を制御しているので、カウン
タ２１のカウント値をデコードしてそのカウント値が「
１５」になったことを検出する必要がなく、この点から
も構成が簡単である。
【図１】この発明の一例の接続図である。
【図２】この発明を説明するためのアドレスマップであ
る。
る。
【図３】カウンタのカウント値と、そのキャリー出力と
の関係を示す図である。
の関係を示す図である。
【図４】従来例を示す接続図である。
１ ＣＰＵ
３ ＲＡＭ
４ 保護されるＲＡＭ
５ アドレスデコーダ
１１ データバス
１２ アドレスバス
１３ コントロールバス
２１ カウンタ
Claims (1)
- 【請求項１】 ＣＰＵからのアドレス信号をデコード
するアドレスデコーダであって、上記ＣＰＵのアドレス
信号が所定のアドレスエリアのとき、これを示す第１の
セレクト信号を形成するとともに、上記ＣＰＵのアドレ
ス信号が上記アドレスエリアの中央のアドレスのとき、
これを示す第２のセレクト信号を形成するアドレスデコ
ーダと、上記第１及び第２のセレクト信号が供給される
Ｎビット（Ｎ≧２）のカウンタと、このカウンタの出力
が供給されてＣＰＵからメモリへのデータの書き込みを
制御するゲート回路とを有し、上記第１のセレクト信号
が上記アドレスエリアを示しているとともに、上記第２
のセレクト信号が上記中央のアドレスを示していないと
き、上記カウンタのカウント値を第１の所定値にセット
し、上記第２のセレクト信号が上記中央のアドレスを示
すとき、この中央のアドレスを示すごとに上記カウンタ
のカウントを行い、上記カウンタのカウント値が第２の
所定値のとき、上記ＣＰＵの上記メモリへの書き込みを
上記ゲート回路により許可し、上記カウンタのカウント
値が上記第２の所定値を除くすべての値のとき、上記Ｃ
ＰＵの上記メモリへの書き込みを上記ゲート回路により
禁止するようにしたメモリのライトプロテクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16512091A JP3232109B2 (ja) | 1991-06-10 | 1991-06-10 | メモリのライトプロテクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16512091A JP3232109B2 (ja) | 1991-06-10 | 1991-06-10 | メモリのライトプロテクト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04362752A true JPH04362752A (ja) | 1992-12-15 |
| JP3232109B2 JP3232109B2 (ja) | 2001-11-26 |
Family
ID=15806300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16512091A Expired - Lifetime JP3232109B2 (ja) | 1991-06-10 | 1991-06-10 | メモリのライトプロテクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232109B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001610A1 (ja) * | 2002-06-25 | 2003-12-31 | Sony Corporation | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
-
1991
- 1991-06-10 JP JP16512091A patent/JP3232109B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001610A1 (ja) * | 2002-06-25 | 2003-12-31 | Sony Corporation | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3232109B2 (ja) | 2001-11-26 |
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