JP2857708B2 - 信頼性あるウォッチドッグタイマ - Google Patents
信頼性あるウォッチドッグタイマInfo
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- signal
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- reset
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Recording Measured Values (AREA)
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Description
【発明の詳細な説明】 発明の背景 この発明はリアルタイムプロセッサまたはマイクロコ
ントローラにおける異常な反応を検出するためのステー
タスタイマに関し、かつ特定的には、このようなタイマ
の信頼性を改善するための装置に関する。
ントローラにおける異常な反応を検出するためのステー
タスタイマに関し、かつ特定的には、このようなタイマ
の信頼性を改善するための装置に関する。
関連技術の説明 INTEL 8096、INTEL 80C252、Siemens 80515およびNEC
7811などのようなリアルタイムコントローラアプリケー
ションに共通して使用されるプロセッサは、ウォッチド
ッグタイマとして知られる装置を用いる。ウォッチドッ
グタイマは設定された期間内においてプロセッサによっ
てリセットされなければならないステータスタイマであ
る。もしプロセッサが、ウォッチドッグタイマをリセッ
トしないなら、プロセッサの異常動作が推測される。そ
の場合、ウォッチドッグタイマはそのホストプロセッサ
のためにリセット信号を発生する。
7811などのようなリアルタイムコントローラアプリケー
ションに共通して使用されるプロセッサは、ウォッチド
ッグタイマとして知られる装置を用いる。ウォッチドッ
グタイマは設定された期間内においてプロセッサによっ
てリセットされなければならないステータスタイマであ
る。もしプロセッサが、ウォッチドッグタイマをリセッ
トしないなら、プロセッサの異常動作が推測される。そ
の場合、ウォッチドッグタイマはそのホストプロセッサ
のためにリセット信号を発生する。
プロセッサがウォッチドッグタイマをリセットしなけ
ればならない設定された期間は、ホストプロセッサのプ
ログラムコントロールに応答して、従来のシステムにお
けるようにレジスタまたはラッチに記憶される。設定さ
れた期間を表わすコードを保持するレジスタまたはラッ
チの内容は、カウンタの出力と連続的に比較される。カ
ウンタがしきい値に到達するとき、リセット信号が発生
される。
ればならない設定された期間は、ホストプロセッサのプ
ログラムコントロールに応答して、従来のシステムにお
けるようにレジスタまたはラッチに記憶される。設定さ
れた期間を表わすコードを保持するレジスタまたはラッ
チの内容は、カウンタの出力と連続的に比較される。カ
ウンタがしきい値に到達するとき、リセット信号が発生
される。
ところが、静電放電（ESD）、電力故障または誤った
ソフトウェアの期間中またはその後に、ウオッチドッグ
タイマの正しい動作を維持することに関して問題が生じ
る。
ソフトウェアの期間中またはその後に、ウオッチドッグ
タイマの正しい動作を維持することに関して問題が生じ
る。
すなわち、ウォッチドッグタイマがリセットされなけ
ればならない期間を指示するコードがレジスタまたはラ
ッチに記憶されるので、ESDおよび電力の故障は、予め
設定されたコードに変化を生じさせ、この変化は、ウォ
ッチドラッグタイマの正常な動作の邪魔をする。また、
レジスタまたはラッチのような記憶素子はプロセッサの
ソフトウェア制御によってアクセス可能なので、間違っ
たソフトウェアは予め設定されたコードも同様に変えて
しまうことが可能である。
ればならない期間を指示するコードがレジスタまたはラ
ッチに記憶されるので、ESDおよび電力の故障は、予め
設定されたコードに変化を生じさせ、この変化は、ウォ
ッチドラッグタイマの正常な動作の邪魔をする。また、
レジスタまたはラッチのような記憶素子はプロセッサの
ソフトウェア制御によってアクセス可能なので、間違っ
たソフトウェアは予め設定されたコードも同様に変えて
しまうことが可能である。
リアルタイム制御アプリケーションに使われるマイク
ロコントローラまたはプロセッサは厳しい環境において
しばしば用いられ、ESD、電力の故障および間違ったソ
フトウェアから免れたウォッチドッグタイマの必要性が
起こる。
ロコントローラまたはプロセッサは厳しい環境において
しばしば用いられ、ESD、電力の故障および間違ったソ
フトウェアから免れたウォッチドッグタイマの必要性が
起こる。
発明の概要 この発明はより大きな信頼性および適応性を有するウ
ォッチドッグタイマを提供する。特に、ウォッチドッグ
タイマステータス信号がその時間内においてホストプロ
セッサによって発せられなければならない期間のよう
な、ウォッチドッグタイマのアルゴリズムの型式を識別
する選択されたコードは、ESD、電力の故障および間違
ったソフトウェアから免れたハードワイヤード信号を与
えるために、設計者または使用者によってプログラム化
されるように適合されたヒューズセルまたはリードオン
リメモリセルによって与えられる。
ォッチドッグタイマを提供する。特に、ウォッチドッグ
タイマステータス信号がその時間内においてホストプロ
セッサによって発せられなければならない期間のよう
な、ウォッチドッグタイマのアルゴリズムの型式を識別
する選択されたコードは、ESD、電力の故障および間違
ったソフトウェアから免れたハードワイヤード信号を与
えるために、設計者または使用者によってプログラム化
されるように適合されたヒューズセルまたはリードオン
リメモリセルによって与えられる。
この発明に従ったウォッチドッグタイマは、ESD、電
力の故障および間違ったソフトウェアから免れたプリセ
ット時間期間を表示するプリセットコードを与えるため
に回路素子を含む。さらに、プログラム化可能な時間期
間を表示するプログラム化可能なコードはソフトウェア
のアクセス可能なレジスタまたはラッチに記憶される。
セレクタはプリセットコードおよびプログラム化可能な
コードを受け、かつ、ウォッチドッグタイマがその時間
内においてプロセッサステータス信号によってリセット
されなければならない時間期間を表示する出力コードを
選択する。タイマはプロセッサステータス信号を受けか
つステータス信号の最後の受信からの経過時間を表示す
るタイマコードを発生する。比較器は出力コードおよび
タイマコードを受けかつタイマコードによって表示され
る経過時間が出力コードによって表示される時間期間を
越えるときプロセッサリセット信号を発生する。セレク
タは、静電放電、電力の故障および間違ったソフトウェ
アから免れた素子を通してセレクタ制御信号を与えるこ
とによってプリセットコードだけを選択するようにプロ
グラム化可能である。
力の故障および間違ったソフトウェアから免れたプリセ
ット時間期間を表示するプリセットコードを与えるため
に回路素子を含む。さらに、プログラム化可能な時間期
間を表示するプログラム化可能なコードはソフトウェア
のアクセス可能なレジスタまたはラッチに記憶される。
セレクタはプリセットコードおよびプログラム化可能な
コードを受け、かつ、ウォッチドッグタイマがその時間
内においてプロセッサステータス信号によってリセット
されなければならない時間期間を表示する出力コードを
選択する。タイマはプロセッサステータス信号を受けか
つステータス信号の最後の受信からの経過時間を表示す
るタイマコードを発生する。比較器は出力コードおよび
タイマコードを受けかつタイマコードによって表示され
る経過時間が出力コードによって表示される時間期間を
越えるときプロセッサリセット信号を発生する。セレク
タは、静電放電、電力の故障および間違ったソフトウェ
アから免れた素子を通してセレクタ制御信号を与えるこ
とによってプリセットコードだけを選択するようにプロ
グラム化可能である。
この発明の別の局面において、ウォッチドッグタイマ
は、静電放電は、電力の故障および間違ったソフトトウ
ェアから免れた素子を通してプリセットイネーブル信号
を与えることによって固定されうる。
は、静電放電は、電力の故障および間違ったソフトトウ
ェアから免れた素子を通してプリセットイネーブル信号
を与えることによって固定されうる。
この発明のさらに別の局面において、ホストプロセ
ッサによって発生したステータス信号は第１キーおよび
第２キーを有するキードシーケンスである。プロセッサ
は第１キーを、第１キーに応答して第２キーを待ち受け
る状態に入るための手段を含むウォッチドッグタイマに
書込む。もし第２キーが第１キーに続くなら、ウォッチ
ドッグタイマはその内部タイマをリセットする。もしプ
ロセッサが、第１キーまたは第２キーと同等でないデー
タを含むキーシーケンスを有する第１キーに続くなら、
ウォッチドッグタイマはあたかもタイマのオーバフロー
が起こったようにリセットを発生するであろう。
ッサによって発生したステータス信号は第１キーおよび
第２キーを有するキードシーケンスである。プロセッサ
は第１キーを、第１キーに応答して第２キーを待ち受け
る状態に入るための手段を含むウォッチドッグタイマに
書込む。もし第２キーが第１キーに続くなら、ウォッチ
ドッグタイマはその内部タイマをリセットする。もしプ
ロセッサが、第１キーまたは第２キーと同等でないデー
タを含むキーシーケンスを有する第１キーに続くなら、
ウォッチドッグタイマはあたかもタイマのオーバフロー
が起こったようにリセットを発生するであろう。
さらに、この発明の１つの局面において、ホストプロ
セッサはハードウェアリセットがそれを通して外からプ
ロセッサに信号を送ることができるリセットピンを含
む。この実施例において、ウォッチドッグタイマリセッ
ト信号は、ホストプロセッサが外からのリセットパルス
とウォッチドッグタイマによって発生させられるリセッ
トパルスを識別するのを許容する準双方向性ドライバを
通してハードウェアリセット入力ピンに与えられる。
セッサはハードウェアリセットがそれを通して外からプ
ロセッサに信号を送ることができるリセットピンを含
む。この実施例において、ウォッチドッグタイマリセッ
ト信号は、ホストプロセッサが外からのリセットパルス
とウォッチドッグタイマによって発生させられるリセッ
トパルスを識別するのを許容する準双方向性ドライバを
通してハードウェアリセット入力ピンに与えられる。
この発明の他の局面および利点は図面、明細書および
特許請求の範囲を検討することによって理解され得る。
特許請求の範囲を検討することによって理解され得る。
好ましい実施例の説明 この発明の好ましい実施例が図面を参照しながら詳細
に述べられる。
に述べられる。
まず初めに、システムの大要が与えられる。次に、ウ
ォッチドッグタイマの好ましい方法の詳細な論理図が再
検討される。
ォッチドッグタイマの好ましい方法の詳細な論理図が再
検討される。
I.システムの大要 第１図はこの発明を用いるプロセッサのブロック図で
ある。プロセッサは、プログラム制御下において標準マ
イクロコントローラまたはマイクロコンピュータ処理を
行なうCPU100を含む。さらに、システムクロック101は
システムじゅうに与えるために、ライン102および103の
上にクロック信号を発生する。好ましい具体例における
CPU100は６状態指示サイクルおよび二位相クロックとと
もに作動するデータプロセッサである。このシステロク
ロックの特徴は第２図ないし第９図を参照して以下に詳
しく述べられる方法において反映される。CPU100および
システムクロック101はライン104を通じて制御インフォ
メーションを伝達する。
ある。プロセッサは、プログラム制御下において標準マ
イクロコントローラまたはマイクロコンピュータ処理を
行なうCPU100を含む。さらに、システムクロック101は
システムじゅうに与えるために、ライン102および103の
上にクロック信号を発生する。好ましい具体例における
CPU100は６状態指示サイクルおよび二位相クロックとと
もに作動するデータプロセッサである。このシステロク
ロックの特徴は第２図ないし第９図を参照して以下に詳
しく述べられる方法において反映される。CPU100および
システムクロック101はライン104を通じて制御インフォ
メーションを伝達する。
第１図のプロセッサはこの発明に従うウォッチドッグ
タイマ105を含む。ウォッチドッグタイマはライン102を
通じてシステムクロックを受け、かつ、ライン106を通
じてCPU100と制御インフォメーションを通信する。さら
に、バス107は、ライン106上の制御インフォメーション
に応答して、CPU100とウォッチドッグタイマ105との間
にデータを伝達するために設けられる。
タイマ105を含む。ウォッチドッグタイマはライン102を
通じてシステムクロックを受け、かつ、ライン106を通
じてCPU100と制御インフォメーションを通信する。さら
に、バス107は、ライン106上の制御インフォメーション
に応答して、CPU100とウォッチドッグタイマ105との間
にデータを伝達するために設けられる。
最後に、プロセッサは外部で発生させられるリセット
信号を受けるように適合された入力／出力ピン109に接
続されたリセットドライバ108を含む。リセットドライ
バはまた、ウォッチドッグタイマ105から、ライン110上
のウォッチドッグタイマリセット信号WDTRSTを受ける。
システムクロックは、ライン103上でリセットドライバ1
08に与えられる。リセットドライバ108の出力は、ライ
ン111上のソフトウェアリセット信号SRSTおよびライン1
12上のハードウェアリセット信号HRSTを含む。CPU100は
ライン111からのソフトリセットに対して、ライン112上
のハードリセットに対してとは異なった反応をする。こ
れらのリセット間の差異は先行技術においてよく理解さ
れる。
信号を受けるように適合された入力／出力ピン109に接
続されたリセットドライバ108を含む。リセットドライ
バはまた、ウォッチドッグタイマ105から、ライン110上
のウォッチドッグタイマリセット信号WDTRSTを受ける。
システムクロックは、ライン103上でリセットドライバ1
08に与えられる。リセットドライバ108の出力は、ライ
ン111上のソフトウェアリセット信号SRSTおよびライン1
12上のハードウェアリセット信号HRSTを含む。CPU100は
ライン111からのソフトリセットに対して、ライン112上
のハードリセットに対してとは異なった反応をする。こ
れらのリセット間の差異は先行技術においてよく理解さ
れる。
動作において、ウォッチドッグタイマはCPUがステー
タス信号を発生しなければならない期間を表わすコード
を記憶する。ステータス信号は、プログラム制御の下で
バス107を通じてCPU100から与えられる。もしステータ
ス信号がその期間内に発生しなければ、ウォッチドッグ
タイマリセット信号WDTRSTはライン110上でリセットド
ライバ108に与えられる。
タス信号を発生しなければならない期間を表わすコード
を記憶する。ステータス信号は、プログラム制御の下で
バス107を通じてCPU100から与えられる。もしステータ
ス信号がその期間内に発生しなければ、ウォッチドッグ
タイマリセット信号WDTRSTはライン110上でリセットド
ライバ108に与えられる。
II.ウォッチドッグタイマブロック図 第２図はこの発明の好ましい実施例におけるウォッチ
ドッグタイマ105のブロック図である。ウォッチドッグ
タイマ105はホスト内部バスにインターフェイスを与え
る制御ブロック200、および、ウォッチドッグタイマの
内部タイマの出力と選択された期間コードを比較するた
めの比較器を含む。さらに、ウォッチドッグタイマ105
はホストプロセッサからのキードシーケンスステータス
信号をデコードするために用いられる状態マシーン201
を含む。ウォッチドッグタイマ105の第３の素子は、プ
ロセッサの内部バスから受けるプログラム化可能なコー
ド、または、コントローラに期間コードとして与えるた
めセレクタの中からリードオンリープリセットコードを
選択する手段を与えるセレクタ202である。最後に、ウ
ォッチドッグタイマ105はウォッチドッグタイマ105のた
めに期間タイミングインフォメーションを与えるタイマ
ブロック203を含む。
ドッグタイマ105のブロック図である。ウォッチドッグ
タイマ105はホスト内部バスにインターフェイスを与え
る制御ブロック200、および、ウォッチドッグタイマの
内部タイマの出力と選択された期間コードを比較するた
めの比較器を含む。さらに、ウォッチドッグタイマ105
はホストプロセッサからのキードシーケンスステータス
信号をデコードするために用いられる状態マシーン201
を含む。ウォッチドッグタイマ105の第３の素子は、プ
ロセッサの内部バスから受けるプログラム化可能なコー
ド、または、コントローラに期間コードとして与えるた
めセレクタの中からリードオンリープリセットコードを
選択する手段を与えるセレクタ202である。最後に、ウ
ォッチドッグタイマ105はウォッチドッグタイマ105のた
めに期間タイミングインフォメーションを与えるタイマ
ブロック203を含む。
ウォッチドッグタイマ制御ブロック200の入力は、ラ
イン204からの内部バスIB（7:0）と、WRREG*、ADRLAT*
およびRDREG*を含むいくつかのアドレス制御信号205を
含む。WRREG*は内部バスからアドレスされたレジスタへ
の書込みを示す制御信号である。ADRLAT*は連続するデ
コードのためにIB（7:0）ラインからのアドレスをラッ
チするときに制御する。RDREG*信号はアドレスされたレ
ジスタから内部バスへの読出しを制御することにおいて
用いられる。信号名の終わりの＊は信号が活性ローであ
ることを示す。
イン204からの内部バスIB（7:0）と、WRREG*、ADRLAT*
およびRDREG*を含むいくつかのアドレス制御信号205を
含む。WRREG*は内部バスからアドレスされたレジスタへ
の書込みを示す制御信号である。ADRLAT*は連続するデ
コードのためにIB（7:0）ラインからのアドレスをラッ
チするときに制御する。RDREG*信号はアドレスされたレ
ジスタから内部バスへの読出しを制御することにおいて
用いられる。信号名の終わりの＊は信号が活性ローであ
ることを示す。
制御ブロック200はまた、ライン206上のリセットピン
からパワーオンクリア信号PINPOCを受ける。この信号は
リセットピン109において与えられるハードウェアリセ
ット信号の段階づけされたものである。
からパワーオンクリア信号PINPOCを受ける。この信号は
リセットピン109において与えられるハードウェアリセ
ット信号の段階づけされたものである。
制御ブロック200は、ライン207を通してタイマ203か
ら出力WDTIM（15:0）を受ける。期間コードWDSEL（3:
0）はライン208上でセレクタ202から制御200へ与えられ
る。最後に、制御ブロック200はライン209を通してSOFT
RST信号、およびライン210を通して状態マシーン201か
らWDTENBL信号を受ける。
ら出力WDTIM（15:0）を受ける。期間コードWDSEL（3:
0）はライン208上でセレクタ202から制御200へ与えられ
る。最後に、制御ブロック200はライン209を通してSOFT
RST信号、およびライン210を通して状態マシーン201か
らWDTENBL信号を受ける。
制御ブロック200の出力は、状態マシーン制御信号で
ある、ライン211上のWR1.WR2およびWRX、ライン212上の
セレクタ制御信号WDSEL21B*およびIB2WDSEL、および、
ライン213上のWDTRST信号を含む。
ある、ライン211上のWR1.WR2およびWRX、ライン212上の
セレクタ制御信号WDSEL21B*およびIB2WDSEL、および、
ライン213上のWDTRST信号を含む。
セレクタ202は内部バス204から書込みかつ読出されて
もよいレジスタを含む。ライン212上の制御信号はこれ
らのアクセスに必要なタイミングインフォメーションを
与える。セレクタ202はまた、ライン213からWDTRST信号
を、かつ、タイマ203からライン214上の試験信号TSTOVF
Lを受ける。セレクタ202は、第９図に示されるように、
ソフトリセット、ウォッチドッグタイマリセットまたは
外部ピンリセットに応答して発生したパワーオンクリア
信号を表示するために発生したライン216上のPOC信号を
受ける。セレクタ202の出力は、選択された期間コードW
DSEL（3:0）およびライン215上の決定された（fixed−o
n）信号WDTFIXONを含む。
もよいレジスタを含む。ライン212上の制御信号はこれ
らのアクセスに必要なタイミングインフォメーションを
与える。セレクタ202はまた、ライン213からWDTRST信号
を、かつ、タイマ203からライン214上の試験信号TSTOVF
Lを受ける。セレクタ202は、第９図に示されるように、
ソフトリセット、ウォッチドッグタイマリセットまたは
外部ピンリセットに応答して発生したパワーオンクリア
信号を表示するために発生したライン216上のPOC信号を
受ける。セレクタ202の出力は、選択された期間コードW
DSEL（3:0）およびライン215上の決定された（fixed−o
n）信号WDTFIXONを含む。
状態マシーン201はライン211上の状態マシーン制御信
号およびライン215からWDTFIXON信号を受ける。さら
に、状態マシーン211は入力としてライン216からパワー
オンクリア信号POCを受ける。
号およびライン215からWDTFIXON信号を受ける。さら
に、状態マシーン211は入力としてライン216からパワー
オンクリア信号POCを受ける。
この状態マシーン201はライン210上にイネーブル信号
WDTENBL、ライン217上にクリア信号WDTCLRおよびライン
209上にソフトウェアリセット信号SOFTRSTを発生する。
WDTENBL、ライン217上にクリア信号WDTCLRおよびライン
209上にソフトウェアリセット信号SOFTRSTを発生する。
タイマ203は、ライン210からイネーブル信号を、状態
マシーンのライン217からクリア信号を受ける。さら
に、ライン218からの試験モード信号TMWDTがタイマ203
に与えられる。最後にライン219上のクロック信号TINC
がシステムクロック101からのタイマ203に与えられる。
マシーンのライン217からクリア信号を受ける。さら
に、ライン218からの試験モード信号TMWDTがタイマ203
に与えられる。最後にライン219上のクロック信号TINC
がシステムクロック101からのタイマ203に与えられる。
タイマ203はライン217上のWDTCLRの最後の発生からの
経過時間を示す出力TIMREG（23:0）を発生する。この出
力はライン220上に与えられ、ビット22−７はライン207
上にWDTIM（15:0）として与えられかつビット12はライ
ン214上にTESTOVFLとして与えられる。最後に、タイマ2
03はライン221上にキャリー信号WDTCARRY*を発生する。
経過時間を示す出力TIMREG（23:0）を発生する。この出
力はライン220上に与えられ、ビット22−７はライン207
上にWDTIM（15:0）として与えられかつビット12はライ
ン214上にTESTOVFLとして与えられる。最後に、タイマ2
03はライン221上にキャリー信号WDTCARRY*を発生する。
A.ウォッチドッグタイマ制御200（第３図および第４
図） 第３図および第４図はウォッチドッグタイマ105の制
御ブロック200の論理図である。第３図はライン211上の
状態マシーン制御信号の発生およびライン212上のウォ
ッチドッグタイマ選択アドレス信号を表わす。第４図
は、ライン213上のウォッチドッグタイマリセット信号W
DTRSTの発生を表わす。
図） 第３図および第４図はウォッチドッグタイマ105の制
御ブロック200の論理図である。第３図はライン211上の
状態マシーン制御信号の発生およびライン212上のウォ
ッチドッグタイマ選択アドレス信号を表わす。第４図
は、ライン213上のウォッチドッグタイマリセット信号W
DTRSTの発生を表わす。
第３図において、状態マシーン制御信号211を発生さ
せるための手段が含まれる。この手段は、内部パスに書
込まれたキーを検出するためのデータデコーダ300およ
びウォッチドッグタイマキーに書込むための別個のアド
レスを検出するためのアドレスデコーダ301を含む。さ
らに、アドレスデコーダ301は、ライン212上の制御信号
の発生のためにウォッチドッグタイマ選択レジスタへの
読出しおよび書出しを検出する。ライン210上のウォッ
チドッグタイマイネーブル信号WDTENBLに反応してライ
ン212上の選択レジスタアクセス制御信号の発生を可能
にするためのイネーブリング手段302が含まれる。
せるための手段が含まれる。この手段は、内部パスに書
込まれたキーを検出するためのデータデコーダ300およ
びウォッチドッグタイマキーに書込むための別個のアド
レスを検出するためのアドレスデコーダ301を含む。さ
らに、アドレスデコーダ301は、ライン212上の制御信号
の発生のためにウォッチドッグタイマ選択レジスタへの
読出しおよび書出しを検出する。ライン210上のウォッ
チドッグタイマイネーブル信号WDTENBLに反応してライ
ン212上の選択レジスタアクセス制御信号の発生を可能
にするためのイネーブリング手段302が含まれる。
デコーダ300は内部パス204からのビット０、２、５お
よび７を受けるために接続されたNANDゲート303を含
む。NANDゲート303の出力はインバータ304を通してライ
ン305に与えられる。さらに、NORゲート306はデコーダ3
00に含まれ、内部バスからのビット０、２、５および７
を受け、かつ、ライン307上に出力を発生する。デコー
ダ300は内部バス204からのビット１、３、４および６を
受けかつインバータ309を通してライン310上にその出力
を与えるNANDゲート308を含む。さらに、内部バス204か
らのビット１、３、４および６を受けるNORゲート311は
その出力をライン312上に与える。ライン307および310
は入力として、NANDゲート313に与えられる。NANDゲー
ト313の出力は、内部バス上のデータが5A（0101−101
0）であることを示しながら、ライン314上にIBIS5A*信
号活性ローとして与えられる。ライン314上のIBIS5A*信
号はインバータ315を通してライン314上の信号の活性ハ
イの形であるIBIS5Aとして、ライン316に与えられる。
よび７を受けるために接続されたNANDゲート303を含
む。NANDゲート303の出力はインバータ304を通してライ
ン305に与えられる。さらに、NORゲート306はデコーダ3
00に含まれ、内部バスからのビット０、２、５および７
を受け、かつ、ライン307上に出力を発生する。デコー
ダ300は内部バス204からのビット１、３、４および６を
受けかつインバータ309を通してライン310上にその出力
を与えるNANDゲート308を含む。さらに、内部バス204か
らのビット１、３、４および６を受けるNORゲート311は
その出力をライン312上に与える。ライン307および310
は入力として、NANDゲート313に与えられる。NANDゲー
ト313の出力は、内部バス上のデータが5A（0101−101
0）であることを示しながら、ライン314上にIBIS5A*信
号活性ローとして与えられる。ライン314上のIBIS5A*信
号はインバータ315を通してライン314上の信号の活性ハ
イの形であるIBIS5Aとして、ライン316に与えられる。
ライン305および312上の信号はその出力をIBISA5とし
てインバータ318を通してライン319に与えるNANDゲート
317を通して与えられる。ライン319上のIBISA5信号は内
部バス上のデータがA5（1010−0101）であるときそれを
示す。
てインバータ318を通してライン319に与えるNANDゲート
317を通して与えられる。ライン319上のIBISA5信号は内
部バス上のデータがA5（1010−0101）であるときそれを
示す。
アドレスデコーダ301はウォッチドッグタイマキーへ
のアクセスを検出しかつレジスタ320内のアクセスを示
すコードを記憶し、かつウォッチドッグタイマ選択レジ
スタへの読出しまたは書込みを検出し、かつ、レジスタ
321内の読出しまたは書込みを示すコードを記憶する。
デコーダ301は内部バス204からビット３、５および７を
受けるNANDゲート322、および、ライン323上のWRREG2*
信号を含む。NANDゲート322の出力はインバータ324を通
して、入力としてNANDゲート325に、かつ入力として、N
ANDゲート326に与えられる。デコーダ301はまた、内部
バスのビット２、４および６を受けかつその出力をライ
ン328上に入力としてNANDゲート325および326に与えるN
ORゲート327を含む。さらに、デコーダ301内のNORゲー
ト329は内部バスからのビット１を受けるために接続さ
れたインバータ330の出力を受ける。NORゲート329の別
の入力は内部バスからのビット０である。NORゲート329
の出力はライン331上に入力として、NANDゲート325に与
えられる。
のアクセスを検出しかつレジスタ320内のアクセスを示
すコードを記憶し、かつウォッチドッグタイマ選択レジ
スタへの読出しまたは書込みを検出し、かつ、レジスタ
321内の読出しまたは書込みを示すコードを記憶する。
デコーダ301は内部バス204からビット３、５および７を
受けるNANDゲート322、および、ライン323上のWRREG2*
信号を含む。NANDゲート322の出力はインバータ324を通
して、入力としてNANDゲート325に、かつ入力として、N
ANDゲート326に与えられる。デコーダ301はまた、内部
バスのビット２、４および６を受けかつその出力をライ
ン328上に入力としてNANDゲート325および326に与えるN
ORゲート327を含む。さらに、デコーダ301内のNORゲー
ト329は内部バスからのビット１を受けるために接続さ
れたインバータ330の出力を受ける。NORゲート329の別
の入力は内部バスからのビット０である。NORゲート329
の出力はライン331上に入力として、NANDゲート325に与
えられる。
デコーダ301内のNORゲート332は内部バスからのビッ
ト１および、内部バスからのビット０を受けるために接
続されたインバータ333の出力を受ける。NORゲート332
の出力はライン333上に入力としてNANDゲート326に与え
られる。NANDゲート325の出力はライン334上でレジスタ
320のデータ入力に与えられる。レジスタ320の反転され
た出力Ｑ*は内部バス上のアドレスがウォッチドッグタ
イマキーへのアクセスを必要とすることを示しながらラ
イン335上で与えられる。
ト１および、内部バスからのビット０を受けるために接
続されたインバータ333の出力を受ける。NORゲート332
の出力はライン333上に入力としてNANDゲート326に与え
られる。NANDゲート325の出力はライン334上でレジスタ
320のデータ入力に与えられる。レジスタ320の反転され
た出力Ｑ*は内部バス上のアドレスがウォッチドッグタ
イマキーへのアクセスを必要とすることを示しながらラ
イン335上で与えられる。
NANDゲート326の出力はライン336上でデータ入力とし
てレジスタ321に与えられる。レジスタ321の反転させら
れた出力は内部バスからのアドレスがウォッチドッグ選
択レジスタの読出しまたは書込みを必要とすることを示
しながらライン337上で与えられる。
てレジスタ321に与えられる。レジスタ321の反転させら
れた出力は内部バスからのアドレスがウォッチドッグ選
択レジスタの読出しまたは書込みを必要とすることを示
しながらライン337上で与えられる。
レジスタ320および321はシステムクロックの位相２の
間ライン338上のADRLAT*信号によってクロックされる。
これは位相２のゲートされたクロックドライバ339を通
してライン338の上に信号を与えることによって完成す
る。ゲートされたクロックドライバ339の出力はインバ
ータ340を通して反転させられたクロック入力として、
レジスタ320および321に、かつ、入力としてインバータ
341に与えられる。インバータ341の出力はクロック入力
としてレジスタ320および321に与えられる。
間ライン338上のADRLAT*信号によってクロックされる。
これは位相２のゲートされたクロックドライバ339を通
してライン338の上に信号を与えることによって完成す
る。ゲートされたクロックドライバ339の出力はインバ
ータ340を通して反転させられたクロック入力として、
レジスタ320および321に、かつ、入力としてインバータ
341に与えられる。インバータ341の出力はクロック入力
としてレジスタ320および321に与えられる。
さらに、ライン338上の信号およびライン335上の信号
はNANDゲート342を通して与えられる。NANDゲート342
は、ライン338上のADRLAT*信号がハイであるときライン
335およびライン343上に信号の反転された形を与えなが
らレジスタ320の出力をNANDゲート342の出力に通す働き
をする。
はNANDゲート342を通して与えられる。NANDゲート342
は、ライン338上のADRLAT*信号がハイであるときライン
335およびライン343上に信号の反転された形を与えなが
らレジスタ320の出力をNANDゲート342の出力に通す働き
をする。
ライン337上の信号およびライン338上の信号はまた、
ADRLAT*がハイであるときライン345上のその出力を通し
てライン337上の信号を通す働きをするNANDゲート344に
与えられる。
ADRLAT*がハイであるときライン345上のその出力を通し
てライン337上の信号を通す働きをするNANDゲート344に
与えられる。
ライン343上の信号はウォッチドッグタイマキーへの
読出しまたは書込みを示すと仮定されている。その信号
は第１入力として複合ゲート346/347のOR機能に与えら
れる。このゲートのOR機能への第２入力はライン323上
のWRREG*信号である。OR機能の出力は、もしライン343
上の信号が単にハイでWRREG*が活性ローのとき、ウォッ
チドッグタイマキーのためのアドレスデコードを示しな
がらハイになるであろう。OR機能の出力は複合ゲート34
6/347のNAND機能に与えられる。NAND機能の第２入力は
インバータ349の出力からのライン348上の信号である。
インバータ349の入力はレジスタ350の反対の出力であ
る。レジスタ350はNANDゲート351を通してPINPOC信号を
ラッチする役目をする。NANDゲート351の第２入力はシ
ステムクロックからの状態１クロックである。NANDゲー
ト351の出力はレジスタ350に対するデータ入力である。
レジスタ350はシステムクロックからの位相１クロック
および反転させられた位相１クロックによってクロック
される。
読出しまたは書込みを示すと仮定されている。その信号
は第１入力として複合ゲート346/347のOR機能に与えら
れる。このゲートのOR機能への第２入力はライン323上
のWRREG*信号である。OR機能の出力は、もしライン343
上の信号が単にハイでWRREG*が活性ローのとき、ウォッ
チドッグタイマキーのためのアドレスデコードを示しな
がらハイになるであろう。OR機能の出力は複合ゲート34
6/347のNAND機能に与えられる。NAND機能の第２入力は
インバータ349の出力からのライン348上の信号である。
インバータ349の入力はレジスタ350の反対の出力であ
る。レジスタ350はNANDゲート351を通してPINPOC信号を
ラッチする役目をする。NANDゲート351の第２入力はシ
ステムクロックからの状態１クロックである。NANDゲー
ト351の出力はレジスタ350に対するデータ入力である。
レジスタ350はシステムクロックからの位相１クロック
および反転させられた位相１クロックによってクロック
される。
複合ゲート346/347のNAND機能は、もし指示のステー
ジ１がアドレス信号を発生している間PINPOC信号が断定
されないならばOR機能の出力を反転するであろう。複合
ゲート346/347の出力は位相２のゲートされたクロック
ドライバ352を通してそしてそこからインバータ353およ
び354を通して与えられる。インバータ354の出力はライ
ン355上のIB2WDKEY信号である。
ジ１がアドレス信号を発生している間PINPOC信号が断定
されないならばOR機能の出力を反転するであろう。複合
ゲート346/347の出力は位相２のゲートされたクロック
ドライバ352を通してそしてそこからインバータ353およ
び354を通して与えられる。インバータ354の出力はライ
ン355上のIB2WDKEY信号である。
ライン355上のIB2WDKEY信号は１つの入力としてNAND
ゲート356、357および358の各々に与えられる。NANDゲ
ート356はその第２入力としてライン314上のIBIS5A*信
号を受ける。NANDゲート357はその第２入力としてライ
ン316上のIBIS5A信号を受けかつNANDゲート358はその第
２入力としてライン319上のIBISA5信号を受ける。
ゲート356、357および358の各々に与えられる。NANDゲ
ート356はその第２入力としてライン314上のIBIS5A*信
号を受ける。NANDゲート357はその第２入力としてライ
ン316上のIBIS5A信号を受けかつNANDゲート358はその第
２入力としてライン319上のIBISA5信号を受ける。
NANDゲート358の出力はインバータ359を通してライン
360上のWR1信号として与えられる。WR1は書込まれたキ
ーがA5であることを示すと断定される。NANDゲート357
の出力はインバータ361を通してライン362上のWR2信号
として与えられる。この信号はウォッチドッグタイマキ
ーに書込まれたキーが5Aであることを示す。NANDゲート
356の出力はインバータ363を通してライン364上のWRX信
号として与えられる。この信号は書込まれたキーが5Aと
は異なっていることを示す。
360上のWR1信号として与えられる。WR1は書込まれたキ
ーがA5であることを示すと断定される。NANDゲート357
の出力はインバータ361を通してライン362上のWR2信号
として与えられる。この信号はウォッチドッグタイマキ
ーに書込まれたキーが5Aであることを示す。NANDゲート
356の出力はインバータ363を通してライン364上のWRX信
号として与えられる。この信号は書込まれたキーが5Aと
は異なっていることを示す。
ライン345上のNANDゲート344の出力はアドレスデコー
ダがウォッチドッグ選択レジスタへの書込みまたは読出
しを示すことを示す。ライン345上の信号は第１入力と
して複合ゲート365/366のOR機能に与えられる。OR機能
（365）に対する第２入力はライン323上のWRREG*信号で
ある。OR機能365に対する第３入力はライン210上のWDTE
NBL信号である。このように、複合ゲートに対するOR機
能の出力は、ライン210上の活性ハイウォッチドッグタ
イマイネーブル信号WDTENBLがローでかつ活性ローWRREG
*信号がローであるならライン345上の信号を通すであろ
う。OR機能365の出力は複合ゲート365/366のNAND機能を
通して与えられる。NAND機能に対する第２入力はピンパ
ワーオンクリアの間出力をハイに強制するライン348上
の信号である。複合ゲート365/366の出力は位相２のゲ
ートされたクロックドライバ367、インバータ368および
インバータ369を通してIB2WDSEL信号としてライン370上
に与えられる。
ダがウォッチドッグ選択レジスタへの書込みまたは読出
しを示すことを示す。ライン345上の信号は第１入力と
して複合ゲート365/366のOR機能に与えられる。OR機能
（365）に対する第２入力はライン323上のWRREG*信号で
ある。OR機能365に対する第３入力はライン210上のWDTE
NBL信号である。このように、複合ゲートに対するOR機
能の出力は、ライン210上の活性ハイウォッチドッグタ
イマイネーブル信号WDTENBLがローでかつ活性ローWRREG
*信号がローであるならライン345上の信号を通すであろ
う。OR機能365の出力は複合ゲート365/366のNAND機能を
通して与えられる。NAND機能に対する第２入力はピンパ
ワーオンクリアの間出力をハイに強制するライン348上
の信号である。複合ゲート365/366の出力は位相２のゲ
ートされたクロックドライバ367、インバータ368および
インバータ369を通してIB2WDSEL信号としてライン370上
に与えられる。
ライン345上の信号はまた、複合ゲート371/372のAND
機能に入力として与えられる。AND機能371に対する第２
入力はピンからのパワーオンクリアの間AND機能の出力
をローに強制するライン348上の信号である。AND機能37
1の出力は第１入力として複合ゲート371/372のNOR機能3
72に与えられる。NOR機能372に対する第２入力はライン
373上のRDREG*信号である。複合ゲート371/372の出力は
位相２のゲートされたクロックドライバ374およびイン
バータ375を通してライン376上のWDSEL2IB*信号として
与えられる。
機能に入力として与えられる。AND機能371に対する第２
入力はピンからのパワーオンクリアの間AND機能の出力
をローに強制するライン348上の信号である。AND機能37
1の出力は第１入力として複合ゲート371/372のNOR機能3
72に与えられる。NOR機能372に対する第２入力はライン
373上のRDREG*信号である。複合ゲート371/372の出力は
位相２のゲートされたクロックドライバ374およびイン
バータ375を通してライン376上のWDSEL2IB*信号として
与えられる。
第４図はライン213上のWDTRST信号の発生を表わす。
第４図に示される論理は、バス401上に16ビットデコー
ドWDTDCD*（15:0）を発生させるためにWDSEL（3:0）信
号をデコードするデコーダ400を含む。さらに、第４図
に示される多重化装置402はバス401のどの信号がローと
断定されるかに従ってバス207上に適切な信号を通過さ
せる。多重化装置402の出力はNORゲート404に対する第
１入力として与えられるライン403上のオーバフロー信
号である。NORゲート404に対する第２入力は状態マシー
ン201によって発生するライン209からのSOFTRST信号で
ある。NORゲートの出力はインバータ45を通してライン2
13上のWDTRST信号として与えられる。
第４図に示される論理は、バス401上に16ビットデコー
ドWDTDCD*（15:0）を発生させるためにWDSEL（3:0）信
号をデコードするデコーダ400を含む。さらに、第４図
に示される多重化装置402はバス401のどの信号がローと
断定されるかに従ってバス207上に適切な信号を通過さ
せる。多重化装置402の出力はNORゲート404に対する第
１入力として与えられるライン403上のオーバフロー信
号である。NORゲート404に対する第２入力は状態マシー
ン201によって発生するライン209からのSOFTRST信号で
ある。NORゲートの出力はインバータ45を通してライン2
13上のWDTRST信号として与えられる。
デコーダ400はバス208を通してセレクタ202からWDSEL
（3:0）信号を受ける。それはインバータのアレイ406に
対して、バス407上に反対のコードWDSEL*（3:0）を発生
するためにWDSEL（3:0）の各々のビットに対して１つず
つ与えられる。バス208上のWDSEL（3:0）およびバス407
上のWDSEL*（3:0）はNANDアレイ408に与えられる。NAND
アレイ408の出力は４ビットWDSELコードの16ビット活性
ローデコードである。第４図から決定されるように、NA
NDアレイ408は出力において単一ビットだけが所与のコ
ードに対してローになるようにWDSELコードを直接２進
デコードする。
（3:0）信号を受ける。それはインバータのアレイ406に
対して、バス407上に反対のコードWDSEL*（3:0）を発生
するためにWDSEL（3:0）の各々のビットに対して１つず
つ与えられる。バス208上のWDSEL（3:0）およびバス407
上のWDSEL*（3:0）はNANDアレイ408に与えられる。NAND
アレイ408の出力は４ビットWDSELコードの16ビット活性
ローデコードである。第４図から決定されるように、NA
NDアレイ408は出力において単一ビットだけが所与のコ
ードに対してローになるようにWDSELコードを直接２進
デコードする。
多重化装置402はライン410上のWDTDCD*（Ｉ）と示さ
れたライン401上のデコードからのビットＩおよびライ
ン414上にWDTIM（Ｉ）と示されたウォッチドッグタイマ
WDTIM（15:0）の出力からのビットＩを受けるために接
続された複数個のトランシーバ409を含み、Ｉは０から1
5である。ライン410上に与えられるデコードビットはパ
スゲート411を通るためにイネーブル信号、アクティブ
ローとして接続される。さらに、それはパスゲート411
を通るために活性ハイイネーブルとしてインバータ412
を通して接続される。したがって、ライン410上のデコ
ードビットがローのとき、ビットWDTIM（Ｉ）はライン4
03上のOVERFLOW信号として与えられる。そうでない場合
は、トランシーバ411の出力は３状態である。各々のセ
ルＩのためのOVERFLOW信号403はOVERFLOW信号403を発生
するために電線を取付けられる。したがって、もし選択
されたWDTIMがハイと断定されるなら、ライン213上にWD
TRSTの断定を引き起こしながらライン403上の信号はハ
イになるであろう。
れたライン401上のデコードからのビットＩおよびライ
ン414上にWDTIM（Ｉ）と示されたウォッチドッグタイマ
WDTIM（15:0）の出力からのビットＩを受けるために接
続された複数個のトランシーバ409を含み、Ｉは０から1
5である。ライン410上に与えられるデコードビットはパ
スゲート411を通るためにイネーブル信号、アクティブ
ローとして接続される。さらに、それはパスゲート411
を通るために活性ハイイネーブルとしてインバータ412
を通して接続される。したがって、ライン410上のデコ
ードビットがローのとき、ビットWDTIM（Ｉ）はライン4
03上のOVERFLOW信号として与えられる。そうでない場合
は、トランシーバ411の出力は３状態である。各々のセ
ルＩのためのOVERFLOW信号403はOVERFLOW信号403を発生
するために電線を取付けられる。したがって、もし選択
されたWDTIMがハイと断定されるなら、ライン213上にWD
TRSTの断定を引き起こしながらライン403上の信号はハ
イになるであろう。
B.ウォッチドッグタイマセレクタ202 第５図はウォッチドッグタイマセレクタ202の論理図
を示す。ウォッチドッグタイマセレクタ202はライン370
上のIB2WDSEL信号およびライン376上のWDSEL2IB*信号に
応答して内部バス204を通してアクセス可能なレジスタ
アレイ500を含む。レジスタアレイ500はバス208上のWDS
EL（3:0）として選択可能なプログラム化可能なコードW
DSELQ（3:0）を記憶する。レジスタアレイ500はまた、
ホストプロセッサにウォッチドッグタイマ状況情報を与
える記憶素子として働く。
を示す。ウォッチドッグタイマセレクタ202はライン370
上のIB2WDSEL信号およびライン376上のWDSEL2IB*信号に
応答して内部バス204を通してアクセス可能なレジスタ
アレイ500を含む。レジスタアレイ500はバス208上のWDS
EL（3:0）として選択可能なプログラム化可能なコードW
DSELQ（3:0）を記憶する。レジスタアレイ500はまた、
ホストプロセッサにウォッチドッグタイマ状況情報を与
える記憶素子として働く。
さらに、セレクタ202は、使用者または設計者によっ
てプログラム化できるように適合され、バス208上のWDS
EL（3:0）信号として選択できるハードワイヤードプリ
セットコードWDTFIX（3:0）を与えるROMセルアレイ501
を含む。さらに、ROMセルアレイ501はウォッチドッグタ
イマ選択制御ビットFIXSELを与えるためのセル531、お
よび、ライン215上にWDTFIXONビットを与えるためのセ
ル533を含む。これらのROMセルは設計者におる時間値お
よびオプション選択を示すようにプログラム化された後
のハードワイヤードトランジスタである。このように、
これらのセルは、ウォッチドッグタイマの操作を保護す
るために、急激な電流変化、静電放電および誤ったソフ
トウェアから免れている。これらはディプリーションイ
ンプラントマスクのプログラム化可能なトランジスタと
して実行される。ヒューズセルアレイを用いた代替実施
例は第10図に示され、以下で述べられるであろう。
てプログラム化できるように適合され、バス208上のWDS
EL（3:0）信号として選択できるハードワイヤードプリ
セットコードWDTFIX（3:0）を与えるROMセルアレイ501
を含む。さらに、ROMセルアレイ501はウォッチドッグタ
イマ選択制御ビットFIXSELを与えるためのセル531、お
よび、ライン215上にWDTFIXONビットを与えるためのセ
ル533を含む。これらのROMセルは設計者におる時間値お
よびオプション選択を示すようにプログラム化された後
のハードワイヤードトランジスタである。このように、
これらのセルは、ウォッチドッグタイマの操作を保護す
るために、急激な電流変化、静電放電および誤ったソフ
トウェアから免れている。これらはディプリーションイ
ンプラントマスクのプログラム化可能なトランジスタと
して実行される。ヒューズセルアレイを用いた代替実施
例は第10図に示され、以下で述べられるであろう。
最後に、ウォッチドッグタイマセレクタ202はバス208
上のWDSEL（3:0）信号として与えるためにハードワイヤ
ード時間値WDTFIX（3:0）または内部バスWDSELQ（3:0）
にわたって書込まれた値から選択するためのセレクタ50
2を含む。
上のWDSEL（3:0）信号として与えるためにハードワイヤ
ード時間値WDTFIX（3:0）または内部バスWDSELQ（3:0）
にわたって書込まれた値から選択するためのセレクタ50
2を含む。
レジスタアレイ500はまず、内部バス204のビット７を
受けるためにそのデータ入力において接続するレジスタ
503を含む。レジスタアレイ500はライン370上のIB2WDSE
L信号およびその逆によってクロックされる。レジスタ5
03はライン213上のWDTRST信号に接続されるセット入力
を含みその出力はウォッチドッグタイマリセットの間ハ
イにセットされる。その出力はライン504上に与えられ
そこでNORゲート506を通して受けられる。NORゲート506
に対する第２入力はライン376からのWDSEL2IB*信号であ
る。NORゲート506の出力はライン507上において、プル
ダウントランジスタ508に対する制御入力として与えら
れる。WDSEL2IB*信号がローでかつ、ライン504上の値が
ローであると断定されるとき、プルダウントランジスタ
508は内部バス204のビット７を引き下げるために能動化
される。
受けるためにそのデータ入力において接続するレジスタ
503を含む。レジスタアレイ500はライン370上のIB2WDSE
L信号およびその逆によってクロックされる。レジスタ5
03はライン213上のWDTRST信号に接続されるセット入力
を含みその出力はウォッチドッグタイマリセットの間ハ
イにセットされる。その出力はライン504上に与えられ
そこでNORゲート506を通して受けられる。NORゲート506
に対する第２入力はライン376からのWDSEL2IB*信号であ
る。NORゲート506の出力はライン507上において、プル
ダウントランジスタ508に対する制御入力として与えら
れる。WDSEL2IB*信号がローでかつ、ライン504上の値が
ローであると断定されるとき、プルダウントランジスタ
508は内部バス204のビット７を引き下げるために能動化
される。
レジスタアレイ500はまた、内部バスのビット６およ
ぴ５の各々に接続される２つのセル509−Ｉを含む。セ
ル509−Ｉはウォッチドッグタイマの状況読出しを許容
する。内部バスのビット６はライン215上のWDTFIXON信
号を受信するために接続され、そこでWDSRD（６）とし
て与えられる。内部バスのビット５はライン214上にお
いてTSTOVFL信号を受けるために接続されそこではWDSRD
（５）として接続される。セル509−ＩはWDSRD（Ｉ）お
よびライン376からのWDSEL2IB*を受けるNORゲート510を
含む。NORゲート510の出力はセル509−Ｉの各々におい
てプルダウントランジスタ512を能動化するためにライ
ン511上に与えられる。
ぴ５の各々に接続される２つのセル509−Ｉを含む。セ
ル509−Ｉはウォッチドッグタイマの状況読出しを許容
する。内部バスのビット６はライン215上のWDTFIXON信
号を受信するために接続され、そこでWDSRD（６）とし
て与えられる。内部バスのビット５はライン214上にお
いてTSTOVFL信号を受けるために接続されそこではWDSRD
（５）として接続される。セル509−ＩはWDSRD（Ｉ）お
よびライン376からのWDSEL2IB*を受けるNORゲート510を
含む。NORゲート510の出力はセル509−Ｉの各々におい
てプルダウントランジスタ512を能動化するためにライ
ン511上に与えられる。
内部バスのビット４はプルダウントランジスタ513に
接続される。プルダウントランジスタ513はインバータ5
15の出力においてライン514上に与えられたものとして
のWDSEL2IB*の逆によって能動化される。それゆえ、内
部バスのビット７ないし４はウォッチドッグタイマの状
況を決めるために制御プログラムによって読出可能であ
る。
接続される。プルダウントランジスタ513はインバータ5
15の出力においてライン514上に与えられたものとして
のWDSEL2IB*の逆によって能動化される。それゆえ、内
部バスのビット７ないし４はウォッチドッグタイマの状
況を決めるために制御プログラムによって読出可能であ
る。
内部バスIB（7:0）のビット３ないし０はレジスタア
レイ516に与えられる。これらのビットは、IB2WDSELが
ハイと断定されるとき、WDSEL（3:0）信号としてバス20
8上に与えるために選ばれることが可能なプログラム化
可能な時間値WDSELQ（3:0）を保持する。アレイ516は４
つのセル516−Ｉを含み、Ｉは０から３である。各々の
セルは内部バスおよびROMアレイ501またはプログラム化
可能な値からプリセット値を選択するためのセレクタか
ら書込可能なレジスタを含む。したがって、内部バスビ
ットIB（Ｉ）は、Ｉは０から３であり、入力としてレジ
スタ517に与えられる。レジスタはライン518上のIB2WDS
ELおよびIB2WDSEL*によってクロックされる。レジスタ
は第９図において示すように発生したライン230からの
パワーオンクリア信号によってクリアされる。
レイ516に与えられる。これらのビットは、IB2WDSELが
ハイと断定されるとき、WDSEL（3:0）信号としてバス20
8上に与えるために選ばれることが可能なプログラム化
可能な時間値WDSELQ（3:0）を保持する。アレイ516は４
つのセル516−Ｉを含み、Ｉは０から３である。各々の
セルは内部バスおよびROMアレイ501またはプログラム化
可能な値からプリセット値を選択するためのセレクタか
ら書込可能なレジスタを含む。したがって、内部バスビ
ットIB（Ｉ）は、Ｉは０から３であり、入力としてレジ
スタ517に与えられる。レジスタはライン518上のIB2WDS
ELおよびIB2WDSEL*によってクロックされる。レジスタ
は第９図において示すように発生したライン230からの
パワーオンクリア信号によってクリアされる。
レジスタ517の出力はライン519上のWDSELQ（Ｉ）信号
である。ライン519上の信号は複合ゲート520/522/523の
AND機能520対する１つの入力として与えられる。AND機
能520に対する第２入力はライン521からのFIXSEL*信号
である。AND機能520の出力はNOR機能522に対する１つの
入力として与えられる。NOR機能522の第２入力はAND機
能523の出力である。AND機能523に対する入力はライン5
24上のFIXSEL信号およびライン525からのWDTFIX（Ｉ）
ビットを含む。
である。ライン519上の信号は複合ゲート520/522/523の
AND機能520対する１つの入力として与えられる。AND機
能520に対する第２入力はライン521からのFIXSEL*信号
である。AND機能520の出力はNOR機能522に対する１つの
入力として与えられる。NOR機能522の第２入力はAND機
能523の出力である。AND機能523に対する入力はライン5
24上のFIXSEL信号およびライン525からのWDTFIX（Ｉ）
ビットを含む。
したがって、ライン521および524にわたって示される
ようにFIXSELビットの状態によって、複合ゲート520/52
2/523の出力からのWDSELQ（Ｉ）またはWDTFIX（Ｉ）の
どちらかがインパータ527を介してライン526からWDSEL
（Ｉ）としてライン528に与えられる。
ようにFIXSELビットの状態によって、複合ゲート520/52
2/523の出力からのWDSELQ（Ｉ）またはWDTFIX（Ｉ）の
どちらかがインパータ527を介してライン526からWDSEL
（Ｉ）としてライン528に与えられる。
セレクタ502はライン528上にWDSEL（Ｉ）ビットとし
て与えるために、ROMアレイ501からのプリセット値また
はレジスタアレイ500からのプログラム化可能な値のど
ちらかを選ぶ。WDSEL（Ｉ）ビットはNORゲート529を介
して内部バス204を通じて読出すことができる。ライン5
28上の信号はNORゲート529の１つの入力において与えら
れる。NORゲート529に対する第２入力はWDSEL2IB*信号
である。それゆえ、WDSEL2IB*信号の断定の間、WDSEL
（Ｉ）がローであるとき、プルダウンゲート530は内部
バス204上の対応ビットを引き下ろすために能動化され
る。
て与えるために、ROMアレイ501からのプリセット値また
はレジスタアレイ500からのプログラム化可能な値のど
ちらかを選ぶ。WDSEL（Ｉ）ビットはNORゲート529を介
して内部バス204を通じて読出すことができる。ライン5
28上の信号はNORゲート529の１つの入力において与えら
れる。NORゲート529に対する第２入力はWDSEL2IB*信号
である。それゆえ、WDSEL2IB*信号の断定の間、WDSEL
（Ｉ）がローであるとき、プルダウンゲート530は内部
バス204上の対応ビットを引き下ろすために能動化され
る。
ROMアレイ501は６つのマスクプログラム化可能ディプ
リーションインプラントROMセルを含む。第1ROMセル531
はライン524上に与えるためにFIXSEL信号を記憶する。
ライン524上に信号は反転ラッチ532を介してライン521
上にFIXSEL*信号として与えられる。ROMセルアレイはま
たライン215上にWDTFIXON信号を与えるセル533を含む。
さらに、セル534、535、536および537はセレクタ202の
ためにプリセットコード時間値を与える。この値は反転
ラッチ538、539、540、541を介してバス542上にWDTFIX
（3:0）として与えられる。
リーションインプラントROMセルを含む。第1ROMセル531
はライン524上に与えるためにFIXSEL信号を記憶する。
ライン524上に信号は反転ラッチ532を介してライン521
上にFIXSEL*信号として与えられる。ROMセルアレイはま
たライン215上にWDTFIXON信号を与えるセル533を含む。
さらに、セル534、535、536および537はセレクタ202の
ためにプリセットコード時間値を与える。この値は反転
ラッチ538、539、540、541を介してバス542上にWDTFIX
（3:0）として与えられる。
第５図に示す実施例において、ライン524上のFIXSEL
信号はROMセルアレイ531に記憶される。それゆえ、セレ
クタ502の出力はマスクプログラム化の間FIXSEL信号を
ハイ（そうでない場合は出力はWDSELQバスに書込まれた
データによって決められる）にプログラム化することに
よってセットされてもよい。これは設計者が、ウォッチ
ドッグタイマがレジスタ517からのプログラム化可能タ
イマコードを選べないようにすることを許容する。代替
実施例において、FIXSEL信号はホストプロセッサによる
プログラム制御下でまたは他のダイナミックソースか
ら、動的に、与えられうる。同様に、ライン215上のWDT
FIXONビットはROMセル533の中に与えられる。代替実施
例はこの制御信号を動的に与えることができる。
信号はROMセルアレイ531に記憶される。それゆえ、セレ
クタ502の出力はマスクプログラム化の間FIXSEL信号を
ハイ（そうでない場合は出力はWDSELQバスに書込まれた
データによって決められる）にプログラム化することに
よってセットされてもよい。これは設計者が、ウォッチ
ドッグタイマがレジスタ517からのプログラム化可能タ
イマコードを選べないようにすることを許容する。代替
実施例において、FIXSEL信号はホストプロセッサによる
プログラム制御下でまたは他のダイナミックソースか
ら、動的に、与えられうる。同様に、ライン215上のWDT
FIXONビットはROMセル533の中に与えられる。代替実施
例はこの制御信号を動的に与えることができる。
第10図はこの発明に従うセレクタ202に対するさらに
別の代替例である。第10図の実施例において、固定され
たコードWDTFIX（Ｉ）はROMセルよりもヒューズプログ
ラム化可能セル内に記憶される。同様に、制御ビットWD
TFIXONおよびFIXSELはヒューズプログラム化可能セル内
に記憶される．これはチップをプログラム化に適応性を
与える。したがって、第10図において示されるように、
内部バス1000はヒューズプログラム化可能セルアレイ10
01に接続される。ヒューズセルアレイ1001はライン1002
に与えるためにWDTFIONビットのためのセルを含む。さ
らに、ヒューズセルアレイ1001はライン1003上に与える
ためにFIXSEL信号のためのセルを含む。最後に、ヒュー
ズセルアレイ1001はバス1004上に与えるためにWDTFIX
（3:0）を記憶する４つのセルを含む。最後に、内部バ
ス1000はちょうど第５図において示されたようにプログ
ラム制御下でアドレス可能なウォッチドッグタイマ選択
レジスタ1005に接続する。レジスタ1005の出力はバス10
06上でセレクタ1007に入力の１つのセットとして与えら
れる。セレクタ1007に対する入力の第２番目のセットは
ライン1004からのプリセットコードである。セレクタは
ライン1003上のFIXSELビットによって制御される。セレ
クタ1007の出力はバス1008上のWDSEL（3:0）信号であ
る。
別の代替例である。第10図の実施例において、固定され
たコードWDTFIX（Ｉ）はROMセルよりもヒューズプログ
ラム化可能セル内に記憶される。同様に、制御ビットWD
TFIXONおよびFIXSELはヒューズプログラム化可能セル内
に記憶される．これはチップをプログラム化に適応性を
与える。したがって、第10図において示されるように、
内部バス1000はヒューズプログラム化可能セルアレイ10
01に接続される。ヒューズセルアレイ1001はライン1002
に与えるためにWDTFIONビットのためのセルを含む。さ
らに、ヒューズセルアレイ1001はライン1003上に与える
ためにFIXSEL信号のためのセルを含む。最後に、ヒュー
ズセルアレイ1001はバス1004上に与えるためにWDTFIX
（3:0）を記憶する４つのセルを含む。最後に、内部バ
ス1000はちょうど第５図において示されたようにプログ
ラム制御下でアドレス可能なウォッチドッグタイマ選択
レジスタ1005に接続する。レジスタ1005の出力はバス10
06上でセレクタ1007に入力の１つのセットとして与えら
れる。セレクタ1007に対する入力の第２番目のセットは
ライン1004からのプリセットコードである。セレクタは
ライン1003上のFIXSELビットによって制御される。セレ
クタ1007の出力はバス1008上のWDSEL（3:0）信号であ
る。
ヒューズプログラム化可能セルアレイ1001はプログラ
ム化可能論理装置において幅広く用いられるヒューズ書
込回路を用いることによって書込まれ得る。したがっ
て、ホストプロセッサはヒューズアドレスデコーダ1009
を含むであろう。ヒューズアドレスデコーダ1009の出力
はライン1010を通してヒューズセルアレイ1001に対する
書込みの発生をデコードするであろう。データは内部バ
ス1000を通してヒューズセルアレイ1001に書込まれ得
る。
ム化可能論理装置において幅広く用いられるヒューズ書
込回路を用いることによって書込まれ得る。したがっ
て、ホストプロセッサはヒューズアドレスデコーダ1009
を含むであろう。ヒューズアドレスデコーダ1009の出力
はライン1010を通してヒューズセルアレイ1001に対する
書込みの発生をデコードするであろう。データは内部バ
ス1000を通してヒューズセルアレイ1001に書込まれ得
る。
C.ウォッチドッグタイマ状態マシーン201 第６図はウォッチドッグタイマの状態マシーン201の
論理図である。状態マシーン201はライン210上にWDTENB
L信号を、ライン217上にWDTCLR信号を、かつ、ライン20
9上にSOFTRST信号を発生する。状態マシーンに対する入
力は状態マシーン制御信号211を形成する、ライン364上
のWRX信号、ライン360上のWR1信号およびライン362上の
WR2信号を含む。さらに、ライン216上のPOC信号および
ライン215上のWDTFIXON信号は状態マシーン201に対する
入力として与えられる。
論理図である。状態マシーン201はライン210上にWDTENB
L信号を、ライン217上にWDTCLR信号を、かつ、ライン20
9上にSOFTRST信号を発生する。状態マシーンに対する入
力は状態マシーン制御信号211を形成する、ライン364上
のWRX信号、ライン360上のWR1信号およびライン362上の
WR2信号を含む。さらに、ライン216上のPOC信号および
ライン215上のWDTFIXON信号は状態マシーン201に対する
入力として与えられる。
状態マシーン201は２つの状態レジスタ600および60
1、および３つの出力レジスタ602、603および604を含
む。状態レジスタ600は逆出力605においてST1信号を発
生する。状態レジスタ601はその逆出力609においてST0
信号を発生する。状態レジスタ600に対する入力はライ
ン606上のST1IN*信号である。ライン606上の信号は、１
つの入力としてライン605上のST1信号を、第２入力とし
て複合ゲート607/608のAND機能の出力を受信する複合ゲ
ート607/608のNOR機能の出力において発生する。AND機
能608に対する入力は状態レジスタ601の出力においてラ
イン609上で発生するST0信号およびライン362からのWR2
信号を含む。
1、および３つの出力レジスタ602、603および604を含
む。状態レジスタ600は逆出力605においてST1信号を発
生する。状態レジスタ601はその逆出力609においてST0
信号を発生する。状態レジスタ600に対する入力はライ
ン606上のST1IN*信号である。ライン606上の信号は、１
つの入力としてライン605上のST1信号を、第２入力とし
て複合ゲート607/608のAND機能の出力を受信する複合ゲ
ート607/608のNOR機能の出力において発生する。AND機
能608に対する入力は状態レジスタ601の出力においてラ
イン609上で発生するST0信号およびライン362からのWR2
信号を含む。
レジスタ600は、クロック回路610を参照してわかるよ
うに、入力がパイプラインの状態６の位相２の間サンプ
ルされ、かつ出力がホストプロセッサの状態１の位相１
においてスイッチするようにクロックされる。
うに、入力がパイプラインの状態６の位相２の間サンプ
ルされ、かつ出力がホストプロセッサの状態１の位相１
においてスイッチするようにクロックされる。
レジスタ600は、NANDゲート612の出力において発生し
た、ライン611上のローに断定されたCLRST1*信号によっ
てセットされる。NANDゲート612に対する入力はライン2
16からのPOC信号およびライン614上の反転ラッチ613の
出力において与えられたWDTFIXONの反転を含む。
た、ライン611上のローに断定されたCLRST1*信号によっ
てセットされる。NANDゲート612に対する入力はライン2
16からのPOC信号およびライン614上の反転ラッチ613の
出力において与えられたWDTFIXONの反転を含む。
レジスタ600はNANDゲート616の出力において与えられ
る、ライン615上のローに断定されたSETST1*信号によっ
てリセットされる。NANDゲート616に対する入力はライ
ン215上のWDTFIXON信号およびライン216上のPOC信号を
含む。
る、ライン615上のローに断定されたSETST1*信号によっ
てリセットされる。NANDゲート616に対する入力はライ
ン215上のWDTFIXON信号およびライン216上のPOC信号を
含む。
状態レジスタ601はライン609上にSTO信号を与える。
状態レジスタ601のデータ入力は複合ゲート618/619/620
上のNOR機能618の出力において発生する、ライン617上
のSTOIN*信号である。NOR機能618に対する入力は複合ゲ
ート618/619/620のAND機能619の出力およびAND機能620
の出力を含む。AND機能619に対する入力はライン360上
のWR1信号およびインバータ621を介してライン622上に
与えられるライン362からのWR2信号の逆を含む。AND機
能620に対する入力はライン622上の信号、インバータ62
3を介してライン624に与えられる、ライン364からのWRX
信号の逆、および、ライン609からのST0信号を含む。
状態レジスタ601のデータ入力は複合ゲート618/619/620
上のNOR機能618の出力において発生する、ライン617上
のSTOIN*信号である。NOR機能618に対する入力は複合ゲ
ート618/619/620のAND機能619の出力およびAND機能620
の出力を含む。AND機能619に対する入力はライン360上
のWR1信号およびインバータ621を介してライン622上に
与えられるライン362からのWR2信号の逆を含む。AND機
能620に対する入力はライン622上の信号、インバータ62
3を介してライン624に与えられる、ライン364からのWRX
信号の逆、および、ライン609からのST0信号を含む。
レジスタ601はホストプロセッサの指示サイクルの第
６および第１状態におけるレジスタ600と同じクロック
によってクロックされる。レジスタ601に対するセット
入力はライン216からのPOC信号である。
６および第１状態におけるレジスタ600と同じクロック
によってクロックされる。レジスタ601に対するセット
入力はライン216からのPOC信号である。
ライン605上のST1信号およぴライン609上のST0信号は
ライン362からのWR2信号と結合してライン625上にENBLI
N*信号を発生するためにデコードされる。ライン625上
の信号は複合ゲート626/627からのNOR機能626の出力に
おいて発生する。NOR機能626に対する入力はライン605
からのST1信号およぴAND機能627の出力を含む。AND機能
627に対する入力はライン362からのWR2信号およびライ
ン609からのST0信号を含む。
ライン362からのWR2信号と結合してライン625上にENBLI
N*信号を発生するためにデコードされる。ライン625上
の信号は複合ゲート626/627からのNOR機能626の出力に
おいて発生する。NOR機能626に対する入力はライン605
からのST1信号およぴAND機能627の出力を含む。AND機能
627に対する入力はライン362からのWR2信号およびライ
ン609からのST0信号を含む。
ライン605上のST1信号、ライン609上のST0信号および
ライン362上のWR2信号は同様に、ライン628上にCLRIN*
信号を発生するためにデコードされる。ライン628上の
信号は、これらの信号の各々を入力として受けるNANDゲ
ート629の出力において発生される。状態レジスタ601の
出力はまた、ライン640上の信号を発生するのに用いら
れる。ライン640上の信号は、入力として、ライン360上
のWR1信号と、レジスタ601の出力Ｑにおいて与えられ
る、ライン631からのST0の反転、およびライン624から
のWRX信号の反転を受ける、NORゲート630の出力におい
て発生する。
ライン362上のWR2信号は同様に、ライン628上にCLRIN*
信号を発生するためにデコードされる。ライン628上の
信号は、これらの信号の各々を入力として受けるNANDゲ
ート629の出力において発生される。状態レジスタ601の
出力はまた、ライン640上の信号を発生するのに用いら
れる。ライン640上の信号は、入力として、ライン360上
のWR1信号と、レジスタ601の出力Ｑにおいて与えられ
る、ライン631からのST0の反転、およびライン624から
のWRX信号の反転を受ける、NORゲート630の出力におい
て発生する。
ライン625上のENBLIN*信号は出力レジスタ602に対す
るデータ入力として与えられる。レジスタ602の出力Ｑ
はNANDゲート632に対する１つの入力として与えられ、N
ANDゲート632の出力は、ライン210上のWDTENBL信号であ
る。NANDゲート632に対する第２入力はライン614から
の、WDTFIXON信号の反転である。レジスタ602は状態マ
シーン201における他のすべてのレジスタと同じクロッ
クによってクロックされる。それはライン216上のPOC信
号によってセットされる。
るデータ入力として与えられる。レジスタ602の出力Ｑ
はNANDゲート632に対する１つの入力として与えられ、N
ANDゲート632の出力は、ライン210上のWDTENBL信号であ
る。NANDゲート632に対する第２入力はライン614から
の、WDTFIXON信号の反転である。レジスタ602は状態マ
シーン201における他のすべてのレジスタと同じクロッ
クによってクロックされる。それはライン216上のPOC信
号によってセットされる。
ライン628上のCLRIN*信号は出力レジスタ603に対する
データ入力として与えられる。レジスタ603の反転出力
はライン217上のWDTCLR信号である。レジスタ603は他の
レジスタと同じクロックによってクロックされかつライ
ン216上のPOC信号によってセットされる。
データ入力として与えられる。レジスタ603の反転出力
はライン217上のWDTCLR信号である。レジスタ603は他の
レジスタと同じクロックによってクロックされかつライ
ン216上のPOC信号によってセットされる。
ライン640上の信号は出力レジスタ604に対するデータ
入力として与えられる。レジスタ604の出力Ｑはライン2
09上のSOFTRST信号である。レジスタ604は他のレジスタ
と同じクロックによってクロックされかつライン216上
のPOC信号に接続されるクリア入力を含む。
入力として与えられる。レジスタ604の出力Ｑはライン2
09上のSOFTRST信号である。レジスタ604は他のレジスタ
と同じクロックによってクロックされかつライン216上
のPOC信号に接続されるクリア入力を含む。
第６図における状態マシーンは第11図に示す一般化さ
れたフローチャートを実行する。第11図に示されるフロ
ーチャートはパワーオンまたはハードウェア、ソフトウ
ェアまたはブロック1100におけるウォッチドッグタイマ
リセットのリセットのいずれかの種類かによって開始さ
れる。このようなリセットの後、状態マシーンはウォッ
チドッグタイマキーレジスタに対するA5の書込みを待ち
受ける。これは、ライン355上のIB2WDKEY信号によって
制御ブロック200内に示されるWDTKEYレジスタに対する
書込みを待ち受けることによって行なわれる（ブロック
1101）。ライン355上のIB2WDKEY信号の断定の後、ウォ
ッチドッグタイマキーがもしA5（ブロック1102）なら、
そのとき状態マシーンはウォッチドッグタイマキーブロ
ック1103に対する第２の書込みを待ち受けるであろう。
ウォッチドッグタイマキーはブロック1102に示されるよ
うに、第３図に示される制御ブロック200からのライン3
60上のWR1信号を検出することによって試される。もし
ウォッチドッグタイマキーがA5でないなら、アルゴリズ
ムはウォッチドッグタイマキーに対する次の書込みを待
ち受けるためにブロック1101をループする。
れたフローチャートを実行する。第11図に示されるフロ
ーチャートはパワーオンまたはハードウェア、ソフトウ
ェアまたはブロック1100におけるウォッチドッグタイマ
リセットのリセットのいずれかの種類かによって開始さ
れる。このようなリセットの後、状態マシーンはウォッ
チドッグタイマキーレジスタに対するA5の書込みを待ち
受ける。これは、ライン355上のIB2WDKEY信号によって
制御ブロック200内に示されるWDTKEYレジスタに対する
書込みを待ち受けることによって行なわれる（ブロック
1101）。ライン355上のIB2WDKEY信号の断定の後、ウォ
ッチドッグタイマキーがもしA5（ブロック1102）なら、
そのとき状態マシーンはウォッチドッグタイマキーブロ
ック1103に対する第２の書込みを待ち受けるであろう。
ウォッチドッグタイマキーはブロック1102に示されるよ
うに、第３図に示される制御ブロック200からのライン3
60上のWR1信号を検出することによって試される。もし
ウォッチドッグタイマキーがA5でないなら、アルゴリズ
ムはウォッチドッグタイマキーに対する次の書込みを待
ち受けるためにブロック1101をループする。
ブロック1102におけるウォッチドッグタイマキーをテ
ストした後、もしキーがA5なら、アルゴリズムはウォッ
チドッグタイマキーに対する第２番目の書込みを待ち受
ける（ブロック1103）。ウォッチドッグタイマキーはWR
1によって示されるようにA5と同じかどうかを決めるた
めにブロック1104においてテストされる。もしA5と同じ
なら、アルゴリズムはブロック1103をループする。もし
A5と同じでないなら、キーはWR2信号によって示される
ようにブロック1105における5Aと同じかどうか決定する
ためにテストされる。もしキーが5Aなら、状態マシーン
は、それから、ブロック1106におけるウォッチドッグタ
イマのためのイネーブルまたはクリア信号を発生するで
あろう。もしキーがブロック1105からのWRXによって示
される5Aでないならソフトウェアリセット信号はブロッ
ク1107において発生される。
ストした後、もしキーがA5なら、アルゴリズムはウォッ
チドッグタイマキーに対する第２番目の書込みを待ち受
ける（ブロック1103）。ウォッチドッグタイマキーはWR
1によって示されるようにA5と同じかどうかを決めるた
めにブロック1104においてテストされる。もしA5と同じ
なら、アルゴリズムはブロック1103をループする。もし
A5と同じでないなら、キーはWR2信号によって示される
ようにブロック1105における5Aと同じかどうか決定する
ためにテストされる。もしキーが5Aなら、状態マシーン
は、それから、ブロック1106におけるウォッチドッグタ
イマのためのイネーブルまたはクリア信号を発生するで
あろう。もしキーがブロック1105からのWRXによって示
される5Aでないならソフトウェアリセット信号はブロッ
ク1107において発生される。
D.タイマ203 第７図は第２図において示されるウォッチドッグタイ
マにおけるタイマ203の使用のための論理図である。タ
イマ203はライン219を通してシステムクロックから増分
信号TINCを受ける。タイマに対する他の人力は状態マシ
ーンからのライン210上のウォッチドッグタイマイネー
ブル信号WDTENBLおよび状態マシーンからのライン217上
のウォッチドッグタイマクリア信号WDTCLRを含む。タイ
マ203に対する他の人力はライン218上のテストモード信
号TMWDTである。その出力はライン221上のウォッチドッ
グタイマキャリー信号WDCARRY*およびバス220上の24ビ
ットのタイマTIMREG（23:0）の出力を含む。
マにおけるタイマ203の使用のための論理図である。タ
イマ203はライン219を通してシステムクロックから増分
信号TINCを受ける。タイマに対する他の人力は状態マシ
ーンからのライン210上のウォッチドッグタイマイネー
ブル信号WDTENBLおよび状態マシーンからのライン217上
のウォッチドッグタイマクリア信号WDTCLRを含む。タイ
マ203に対する他の人力はライン218上のテストモード信
号TMWDTである。その出力はライン221上のウォッチドッ
グタイマキャリー信号WDCARRY*およびバス220上の24ビ
ットのタイマTIMREG（23:0）の出力を含む。
タイマ200は701において示されるように状態３および
位相１システムクロック信号に応答してクロックされる
24のレジスタを含む。
位相１システムクロック信号に応答してクロックされる
24のレジスタを含む。
TINC信号はインバータ702および703を介してイネーブ
ルゲート704の入力に与えられる。イネーブルゲート704
は、その第２入力として、ライン210上のウォッチドッ
グタイマイネーブル信号WDTENBLを受けるNANDゲートで
ある。NANDゲート704の出力は、カウンタのビット０の
ためのレジスタのための増分信号活性ローINC*（０）で
ある。カウンタのビット０のためのレジスタはセル705
−Ｉに表わされるように実行される。セル705−Ｉの同
一の実施はレジスタに、24ビットレジスタのためのビッ
ト０−11および13−23を提供する。Ｉ＝０−11のための
増分信号は、AND機能707、AND機能709、複合ゲート707/
708/709のNOR機能708およびインパーク710を含む論理セ
ル内のライン706上で受けられる。AND機能707に対する
入力はセル内のINC*（Ｉ）信号およびレジスタ711の出
力*をひ含む。AND機能709に対する入力はインバータ710
を介してライン712に与えられるライン706からのINC
*（Ｉ）信号の反転およぴレジスタ711の出力Ｑを含む。
NOR機能708に対する入力は、複合ゲート707/708/709のA
ND機能709およびAND機能707からの出力を含む。さら
に、NOR機能708に対する第３の入力はライン217上のウ
ォッチドッグタイマクリア信号WDTCLRである。複合ゲー
ト707/708/709の出力はレジスタ711に対するデータ入力
として与えられる。レジスタ711は713を通して、クロッ
ク回路701の出力によってクロックされる。レジスタ711
に対するクリア入力は第９図を参照して述べられるリセ
ットドライバによって発生したパワーオンクリア信号PO
Cである。レジスタ711のＱ出力は時間値としてバス220
上に出力のためのビットTIMREG（Ｉ）として与えられ
る。ライン714上のINC*（Ｉ＋１）と名付けられた以下
のセルに与えるためのセル705からの増分出力はNANDゲ
ート715の出力において発生される。NANDゲート715に対
する入力はレジスタ711の出力Ｑおよびライン706からの
INC*（Ｉ）の活性ハイの値であるライン712上の信号を
含む。
ルゲート704の入力に与えられる。イネーブルゲート704
は、その第２入力として、ライン210上のウォッチドッ
グタイマイネーブル信号WDTENBLを受けるNANDゲートで
ある。NANDゲート704の出力は、カウンタのビット０の
ためのレジスタのための増分信号活性ローINC*（０）で
ある。カウンタのビット０のためのレジスタはセル705
−Ｉに表わされるように実行される。セル705−Ｉの同
一の実施はレジスタに、24ビットレジスタのためのビッ
ト０−11および13−23を提供する。Ｉ＝０−11のための
増分信号は、AND機能707、AND機能709、複合ゲート707/
708/709のNOR機能708およびインパーク710を含む論理セ
ル内のライン706上で受けられる。AND機能707に対する
入力はセル内のINC*（Ｉ）信号およびレジスタ711の出
力*をひ含む。AND機能709に対する入力はインバータ710
を介してライン712に与えられるライン706からのINC
*（Ｉ）信号の反転およぴレジスタ711の出力Ｑを含む。
NOR機能708に対する入力は、複合ゲート707/708/709のA
ND機能709およびAND機能707からの出力を含む。さら
に、NOR機能708に対する第３の入力はライン217上のウ
ォッチドッグタイマクリア信号WDTCLRである。複合ゲー
ト707/708/709の出力はレジスタ711に対するデータ入力
として与えられる。レジスタ711は713を通して、クロッ
ク回路701の出力によってクロックされる。レジスタ711
に対するクリア入力は第９図を参照して述べられるリセ
ットドライバによって発生したパワーオンクリア信号PO
Cである。レジスタ711のＱ出力は時間値としてバス220
上に出力のためのビットTIMREG（Ｉ）として与えられ
る。ライン714上のINC*（Ｉ＋１）と名付けられた以下
のセルに与えるためのセル705からの増分出力はNANDゲ
ート715の出力において発生される。NANDゲート715に対
する入力はレジスタ711の出力Ｑおよびライン706からの
INC*（Ｉ）の活性ハイの値であるライン712上の信号を
含む。
上に述べたように、このセル705−Ｉはバス220の上に
おいて、ビット12を除くTIMREG（23:0）タイム値の各々
のビットのために繰返される。ビット12はレジスタ716
の出力において与えられる。このレジスタはテストモー
ドのために修正される。ライン218上のテストモード信
号TMWDTは、AND機能718、AND機能719およびNOR機能720
を含む多重化装置717に与えられる。AND機能718に対す
る入力はインバータ722の出力において発生するライン7
21上の信号を含む。インバータ722に対する入力はセル7
05−11からのINC*（12）である。AND機能718に対する第
２入力はインバータ730を介して与えられるライン218上
のテストモード信号を含む。AND機能719に対する入力は
ライン218上のTMWDT信号、および、インバータ724の出
力に与えられるライン723上の信号を含み、インバータ2
4はその入力としてINC*（０）信号を受ける。このよう
に、多重化装置717はテストモード信号TMWDTに応答して
ライン725上のその出力において与えるためにINC*（1
2）またはINC*（０）のどちらかの反転を選択する働き
をする。このように、テストモードにおいて、タイマレ
ジスタの出力は12番目のレジスタに対する入力として
の、24ビットタイマレジスタにおける第１レジスタのた
めに増分信号（INC）を与えることによって促進され
る。点線726の中に示されるレジスタ716を支える論理の
残り部分はタイマの出力からの残存ビットのためのセル
705−１における論理と同一である。
おいて、ビット12を除くTIMREG（23:0）タイム値の各々
のビットのために繰返される。ビット12はレジスタ716
の出力において与えられる。このレジスタはテストモー
ドのために修正される。ライン218上のテストモード信
号TMWDTは、AND機能718、AND機能719およびNOR機能720
を含む多重化装置717に与えられる。AND機能718に対す
る入力はインバータ722の出力において発生するライン7
21上の信号を含む。インバータ722に対する入力はセル7
05−11からのINC*（12）である。AND機能718に対する第
２入力はインバータ730を介して与えられるライン218上
のテストモード信号を含む。AND機能719に対する入力は
ライン218上のTMWDT信号、および、インバータ724の出
力に与えられるライン723上の信号を含み、インバータ2
4はその入力としてINC*（０）信号を受ける。このよう
に、多重化装置717はテストモード信号TMWDTに応答して
ライン725上のその出力において与えるためにINC*（1
2）またはINC*（０）のどちらかの反転を選択する働き
をする。このように、テストモードにおいて、タイマレ
ジスタの出力は12番目のレジスタに対する入力として
の、24ビットタイマレジスタにおける第１レジスタのた
めに増分信号（INC）を与えることによって促進され
る。点線726の中に示されるレジスタ716を支える論理の
残り部分はタイマの出力からの残存ビットのためのセル
705−１における論理と同一である。
タイマレジスタのビット23を与えるレジスタからのIN
C*（24）出力はタイマの拡張を許容するウォッチドッグ
タイマキャリー信号WDTCARRY*としてバス221上に接続さ
れる。
C*（24）出力はタイマの拡張を許容するウォッチドッグ
タイマキャリー信号WDTCARRY*としてバス221上に接続さ
れる。
III.リセットドライバおよびパワーダウンイネーブル回
路 第８図および第９図は、この発明にしたがうウォッチ
ドッグタイマを用いたプロセッサにさらに適応性および
信頼性を供給するための回路を表わす。
路 第８図および第９図は、この発明にしたがうウォッチ
ドッグタイマを用いたプロセッサにさらに適応性および
信頼性を供給するための回路を表わす。
第８図は、ウォッチドッグタイマイネーブル信号WDTE
NBLが、Intel 8051のような、パワーダウンシーケンス
を可能にするためのプロセッサにおいて発生されるパワ
ーダウンイネーブリング信号PWRDNE*を不能化するため
に用いられる様態を示す。第９図は第１図からのリセッ
トドライバ108を示す。
NBLが、Intel 8051のような、パワーダウンシーケンス
を可能にするためのプロセッサにおいて発生されるパワ
ーダウンイネーブリング信号PWRDNE*を不能化するため
に用いられる様態を示す。第９図は第１図からのリセッ
トドライバ108を示す。
A.パワーダウンイネーブル回路 第８図において示されるパワーダウンイネーブル回路
はウォッチドッグタイマイネーブル信号が断定される
間、パワーダウンイネーブル信号の断定を妨げる。これ
は特に、固定されたビットがウォッチドッグタイマを能
動化するためのプリセット値であるシステムにおいて有
用である。このように、静電放電、電力故障および間違
ったソフトウェアから免れた回路エレメントによって与
えられるコードはホストプロセッサにおけるパワーダウ
ンイネーブルシーケンスを不能化するであろう。
はウォッチドッグタイマイネーブル信号が断定される
間、パワーダウンイネーブル信号の断定を妨げる。これ
は特に、固定されたビットがウォッチドッグタイマを能
動化するためのプリセット値であるシステムにおいて有
用である。このように、静電放電、電力故障および間違
ったソフトウェアから免れた回路エレメントによって与
えられるコードはホストプロセッサにおけるパワーダウ
ンイネーブルシーケンスを不能化するであろう。
Intel 8051において、パワーダウンイネーブル信号は
レジスタに対するパワーダウンイネーブル信号に応答す
るビット位置１のコードを書込むことによって断定され
る。したがって、内部バス204はライン801を通して供給
ビット１に接続されパスゲート802を介して反転ラッチ8
03に接続される。反転ラッチの出力はライン804上のパ
ワーダウンイネーブル信号PWRDNE*である。パワーダウ
ンイネーブル信号を能動化するレジスタに対する書込み
をするために、内部バスはパワーダウンデコード回路80
5に対してアドレスおよびアドレス制御信号205を与え
る。もしアドレスが正しいレジスタに対する書込みを示
すと、ライン806上の出力が発生する。ライン806上の出
力は、第２入力としてインバータ809からのライン808上
で信号を受けるNANDゲート807に与えられ、インバータ8
09は、その入力としてライン210上のウォッチドッグタ
イマイネーブル信号WDTENBLを受ける。NANDゲート807の
出力は位相２のクロックされたインバータ810、811およ
び812を介して、ライン813上のパワーダウン書込信号PD
WRとして通される。ライン813上のパワーダウン書込信
号PDWRはパワーダウン書込みの間パスゲート802を能動
化するため接続される。ライン210上のウォッチドッグ
タイマイネーブル信号がハイならば、パワーダウン書込
信号はゲート807によって能動化されることがわかるで
あろう。さらに、パスゲート802の出力はプルダウント
ランジスタ814および815に接続される。プルダウントラ
ンジスタ814に対する入力は、ライン804上のパワーダウ
ンイネーブル信号PWRDNE*の発生を不能化する役目を果
たすライン210上のウォッチドッグタイマイネーブル信
号である。
レジスタに対するパワーダウンイネーブル信号に応答す
るビット位置１のコードを書込むことによって断定され
る。したがって、内部バス204はライン801を通して供給
ビット１に接続されパスゲート802を介して反転ラッチ8
03に接続される。反転ラッチの出力はライン804上のパ
ワーダウンイネーブル信号PWRDNE*である。パワーダウ
ンイネーブル信号を能動化するレジスタに対する書込み
をするために、内部バスはパワーダウンデコード回路80
5に対してアドレスおよびアドレス制御信号205を与え
る。もしアドレスが正しいレジスタに対する書込みを示
すと、ライン806上の出力が発生する。ライン806上の出
力は、第２入力としてインバータ809からのライン808上
で信号を受けるNANDゲート807に与えられ、インバータ8
09は、その入力としてライン210上のウォッチドッグタ
イマイネーブル信号WDTENBLを受ける。NANDゲート807の
出力は位相２のクロックされたインバータ810、811およ
び812を介して、ライン813上のパワーダウン書込信号PD
WRとして通される。ライン813上のパワーダウン書込信
号PDWRはパワーダウン書込みの間パスゲート802を能動
化するため接続される。ライン210上のウォッチドッグ
タイマイネーブル信号がハイならば、パワーダウン書込
信号はゲート807によって能動化されることがわかるで
あろう。さらに、パスゲート802の出力はプルダウント
ランジスタ814および815に接続される。プルダウントラ
ンジスタ814に対する入力は、ライン804上のパワーダウ
ンイネーブル信号PWRDNE*の発生を不能化する役目を果
たすライン210上のウォッチドッグタイマイネーブル信
号である。
プルダウントランジスタ815はそのゲートにおいて、
第９図において示されるように発生されるライン816上
のリセット信号を受ける。これはパワーダウンイネーブ
ルレジスタにおける値のリセットを引き起こす。
第９図において示されるように発生されるライン816上
のリセット信号を受ける。これはパワーダウンイネーブ
ルレジスタにおける値のリセットを引き起こす。
B.リセットドライバ108 第９図はライン900上にRST信号を、ライン901上にPIN
POC信号を、かつライン925上にPOC信号を発生するリセ
ットドライバ回路108を示す。第１図のブロック図はソ
フトおよびハードリセットの特徴だけを表わす簡略化さ
れた図である。リセットドライバ108に対する入力はラ
イン213からのウォッチドッグタイマリセット信号WDTRS
Tおよび外部リセットビン903に与えられる入力を含む。
リセットピンに対する入力は入力保護装置904を介して
ライン905に与えられる。ライン905はリセット入力903
のためにノイズ免疫を与えるためのヒステリシス特性を
有するバッファ906に接続される。バッファ906の出力は
ラッチ908に対する入力としてライン907上に与えられる
（クロッキング，図示されず）。ラッチ908はライン901
上にPINPOC信号を与える。さらに、ライン907上の信号
はNORゲート909に対する１つの入力として接続される。
NORゲート909に対する第２入力はライン213からのウォ
ッチドッグタイマリセット信号である。NORゲートの出
力はインバータ910を介してライン900上でRST信号とし
て与えられる。このように、RSTはウォッチドッグタイ
マリセットまたは内部リセットがチップに与えられると
きならいつでも断定される.PINPOC信号は外部リセット
が断定されるときのみ断定される。ライン213上のウォ
ッチドッグタイマリセット信号はまたラッチ911（クロ
ッキング，図示されず）に与えられその出力はライン90
2上でNORゲート921の１つの入力に与えられる。NORゲー
ト921に対する別の入力はPINPOCである。NORゲート921
の出力はインバータ922を介してPOC信号としてライン92
5上に与えられる。
POC信号を、かつライン925上にPOC信号を発生するリセ
ットドライバ回路108を示す。第１図のブロック図はソ
フトおよびハードリセットの特徴だけを表わす簡略化さ
れた図である。リセットドライバ108に対する入力はラ
イン213からのウォッチドッグタイマリセット信号WDTRS
Tおよび外部リセットビン903に与えられる入力を含む。
リセットピンに対する入力は入力保護装置904を介して
ライン905に与えられる。ライン905はリセット入力903
のためにノイズ免疫を与えるためのヒステリシス特性を
有するバッファ906に接続される。バッファ906の出力は
ラッチ908に対する入力としてライン907上に与えられる
（クロッキング，図示されず）。ラッチ908はライン901
上にPINPOC信号を与える。さらに、ライン907上の信号
はNORゲート909に対する１つの入力として接続される。
NORゲート909に対する第２入力はライン213からのウォ
ッチドッグタイマリセット信号である。NORゲートの出
力はインバータ910を介してライン900上でRST信号とし
て与えられる。このように、RSTはウォッチドッグタイ
マリセットまたは内部リセットがチップに与えられると
きならいつでも断定される.PINPOC信号は外部リセット
が断定されるときのみ断定される。ライン213上のウォ
ッチドッグタイマリセット信号はまたラッチ911（クロ
ッキング，図示されず）に与えられその出力はライン90
2上でNORゲート921の１つの入力に与えられる。NORゲー
ト921に対する別の入力はPINPOCである。NORゲート921
の出力はインバータ922を介してPOC信号としてライン92
5上に与えられる。
第９図に示すリセットドライバ108はまた、ライン213
上のウォッチドッグタイマリセット信号が断定されると
きならいつでもリセットピン903上にパルスを与えるた
めの手段を含む。ライン213上のウォッチドッグタイマ
リセット信号はNANDゲート912に対する１つの入力とし
て接続される。インバータ913の出力において与えられ
たものとしてのウォッチドッグタイマリセット信号の反
転はNORゲート914の１つの入力において接続される。イ
ンバータ913に対する入力はライン213からのウォッチド
ッグタイマリセット信号である。
上のウォッチドッグタイマリセット信号が断定されると
きならいつでもリセットピン903上にパルスを与えるた
めの手段を含む。ライン213上のウォッチドッグタイマ
リセット信号はNANDゲート912に対する１つの入力とし
て接続される。インバータ913の出力において与えられ
たものとしてのウォッチドッグタイマリセット信号の反
転はNORゲート914の１つの入力において接続される。イ
ンバータ913に対する入力はライン213からのウォッチド
ッグタイマリセット信号である。
NANDゲート912はプロセッサクロックの位相１状態３
の間クロック回路915によってクロックされる。NORゲー
ト914はプロセッサクロックの位相１状態２の間クロッ
ク回路916を介してクロックされる。NANDゲート912の出
力はインバータ917を介してプルダウントランジスタ918
のベースに与えられる。NORゲート914の出力は、プルア
ップトランジスタとして働くＰチャネルトランジスタ92
0のベースに与えられる。したがって、プロセッサクロ
ックの位相１状態２において、ウォッチドッグタイマリ
セット信号がオンであるときプルアップトランジスタ92
0はリセットピン903を引き上げる。状態３位相１におい
て、プルダウントランジスタ918はリセットピンを引き
下げるてあろう。これによりパルスは、ウォッチドッグ
タイマリセットの警告を与えるために外部回格によって
検出されるリセットピン903において与えられる。
の間クロック回路915によってクロックされる。NORゲー
ト914はプロセッサクロックの位相１状態２の間クロッ
ク回路916を介してクロックされる。NANDゲート912の出
力はインバータ917を介してプルダウントランジスタ918
のベースに与えられる。NORゲート914の出力は、プルア
ップトランジスタとして働くＰチャネルトランジスタ92
0のベースに与えられる。したがって、プロセッサクロ
ックの位相１状態２において、ウォッチドッグタイマリ
セット信号がオンであるときプルアップトランジスタ92
0はリセットピン903を引き上げる。状態３位相１におい
て、プルダウントランジスタ918はリセットピンを引き
下げるてあろう。これによりパルスは、ウォッチドッグ
タイマリセットの警告を与えるために外部回格によって
検出されるリセットピン903において与えられる。
IV.結論 結論として、この発明は、マイクロコントローラまた
はリアルタイム操作を行なうプロセッサの信頼できる操
作を維持するために用いられるウォッチドッグタイマを
提供する。この発明に従うウォッチドッグタイマは他の
ウォッチドッグタイマには見られない信頼性および適応
性をさらに提供する、いくつかの建築術の特徴および設
計技術を含む。特に、ESD,電力故障および同様に誤った
ソフトウェアから免れたセル内に与えられる特徴選択ビ
ットに加えて、静電放電、電力故障および誤ったソフト
ウェアから免れた時間値コードの提供は、厳しい環境に
おいても正しい操作を維持するウォッチドッグタイマを
与える。誤ったソフトウェアからの保護は、さらに、ウ
ォッチドッグタイマシステムが能動化されている間、間
違ったソフトウェアおよび、キードシーケンスウォッチ
ドッグタイマリセットコードの提供によるアクセスから
プログラム可能なウォッチドッグタイマ時間値レジスタ
を保護することによって与えられる。最後に、ウォッチ
ドッグタイマに応答して発生したリセットシグナルのた
めのドライバは、ホストプロセッサのリセットピンを駆
動する外部リセット回路によって引き起こされるリセッ
トと、ウォッチドッグタイマによって引き起されるリセ
ットを識別するように適合された。
はリアルタイム操作を行なうプロセッサの信頼できる操
作を維持するために用いられるウォッチドッグタイマを
提供する。この発明に従うウォッチドッグタイマは他の
ウォッチドッグタイマには見られない信頼性および適応
性をさらに提供する、いくつかの建築術の特徴および設
計技術を含む。特に、ESD,電力故障および同様に誤った
ソフトウェアから免れたセル内に与えられる特徴選択ビ
ットに加えて、静電放電、電力故障および誤ったソフト
ウェアから免れた時間値コードの提供は、厳しい環境に
おいても正しい操作を維持するウォッチドッグタイマを
与える。誤ったソフトウェアからの保護は、さらに、ウ
ォッチドッグタイマシステムが能動化されている間、間
違ったソフトウェアおよび、キードシーケンスウォッチ
ドッグタイマリセットコードの提供によるアクセスから
プログラム可能なウォッチドッグタイマ時間値レジスタ
を保護することによって与えられる。最後に、ウォッチ
ドッグタイマに応答して発生したリセットシグナルのた
めのドライバは、ホストプロセッサのリセットピンを駆
動する外部リセット回路によって引き起こされるリセッ
トと、ウォッチドッグタイマによって引き起されるリセ
ットを識別するように適合された。
この発明の好ましい実施例の先の説明は、例示および
説明のために提示された。余すところがないこと、また
はこの発明を開示された厳密な型式に限定することは意
図されていない。明らかに、当業者には多くの修正およ
び変更が明らかになるであろう。実施例は、この発明の
原理および実用的な適用を最もよく説明し、それによっ
て他の当業者が、様々な実施例のための、かつ意図され
る特別な使用に適した様々な修正を有するこの発明を理
解することが可能になるように選ばれ述べられた。この
発明の範囲は以下の請求の範囲およびそれに等しいもの
によって規定されることが意図されている。
説明のために提示された。余すところがないこと、また
はこの発明を開示された厳密な型式に限定することは意
図されていない。明らかに、当業者には多くの修正およ
び変更が明らかになるであろう。実施例は、この発明の
原理および実用的な適用を最もよく説明し、それによっ
て他の当業者が、様々な実施例のための、かつ意図され
る特別な使用に適した様々な修正を有するこの発明を理
解することが可能になるように選ばれ述べられた。この
発明の範囲は以下の請求の範囲およびそれに等しいもの
によって規定されることが意図されている。
第１図はこの発明を用いるプロセッサのブロック図であ
る。 第２図はこの発明に従うウォッチドッグタイマのブロッ
ク図である。 第３図および第４図は第２図からのウォッチドッグタイ
マ制御ブロックの論理図である。 第５図は第２図のウォッチドッグタイマ選択ブロックの
論理図である。 第６図は第２図のウォッチドッグタイマ状態マシーンの
論理図である。 第７図は第２図のウォッチドッグタイマレジスタの論理
図である。 第８図はこの発明に従うパワーダウンイネーブル回路を
示す論理図である。 第９図は第１図に示されるリセットドライバの論理図で
ある。 第10図はヒューズセルを用いる第２図のウォッチドッグ
タイマ選択ブロックの代替実施例のブロック図である。 第11図は第６図の状態マシーンの動作を示すフローチャ
ートである。 図において105はウォッチドッグタイマ、108はリセット
ドライバ、201はウォッチドッグタイマの状態マシー
ン、202はウォッチドックタイマセレクタである。
る。 第２図はこの発明に従うウォッチドッグタイマのブロッ
ク図である。 第３図および第４図は第２図からのウォッチドッグタイ
マ制御ブロックの論理図である。 第５図は第２図のウォッチドッグタイマ選択ブロックの
論理図である。 第６図は第２図のウォッチドッグタイマ状態マシーンの
論理図である。 第７図は第２図のウォッチドッグタイマレジスタの論理
図である。 第８図はこの発明に従うパワーダウンイネーブル回路を
示す論理図である。 第９図は第１図に示されるリセットドライバの論理図で
ある。 第10図はヒューズセルを用いる第２図のウォッチドッグ
タイマ選択ブロックの代替実施例のブロック図である。 第11図は第６図の状態マシーンの動作を示すフローチャ
ートである。 図において105はウォッチドッグタイマ、108はリセット
ドライバ、201はウォッチドッグタイマの状態マシー
ン、202はウォッチドックタイマセレクタである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ダブリュ・オーデル アメリカ合衆国、テキサス州、オーステ ィン パーカー・レーン、3003・ディ (72)発明者 ジェイムズ・イー・ボウルズ アメリカ合衆国、テキサス州、オーステ ィン バーチバーク・トレイル、11716 (56)参考文献 特開 昭59−200357（ＪＰ，Ａ) 特開 昭59−83254（ＪＰ，Ａ) 特開 昭59−206957（ＪＰ，Ａ) 特開 昭62−60038（ＪＰ，Ａ) 特開 昭60−124748（ＪＰ，Ａ) 特開 昭60−39255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/30
Claims (33)
- 【請求項１】正しく動作しているときに、予め選択され
た時間間隔内にステータス信号を発生し、かつリセット
信号に応答してリセットされるプログラム制御プロセッ
サを含む集積回路であって、 （ａ）プログラム化に適合され、プリセットされた時間
間隔を示すハードワイヤードプリセットコードを記憶す
る手段と、 （ｂ）前記記憶する手段に接続され、前記ハードワイヤ
ードプリセットコードをデコードして間隔コードを発生
するデコード手段と、 （ｃ）前記記憶する手段を保護する手段とを備え、 前記保護する手段は、 （ｄ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｅ）前記ハードワイヤードプリセットコードおよび前
記タイマコードを受けるように接続され、前記タイマコ
ードによって示された経過時間が前記ハードワイヤード
プリセットコードによって示された時間間隔を超えると
きリセット信号を発生する比較手段と、 （ｆ）プログラム化に適合され、ハードワイヤードプリ
セットイネーブル信号を記憶する手段と、 （ｇ）前記ハードワイヤードプリセットイネーブル信号
に応答して、前記比較手段を能動化して前記リセット信
号を発生する手段とを含む、回路。 - 【請求項２】前記ハードワイヤードプリセットイネーブ
ル信号を記憶する手段は、ディプリーションインプラン
トマスクプログラム可能トランジスタROMセルを含む、
請求項１に記載の回路。 - 【請求項３】前記プロセッサは、ヒューズセルをプログ
ラムするためのヒューズアドレシング回路を含み、前記
ハードワイヤードプリセットイネーブル信号を記憶する
手段は、ヒューズアドレシング回路を介して書込可能な
ヒューズセルを含む、請求項１に記載の回路。 - 【請求項４】正しく動作しているときに、予め選択され
た時間間隔内にステータス信号を発生し、かつリセット
信号に応答してリセットされるプログラム制御プロセッ
サを含む集積回路であって、 （ａ）プログラム化に適合され、プリセットされた時間
間隔を示すプリセットコードを記憶する手段と、 （ｂ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｃ）前記プリセットコードおよび前記タイマコードを
受けるように接続され、前記タイマコードによって示さ
れた経過時間が前記プリセットコードによって示された
時間間隔を超えるときリセット信号を発生する比較手段
とを備え、 （ｄ）前記ステータス信号はマルチビットキーのキーさ
れたシーケンスを含み、前記マルチビットキーは命令を
有し、 （ｅ）前記タイミング手段によって発生された前記タイ
マコードは、前記タイミング手段が前記命令のマルチビ
ットキーのキーされたシーケンスを最後に受けてからの
経過時間を示す、回路。 - 【請求項５】前記タイミング手段は、クリア信号に応答
して前記タイマコードをクリアする手段と、経過時間を
示すために前記タイマコードをインクリメントさせる手
段とを含み、前記キーされたシーケンスは第１のマルチ
ビットキーおよび第２のマルチビットキーのシーケンス
を含み、前記回路はさらに、前記クリア信号を発生する
手段を備え、前記クリア信号発生手段は、 前記プロセッサに接続され、前記プロセッサによる前記
ステータス信号の発生を検出する手段と、 前記ステータス信号を検出する手段に接続されかつ前記
ステータス信号に応答して、前記ステータス信号が前記
第１のマルチビットキーと等しいならば第１の状態に入
る手段と、 前記検出する手段および前記入る手段に接続され、かつ
前記第１の状態および前記ステータス信号に応答して、
前記ステータス信号が前記第２のマルチビットキーと等
しいならばクリア信号を発生する手段とを含む、請求項
４に記載の回路。 - 【請求項６】前記検出する手段および前記入る手段に接
続され、かつ前記第１の状態に応答して、前記ステータ
ス信号が前記第１のマルチビットキーまたは第２のマル
チビットキーと等しくないならば前記リセット信号を発
生する手段をさらに備える、請求項５に記載の回路。 - 【請求項７】正しく動作しているときに、予め選択され
た時間間隔内にステータス信号を発生し、かつリセット
信号に応答してリセットされるプログラム制御プロセッ
サを含む集積回路であって、 （ａ）プログラム化に適合され、プリセットされた時間
間隔を示すプリセットコードを記憶する手段と、 （ｂ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｃ）前記プリセットコードおよび前記タイマコードを
受けるように接続され、前記タイマコードによって示さ
れた経過時間が前記プリセットコードによって示された
時間間隔を超えるときリセット信号を発生する比較手段
とを備え、 （ｄ）前記プロセッサは、外部回路に接続されるように
適合されるハードウェアリセット入力／出力ピンを含
み、かつ前記プロセッサは、前記ハードウェアリセット
入力／出力ピンに与えられる信号に対して、前記比較手
段からのリセット信号とは異なった応答をし、前記回路
はさらに、 （ｅ）前記比較手段に接続され、かつ前記リセット信号
を受けるように接続され、前記ハードウェアリセット入
力／出力ピンを介して外部回路に与えるためにリセット
パルスを発生する手段と、 （ｆ）前記リセットパルスと前記外部回路から前記ハー
ドウェアリセット入力／出力ピンに与えられる信号とを
識別する手段を備える、回路。 - 【請求項８】前記識別する手段は、前記外部回路から前
記ハードウェアリセット入力／出力ピンに与えられる信
号に応答してハードウェアリセット信号を発生する手段
を含む、請求項７に記載の回路。 - 【請求項９】正しく動作しているときに、予め選択され
た時間間隔内にステータス信号を発生し、かつリセット
信号に応答してリセットされるプログラム制御プロセッ
サを含む集積回路において、 （ａ）プログラム化に適合され、プリセットされた時間
間隔を示すハードワイヤードプリセットコードを記憶す
る手段と、 （ｂ）前記プロセッサと通信して、プログラム制御下に
おいて、プログラム可能な時間間隔を示すプログラム可
能コードを記憶する手段と、 （ｃ）前記プリセットコードおよび前記プログラム可能
コードを受けるように接続され、セレクタ制御信号に応
答して、出力コードとして、前記プリセットコードまた
は前記プログラム可能コードを選択する選択手段と、 （ｄ）前記選択手段に前記セレクタ制御信号を与える手
段と、 （ｅ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｆ）前記出力コードおよび前記タイマコードを受ける
ように接続され、前記タイマコードによって示された経
過時間が前記出力コードによって示された前記時間間隔
を超えるときリセット信号を発生する比較手段とを備
え、 前記セレクタ制御信号を与える手段は、前記セレクタ制
御信号としてハードワイヤード信号を与えるための、プ
ログラム化に適合された手段を含む、回路。 - 【請求項１０】前記ハードワイヤードプリセットコード
を記憶する手段は、複数個のディプリーションインプラ
ントマスクプログラム可能トランジスタROMセルを含
む、請求項９に記載の回路。 - 【請求項１１】前記セレクタ制御信号を与える手段は、
前記セレクタ制御信号としてハードワイヤード信号を記
憶するための、プログラム化に適合された手段を含む、
請求項10に記載の回路。 - 【請求項１２】前記セレクタ制御信号を与える手段は、
ディプリーションインプラントマスクプログラム可能ト
ランジスタROMセルを含む、請求項９に記載の回路。 - 【請求項１３】前記プロセッサは、ヒューズセルをプロ
グラムするためのヒューズアドレシング回路を含み、か
つ前記ハードワイヤードプリセットコードを記憶する手
段は、前記ヒューズアドレシング回路を介して書込可能
なヒューズセルを含む、請求項９に記載の回路。 - 【請求項１４】前記セレクタ制御信号を与える手段は、
前記セレクタ制御信号を記憶し、かつ前記ヒューズアド
レシング回路を介して書込可能であるヒューズセルを含
む、請求項13に記載の回路。 - 【請求項１５】ハードワイヤードプリセットイネーブル
信号を記憶する手段と、 前記ハードワイヤードプリセットイネーブル信号に応答
して、前記リセット信号を発生するように前記回路を能
動化する手段とをさらに備えた、請求項９に記載の回
路。 - 【請求項１６】前記ハードワイヤードプリセットイネー
ブル信号を記憶する手段は、ディプリーションインプラ
ントマスクプログラム可能トランジスタROMセルを含
む、請求項15に記載の回路。 - 【請求項１７】前記プロセッサはヒューズセルをプログ
ラムするためのヒューズアドレシング回路を含み、前記
ハードワイヤードプリセットイネーブル信号を記憶する
手段はヒューズアドレシング回路を介して書込可能なヒ
ューズセルを含む、請求項15に記載の回路。 - 【請求項１８】イネーブル信号に応答して、前記リセッ
ト信号を発生するように前記回路を能動化する手段と、 前記能動化する手段に前記イネーブル信号を与える手段
と、 前記プログラム可能コードを記憶する手段に接続され、
かつ前記イネーブル信号を受けるように接続され、前記
回路が能動化されている間、プログラム制御下で前記プ
ロセッサがプログラム可能コードを変化させることを防
ぐ手段とをさらに備える、請求項９に記載の回路。 - 【請求項１９】前記ステータス信号はキーされたシーケ
ンスを含む、請求項９に記載の回路。 - 【請求項２０】前記タイミング信号は、クリア信号に応
答して前記タイマコードをクリアする手段と、経過時間
を示すために前記タイマコードをインクリメントさせる
手段とを含み、前記ステータス信号は第１のマルチビッ
トキーおよび第２のマルチビットキーのシーケンスを含
み、前記回路は前記クリア信号を発生する手段をさらに
含み、前記クリア信号発生手段は、 前記プロセッサに接続され、前記プロセッサによる前記
ステータス信号の発生を検出する手段と、 前記検出する手段に接続され、かつ前記ステータス信号
に応答して、前記ステータス信号が前記第１のマルチビ
ットキーと等しいならば第１の状態に入る手段と、 前記検出する手段および前記入る手段に接続され、かつ
前記第１の状態および前記ステータス信号に応答して、
前記ステータス信号が前記第２のマルチビットキーと等
しいならばクリア信号を発生する手段とをさらに含む、
請求項９に記載の回路。 - 【請求項２１】前記検出する手段および前記入る手段に
接続され、かつ前記第１の状態に応答して、前記ステー
タス信号が前記第１のキーまたは前記第２のキーと等し
くないならば前記リセット信号を発生する手段をさらに
含む、請求項20に記載の回路。 - 【請求項２２】前記プロセッサは外部回路に接続される
べきハードウェアリセット入力／出力ピンを含み、前記
プロセッサは前記ハードウェアリセット入力／出力ピン
に与えられる信号に対して、前記比較する手段によって
発生した前記リセット信号とは異なった応答をし、前記
回路はさらに、 前記比較手段に接続され、かつ前記リセット信号を受け
るように接続され、前記ハードウェアリセット入力／出
力ピンを介して前記外部回路に与えるためにリセットパ
ルスを発生する手段と、 前記リセットパルスと前記外部回路から前記ハードウェ
アリセット入力／出力ピンに与えられる信号とを識別す
る手段とをさらに含む、請求項９に記載の回路。 - 【請求項２３】前記識別する手段は、前記外部回路から
前記ハードウェアリセット入力／出力ピンに与えられる
信号に応答してハードウェアリセット信号を発生する手
段を含む、請求項22に記載の回路。 - 【請求項２４】正しく動作しているときに、予め選択さ
れた時間間隔内にステータス信号を発生し、かつリセッ
ト信号に応答してリセットされるプログラム制御プロセ
ッサを含む集積回路において、前記集積回路内の静電放
電からのエラーに対して向上された免疫性を有する回路
であって、 （ａ）予め選択された時間間隔を示す予め選択されたコ
ードを与える手段と、 （ｂ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｃ）前記予め選択されたコードおよび前記タイマコー
ドを受けるように接続され、前記タイマコードによって
示された経過時間が前記予め選択されたコードによって
示された時間間隔を超えるとき、イネーブル信号によっ
て能動化されるならばリセット信号を発生する比較手段
と、 （ｄ）イネーブル信号に応答して、前記タイミング手段
を能動化する手段とを備え、前記能動化する手段は、 （ｅ）ハードワイヤード態様でプログラム化に適合さ
れ、ハードワイヤードイネーブルコードを記憶しかつ与
える手段を含み、静電放電は、前記記録しかつ与える手
段が与えるハードワイヤードイネーブルコードを変化で
きず、前記能動化する手段はさらに、 （ｆ）前記ハードワイヤードイネーブルコードに応答し
て、前記イネーブル信号を発生する手段を含む、回路。 - 【請求項２５】前記プロセッサは、パワーダウンイネー
ブル信号に応答して入れられるパワーダウンモードを含
み、 前記イネーブル信号を受けるように接続され、かつ前記
イネーブル信号に応答して、前記パワーダウンイネーブ
ル信号のアサーションを防ぐ手段をさらに含む、請求項
24に記載の回路。 - 【請求項２６】前記ハードワイヤードイネーブルコード
を記憶する手段は、ディプリーションインプラントマス
クプログラム可能トランジスタROMセルを含む、請求項2
4に記載の回路。 - 【請求項２７】前記プロセッサは、ヒューズセルをプロ
グラムするためのヒューズアドレシング回路を含み、前
記ハードワイヤードイネーブルコードを記憶する手段
は、前記ヒューズアドレシング回路を介して書込可能な
ヒューズセルを含む、請求項24に記載の回路。 - 【請求項２８】正しく動作しているときに、予め選択さ
れた時間間隔内にステータス信号を発生し、かつリセッ
ト信号に応答してリセットされるプログラム制御プロセ
ッサとともに用いるための装置であって、 （ａ）前記予め選択された時間間隔を示す予め選択され
たコードを与える手段と、 （ｂ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｃ）前記予め選択されたコードおよび前記タイマコー
ドを受けるように接続され、前記タイマコードによって
示された経過時間が前記予め選択されたコードによって
示された時間間隔を超えるとき、能動化されるならば前
記リセット信号を発生する比較手段と、 （ｄ）イネーブル信号に応答して、前記装置を能動化し
て前記リセット信号を発生する手段と、 （ｅ）前記能動化する手段に前記イネーブル信号を与え
る手段と、 （ｆ）前記予め選択されたコードを与える手段に接続さ
れ、かつ前記イネーブル信号を受けるように接続され、
前記装置が能動化されている間に前記プロセッサが予め
選択されたコードを変化させることを防ぐ手段とを備え
る、装置。 - 【請求項２９】前記プロセッサは、パワーダウンイネー
ブル信号に応答して入られるパワーダウンモードを含
み、 前記イネーブル信号を受けるように接続され、かつ前記
イネーブル信号に応答して、前記パワーダウンイネーブ
ル信号のアサーションを防ぐ手段をさらに含む、請求項
28に記載の装置。 - 【請求項３０】正しく動作しているときに、予め選択さ
れた時間間隔内にステータス信号を発生し、かつリセッ
ト信号に応答してリセットされるプログラム制御プロセ
ッサとともに用いるための装置であって、前記ステータ
ス信号は第１のキーおよび第２のキーからなるシーケン
スを含み、 （ａ）前記予め選択された時間間隔を示す予め選択され
たコードを与える手段と、 （ｂ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段を備え、 （ｃ）前記タイミング手段は、クリア信号に応答して前
記タイマコードをクリアする手段と、経過時間を示すた
めに前記タイマコードをインクリメントさせる手段とを
含み、前記装置はさらに、 （ｄ）前記プロセッサに接続され、前記プロセッサによ
る前記ステータス信号の発生を検出する手段と、 （ｅ）前記検出する手段に接続され、かつ前記ステータ
ス信号に応答して、前記ステータス信号が前記第１のキ
ーと等しいならば第１の状態に入る手段と、 （ｆ）前記検出する手段および前記入る手段に接続さ
れ、かつ前記第１の状態および前記ステータス信号に応
答して、前記第１の状態において前記ステータス信号が
前記第２のキーと等しいならばクリア信号を発生する手
段と、 （ｇ）前記検出する手段および前記入る手段に接続さ
れ、かつ前記予め選択されたコードおよび前記タイマコ
ードを受けるように接続され、前記タイマコードによっ
て示された経過時間が前記予め選択されたコードによっ
て示された時間間隔を超えるとき前記リセット信号を発
生する比較手段とを備える、装置。 - 【請求項３１】前記検出する手段および前記入る手段に
接続され、かつ前記第１の状態に応答して、前記第１の
状態において前記ステータス信号が前記第１のキーまた
は前記第２のキーと等しくないならば前記リセット信号
を発生する手段をさに含む、請求項30に記載の装置。 - 【請求項３２】正しく動作しているときに、予め選択さ
れた時間間隔内にステータス信号を発生し、かつ内部リ
セツト信号に応答してリセットされるプログラム制御プ
ロセッサを含む集積回路において、前記プロセッサは外
部回路に接続されるハードウェアリセット入力／出力ピ
ンを含み、前記プロセッサはハードウェアリセット入力
／出力ピンに与えられる信号に対して、前記内部リセッ
ト信号と異なった応答をし、 （ａ）前記予め選択された時間間隔を示す予め選択され
たコードを与える手段と、 （ｂ）前記ステータス信号を受けるように接続され、前
記ステータス信号を受けてからの経過時間を示すタイマ
コードを発生するタイミング手段と、 （ｃ）前記予め選択されたコードおよび前記タイマコー
ドを受けるように接続され、前記タイマコードによって
示された経過時間が前記予め選択されたコードによって
示された時間間隔を超えるとき前記内部リセット信号を
発生する比較手段と、 （ｄ）前記比較手段に接続され、かつ前記内部リセット
信号を受けるように接続され、前記ハードウェアリセッ
ト入力／出力ピンを介して前記外部回路に与えるための
リセットパルスを発生する手段と、 （ｅ）前記リセットパルスと、前記外部回路から前記ハ
ードウェアリセット入力／出力ピンに与えられる信号と
を識別する手段とを備える、回路。 - 【請求項３３】前記識別する手段は、前記外部回路から
前記ハードウェアリセット入力／出力ピンに与えられる
信号に応答してハードウェアリセット信号を発生する手
段を含む、請求項32に記載の回路。
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