JP2826998B2 - 割込発生装置 - Google Patents
割込発生装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
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- Microcomputers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は割込発生装置及び割
込方法に係り、特にマイクロコントローラ（以下ＭＣＵ
という）で特定個数以上のポート入出力状態信号がハイ
或いはローであるとき、割込を発生するようにした割込
発生装置及びその方法に関する。
込方法に係り、特にマイクロコントローラ（以下ＭＣＵ
という）で特定個数以上のポート入出力状態信号がハイ
或いはローであるとき、割込を発生するようにした割込
発生装置及びその方法に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータは、演算
データの処理及び制御機能を担当するＣＰＵとしてマイ
クロプロセッサを使用する。そして、データの入出力を
行う入出力装置（Ｉ／Ｏ部）と、プログラム及びデータ
を格納するメモリ機能を備えている。従って、ワンチッ
プマイクロコンピュータ或いはＭＣＵとは、前記マイク
ロコンピュータを一つのチップに集積したコンピュータ
のことを意味する。
データの処理及び制御機能を担当するＣＰＵとしてマイ
クロプロセッサを使用する。そして、データの入出力を
行う入出力装置（Ｉ／Ｏ部）と、プログラム及びデータ
を格納するメモリ機能を備えている。従って、ワンチッ
プマイクロコンピュータ或いはＭＣＵとは、前記マイク
ロコンピュータを一つのチップに集積したコンピュータ
のことを意味する。
【０００３】以下、従来のＭＣＵにおける割込発生装置
について添付図面を参照して説明する。図１は従来のＭ
ＣＵにおける割込発生回路のブロック構成図である。ま
ず、従来のＭＣＵにおける割込発生回路は図１に示すよ
うに、ポートＡ〜Ｎ、割込エッジ検出部１、エッジ選択
レジスタ部２、割込要求信号発生部３、割込イネーブル
部４及びＭＣＵバス５によって構成される。上記ポート
Ａ〜ＮはＭＣＵ内のＩ／Ｏからの入力部であると同時に
割込信号の入力ポートともなっている。
について添付図面を参照して説明する。図１は従来のＭ
ＣＵにおける割込発生回路のブロック構成図である。ま
ず、従来のＭＣＵにおける割込発生回路は図１に示すよ
うに、ポートＡ〜Ｎ、割込エッジ検出部１、エッジ選択
レジスタ部２、割込要求信号発生部３、割込イネーブル
部４及びＭＣＵバス５によって構成される。上記ポート
Ａ〜ＮはＭＣＵ内のＩ／Ｏからの入力部であると同時に
割込信号の入力ポートともなっている。
【０００４】ここで、前記割込エッジ検出部１はＭＣＵ
からＮ個のポートを通して加えられる信号のエッジ信号
（立上がり又は立下がり）を検出し、前記エッジ選択レ
ジスタ部２は前記割込エッジ検出部１が入力信号の立上
がり、立下がりかのいずれを選択するかを決定する。例
えば、エッジ選択レジスタ部２に立上がりを選択するよ
うにＭＣＵバスを介して書き込むと、ポートＡ〜Ｎへの
信号が立上がるときにその信号を検出する。前記割込要
求信号発生部３は前記割込エッジ検出部１から出力され
るエッジ検出信号を受けてＭＣＵに割込要求信号を発生
させる。
からＮ個のポートを通して加えられる信号のエッジ信号
（立上がり又は立下がり）を検出し、前記エッジ選択レ
ジスタ部２は前記割込エッジ検出部１が入力信号の立上
がり、立下がりかのいずれを選択するかを決定する。例
えば、エッジ選択レジスタ部２に立上がりを選択するよ
うにＭＣＵバスを介して書き込むと、ポートＡ〜Ｎへの
信号が立上がるときにその信号を検出する。前記割込要
求信号発生部３は前記割込エッジ検出部１から出力され
るエッジ検出信号を受けてＭＣＵに割込要求信号を発生
させる。
【０００５】一方、前記割込イネーブル部４は、前記割
込要求信号発生部３に発生した割込要求信号を使用する
か否かを決定する。前記エッジ選択レジスタ部２と割込
イネーブル部４にデータを書き込むことができるよう
に、これらはＣＰＵから信号を伝送する前記ＭＣＵバス
５に接続されている。ここで、割込要求信号が複数同時
に発生し、前記割込イネーブル部４がイネーブルになる
と、割込要求発生部３は、割込優先順位に従って、第１
順位に該当する割込要求信号を１つだけＣＰＵに送る。
割込の優先順位はハードウエア的に決定される。
込要求信号発生部３に発生した割込要求信号を使用する
か否かを決定する。前記エッジ選択レジスタ部２と割込
イネーブル部４にデータを書き込むことができるよう
に、これらはＣＰＵから信号を伝送する前記ＭＣＵバス
５に接続されている。ここで、割込要求信号が複数同時
に発生し、前記割込イネーブル部４がイネーブルになる
と、割込要求発生部３は、割込優先順位に従って、第１
順位に該当する割込要求信号を１つだけＣＰＵに送る。
割込の優先順位はハードウエア的に決定される。
【０００６】以下、このように構成された従来の割込発
生回路の動作を説明する。図１に示すようにＣＰＵから
ＭＣＵバス５を通してエッジ選択レジスタ部２にデータ
を書き込むと、そのデータに基づいて割込エッジ検出部
１はポートＡ〜ポートＮの入力がハイからローへ、或い
はローからハイへ遷移するときのエッジ信号を検出す
る。割込エッジ検出部１で検出されたエッジ信号は割込
要求信号発生部３に加えられる。それによって、その割
込要求信号発生部３は、割り込み要求信号を発生させ、
それをＣＰＵに出力する。従って、ＣＰＵが前記ＭＣＵ
バス５を介して割込イネーブル部４に、前記各ポートＡ
〜Ｎに加えられた信号中のイネーブルビットのうち、割
込をしようとするビットだけをセットさせると、割込要
求信号発生部３で発生した割込要求信号に応じて割込を
発生する。このとき、割込要求信号部３に発生した割込
は設定された順位に基づいて優先順位の高い順に割り込
む。
生回路の動作を説明する。図１に示すようにＣＰＵから
ＭＣＵバス５を通してエッジ選択レジスタ部２にデータ
を書き込むと、そのデータに基づいて割込エッジ検出部
１はポートＡ〜ポートＮの入力がハイからローへ、或い
はローからハイへ遷移するときのエッジ信号を検出す
る。割込エッジ検出部１で検出されたエッジ信号は割込
要求信号発生部３に加えられる。それによって、その割
込要求信号発生部３は、割り込み要求信号を発生させ、
それをＣＰＵに出力する。従って、ＣＰＵが前記ＭＣＵ
バス５を介して割込イネーブル部４に、前記各ポートＡ
〜Ｎに加えられた信号中のイネーブルビットのうち、割
込をしようとするビットだけをセットさせると、割込要
求信号発生部３で発生した割込要求信号に応じて割込を
発生する。このとき、割込要求信号部３に発生した割込
は設定された順位に基づいて優先順位の高い順に割り込
む。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
のＭＣＵにおける割込発生装置は、多数の入出力ポート
に入出力された信号の入力／出力エッジのうち、一つの
入出力エッジのみを検出して一つの割込を発生させる。
従って、前記入出力ポートがある個数以上ハイになった
状態では過電流の発生によってＭＣＵの誤動作が発生す
るおそれがある。
のＭＣＵにおける割込発生装置は、多数の入出力ポート
に入出力された信号の入力／出力エッジのうち、一つの
入出力エッジのみを検出して一つの割込を発生させる。
従って、前記入出力ポートがある個数以上ハイになった
状態では過電流の発生によってＭＣＵの誤動作が発生す
るおそれがある。
【０００８】従って、本発明の割込発生装置及びその方
法はかかる従来の問題点を解決するためのもので、その
目的はＭＣＵで入出力ポートの状態信号が特定個数以上
ハイ或いはローであるとき、過電流によるＭＣＵの誤動
作を防止できる割込発生装置及びその方法を提供するこ
とにある。
法はかかる従来の問題点を解決するためのもので、その
目的はＭＣＵで入出力ポートの状態信号が特定個数以上
ハイ或いはローであるとき、過電流によるＭＣＵの誤動
作を防止できる割込発生装置及びその方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の割込発生装置は、多数の入出力ポートを介
して入力した割込信号を格納する第１格納手段と、前記
第１格納手段で格納された信号の印加を受けてハイ／ロ
ーレベルを判定し、入力された割込信号に応じた信号
（Ｏ1〜ＯN）を出力する第１比較手段と、前記第１比較
手段から出力された信号を符号化する符号化手段と、Ｍ
ＣＵバスを通して伝送される信号を格納する第２格納手
段と、前記符号化手段から出力される符号化された信号
（Ｘ1〜Ｘi）と前記第２格納手段に格納された信号とを
比較判定する第２比較手段と、前記第２比較手段から出
力される信号に応じて割込要求信号を発生する割込要求
信号発生手段と、前記割込要求信号発生手段の要求信号
に基づいて割込を使用するか否かを決定する割込イネー
ブル手段とからなることを特徴とする。
に、本発明の割込発生装置は、多数の入出力ポートを介
して入力した割込信号を格納する第１格納手段と、前記
第１格納手段で格納された信号の印加を受けてハイ／ロ
ーレベルを判定し、入力された割込信号に応じた信号
（Ｏ1〜ＯN）を出力する第１比較手段と、前記第１比較
手段から出力された信号を符号化する符号化手段と、Ｍ
ＣＵバスを通して伝送される信号を格納する第２格納手
段と、前記符号化手段から出力される符号化された信号
（Ｘ1〜Ｘi）と前記第２格納手段に格納された信号とを
比較判定する第２比較手段と、前記第２比較手段から出
力される信号に応じて割込要求信号を発生する割込要求
信号発生手段と、前記割込要求信号発生手段の要求信号
に基づいて割込を使用するか否かを決定する割込イネー
ブル手段とからなることを特徴とする。
【００１０】なお、本発明の割込発生方法は、多数個の
入出力ポートを介して入力される信号と、ＭＣＵバスを
通して伝送される信号とを格納する第１ステップと、前
記第１ステップで格納された信号（Ａ〜Ｎ）のハイ及び
ローを判定する第２ステップと、前記第２ステップで比
較判定された信号のハイ及びロー（Ｏ1〜ＯN）を符号化
してＭＣＵバスを通して格納される信号と比較してハイ
信号を出力する第３ステップと、第３ステップから出力
されるハイ信号に基づいて割込発生情報ビットをセット
し、割込要求信号を発生してＭＣＵに印加して、前記Ｍ
ＣＵで割込イネーブル状況を判断する第４ステップと、
第４ステップで割込イネーブル状況であれば、前記ＭＣ
Ｕでは割込の応答を伝達して割込を使用するか否かを決
定することにより、セットされた割込発生情報ビットに
応じて割込を発生する第５ステップとからなることを特
徴とする。
入出力ポートを介して入力される信号と、ＭＣＵバスを
通して伝送される信号とを格納する第１ステップと、前
記第１ステップで格納された信号（Ａ〜Ｎ）のハイ及び
ローを判定する第２ステップと、前記第２ステップで比
較判定された信号のハイ及びロー（Ｏ1〜ＯN）を符号化
してＭＣＵバスを通して格納される信号と比較してハイ
信号を出力する第３ステップと、第３ステップから出力
されるハイ信号に基づいて割込発生情報ビットをセット
し、割込要求信号を発生してＭＣＵに印加して、前記Ｍ
ＣＵで割込イネーブル状況を判断する第４ステップと、
第４ステップで割込イネーブル状況であれば、前記ＭＣ
Ｕでは割込の応答を伝達して割込を使用するか否かを決
定することにより、セットされた割込発生情報ビットに
応じて割込を発生する第５ステップとからなることを特
徴とする。
【００１１】
【発明の実施の形態】以下、本発明による割込発生装置
及びその割込発生方法を添付図面を参照して説明する。
図２は本発明による割込発生装置のブロック構成図であ
り、図３は本発明による図２の第１比較手段の詳細回路
構成図を示す図面であり、図４は本発明による割込発生
方法を示す動作フローチャートである。
及びその割込発生方法を添付図面を参照して説明する。
図２は本発明による割込発生装置のブロック構成図であ
り、図３は本発明による図２の第１比較手段の詳細回路
構成図を示す図面であり、図４は本発明による割込発生
方法を示す動作フローチャートである。
【００１２】まず、本発明による割込発生装置は図２に
示すように、第１格納手段６、第１比較手段７、符号化
手段８、第２比較手段９、第２格納手段１０、割込要求
発生手段１１及び割込イネーブル手段１２で構成され
る。
示すように、第１格納手段６、第１比較手段７、符号化
手段８、第２比較手段９、第２格納手段１０、割込要求
発生手段１１及び割込イネーブル手段１２で構成され
る。
【００１３】前記第１格納手段６は多数個の入出力ポー
ト（ポートＡ〜ポートＮ）を通して入出力されるデータ
の入出力状態を格納し、第１比較手段７では前記第１格
納手段６から出力される出力信号Ａ〜Ｎのうちハイ状態
のデータを比較判定して出力する。前記符号化手段８は
前記第１比較手段７で比較判定された出力信号Ｏ1〜ＯN
を符号化する。前記第２格納手段１０はＭＣＵから伝送
されるデータをＭＣＵバス１３を通して格納する。この
第２格納手段１０に格納されたデータと前記符号化手段
８から出力される信号Ｘ1〜Ｘiとを前記第２比較手段９
で比較して前記割込要求信号発生手段１１に印加する。
ここに、Ｘ1〜Ｘi信号はポートＡ〜ポートＮのハイの個
数を示す。割込要求信号発生手段１１は前記第２比較手
段９から出力される信号を受けて割込要求信号を発生
し、前記割込イネーブル手段１２が割込を行うことを決
定すると、前記割込要求信号発生手段１１は割込を発生
させる。
ト（ポートＡ〜ポートＮ）を通して入出力されるデータ
の入出力状態を格納し、第１比較手段７では前記第１格
納手段６から出力される出力信号Ａ〜Ｎのうちハイ状態
のデータを比較判定して出力する。前記符号化手段８は
前記第１比較手段７で比較判定された出力信号Ｏ1〜ＯN
を符号化する。前記第２格納手段１０はＭＣＵから伝送
されるデータをＭＣＵバス１３を通して格納する。この
第２格納手段１０に格納されたデータと前記符号化手段
８から出力される信号Ｘ1〜Ｘiとを前記第２比較手段９
で比較して前記割込要求信号発生手段１１に印加する。
ここに、Ｘ1〜Ｘi信号はポートＡ〜ポートＮのハイの個
数を示す。割込要求信号発生手段１１は前記第２比較手
段９から出力される信号を受けて割込要求信号を発生
し、前記割込イネーブル手段１２が割込を行うことを決
定すると、前記割込要求信号発生手段１１は割込を発生
させる。
【００１４】前記第１比較手段７は図３に示すように、
ドレイン端子に電源電圧ＶCCが印加され、ゲート端子を
接地したＰＭＯＳトランジスタと、前記第１格納手段６
から出力される多数個の出力信号をそれぞれのゲート端
子に入力し、前記ＰＭＯＳトランジスタのソース端子に
それぞれドレイン端子が接続され、並列に連結された多
数個のＮＭＯＳトランジスタと、前記多数個のＮＭＯＳ
トランジスタのドレイン端子と接続され、それぞれ並列
に連結された多数個のインバーターＣ1〜ＣNとからな
る。
ドレイン端子に電源電圧ＶCCが印加され、ゲート端子を
接地したＰＭＯＳトランジスタと、前記第１格納手段６
から出力される多数個の出力信号をそれぞれのゲート端
子に入力し、前記ＰＭＯＳトランジスタのソース端子に
それぞれドレイン端子が接続され、並列に連結された多
数個のＮＭＯＳトランジスタと、前記多数個のＮＭＯＳ
トランジスタのドレイン端子と接続され、それぞれ並列
に連結された多数個のインバーターＣ1〜ＣNとからな
る。
【００１５】以下、このように構成された本発明による
割込発生装置の動作及び割込発生方法を図４のフローチ
ャートを参照して説明する。まず、図２に示すように、
第１格納手段６は、多数の入出力ポート（ポートＡ〜
Ｎ）を介して入出力される信号と、ＭＣＵバス１３を通
して伝送されるデータとを格納し（Ｓ１０１）、第１比
較手段７に出力する。第１比較手段７は第１格納手段６
から出力されるデータを受けて前記入力信号のうちハイ
状態のデータを比較判定する（Ｓ１０２）。第１比較手
段７は図３に示すように、多数個の各ＮＭＯＳトランジ
スタのＷ／Ｌが全て同一のものでなされる。なお、前記
ＮＭＯＳトランジスタの入力ポートは前記第１格納手段
６の出力値Ａ〜Ｎをそのまま受け入れ、ＰＭＯＳトラン
ジスタのゲート入力は接地されている。
割込発生装置の動作及び割込発生方法を図４のフローチ
ャートを参照して説明する。まず、図２に示すように、
第１格納手段６は、多数の入出力ポート（ポートＡ〜
Ｎ）を介して入出力される信号と、ＭＣＵバス１３を通
して伝送されるデータとを格納し（Ｓ１０１）、第１比
較手段７に出力する。第１比較手段７は第１格納手段６
から出力されるデータを受けて前記入力信号のうちハイ
状態のデータを比較判定する（Ｓ１０２）。第１比較手
段７は図３に示すように、多数個の各ＮＭＯＳトランジ
スタのＷ／Ｌが全て同一のものでなされる。なお、前記
ＮＭＯＳトランジスタの入力ポートは前記第１格納手段
６の出力値Ａ〜Ｎをそのまま受け入れ、ＰＭＯＳトラン
ジスタのゲート入力は接地されている。
【００１６】もし、複数のＮＭＯＳトランジスタへＮ個
の信号が入力されたと仮定すると、Ｎ個の入力値に応じ
て図３のノード１４にはＮレベルの電圧が表れる。即
ち、前記ＮＭＯＳトランジスタのターンオンした個数に
応じて並列トランジスタの抵抗が変化し、オンになって
いるトランジスタの数に応じた電圧を出力する。その出
力はロジックしきい値電圧が互いに異なるインバーター
Ｃ1〜ＣNに印加される。インバーターＣ1〜ＣNのロジッ
クしきい値電圧はＮ個の互いに異なる値を有し、ＮＭＯ
Ｓへの入力数に応じてノード１４に生じた電圧に応じ
て、出力Ｏ1〜ＯNが発生する。
の信号が入力されたと仮定すると、Ｎ個の入力値に応じ
て図３のノード１４にはＮレベルの電圧が表れる。即
ち、前記ＮＭＯＳトランジスタのターンオンした個数に
応じて並列トランジスタの抵抗が変化し、オンになって
いるトランジスタの数に応じた電圧を出力する。その出
力はロジックしきい値電圧が互いに異なるインバーター
Ｃ1〜ＣNに印加される。インバーターＣ1〜ＣNのロジッ
クしきい値電圧はＮ個の互いに異なる値を有し、ＮＭＯ
Ｓへの入力数に応じてノード１４に生じた電圧に応じ
て、出力Ｏ1〜ＯNが発生する。
【００１７】前記インバーターＣ1〜ＣNの出力信号Ｏ1
〜ＯNは、符号化手段８に印加されて符号化され、前記
Ｎ個の第１格納手段のハイ値を有する信号の数に相当す
る信号を出力する（Ｓ１０３）。この符号化手段８の出
力信号Ｘ1〜Ｘiは第２比較手段９に印加される。第２比
較手段９は符号化手段８からの信号とＭＣＵバス１３を
通して第２格納手段１０に格納されたデータ値とを比較
して、その比較した結果を割込要求信号発生手段１１に
加える（Ｓ１０４）。前記割込要求信号発生手段１１は
割込要求信号を発生させて（Ｓ１０５）、それをＣＰＵ
に加えると、前記ＣＰＵは、割込イネーブル手段１２か
ら割込使用有無の決定信号に基づいて、割込順位に応じ
て処理するか否かを決定する（Ｓ１０６）。もし、割込
許可、即ち割込イネーブル状態であれば、前記割込要求
信号発生手段１１に割込応答が伝達される。これによ
り、割込要求信号発生手段１１で割込を発生する（Ｓ１
０７）。ここで、前記割込要求はＭＣＵバス１３からの
セット及びリセット信号、即ちイネーブル状態に応じて
発生したり無視される。なお、前記ＭＣＵにおける割込
応答時間は割込発生時間から割込処理ルーチンが始まる
までの時間であって、短いほどよい。
〜ＯNは、符号化手段８に印加されて符号化され、前記
Ｎ個の第１格納手段のハイ値を有する信号の数に相当す
る信号を出力する（Ｓ１０３）。この符号化手段８の出
力信号Ｘ1〜Ｘiは第２比較手段９に印加される。第２比
較手段９は符号化手段８からの信号とＭＣＵバス１３を
通して第２格納手段１０に格納されたデータ値とを比較
して、その比較した結果を割込要求信号発生手段１１に
加える（Ｓ１０４）。前記割込要求信号発生手段１１は
割込要求信号を発生させて（Ｓ１０５）、それをＣＰＵ
に加えると、前記ＣＰＵは、割込イネーブル手段１２か
ら割込使用有無の決定信号に基づいて、割込順位に応じ
て処理するか否かを決定する（Ｓ１０６）。もし、割込
許可、即ち割込イネーブル状態であれば、前記割込要求
信号発生手段１１に割込応答が伝達される。これによ
り、割込要求信号発生手段１１で割込を発生する（Ｓ１
０７）。ここで、前記割込要求はＭＣＵバス１３からの
セット及びリセット信号、即ちイネーブル状態に応じて
発生したり無視される。なお、前記ＭＣＵにおける割込
応答時間は割込発生時間から割込処理ルーチンが始まる
までの時間であって、短いほどよい。
【００１８】
【発明の効果】上述したように本発明の割込発生装置及
びその方法は、ポートのハイとなっているピンの個数に
応じて割込を発生できるようにして、電流を沢山ドライ
ブするポートである場合、過電流によって発生するＭＣ
Ｕの誤動作を除去することができるという利点がある。
びその方法は、ポートのハイとなっているピンの個数に
応じて割込を発生できるようにして、電流を沢山ドライ
ブするポートである場合、過電流によって発生するＭＣ
Ｕの誤動作を除去することができるという利点がある。
【図１】 従来の技術による割込発生回路のブロック構
成図である。
成図である。
【図２】 本発明による割込発生装置のブロック構成図
である。
である。
【図３】 本発明による図２の第１比較手段の詳細回路
構成図である。
構成図である。
【図４】 本発明による割込発生方法を示す動作フロー
チャートである
チャートである
６、１０ 第１、２格納手段 ７、９ 第１、２比較手段 ８ 符号化手段 １１ 割込要求信号発生手段 １２ 割込イネーブル手段 １３ ＭＣＵバス Ｃ1〜ＣN インバーター
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−5141（ＪＰ，Ａ) 特開 平５−134807（ＪＰ，Ａ) 特開 平２−153485（ＪＰ，Ａ) 特開 昭54−60850（ＪＰ，Ａ) 特開 平３−278617（ＪＰ，Ａ) 特開 昭50−103245（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 13/24 G06F 15/78 G06F 3/05 G06F 11/18 G05B 15/02 G05B 19/05 H03M 1/00 H03M 5/20 H03M 7/14
Claims (4)
- 【請求項１】 多数の入出力ポートを介して入出力され
る割込信号と、ＭＣＵバスを通して伝送される信号とを
格納する第１格納手段と、 前記第１格納手段で格納された信号の印加を受けてハイ
／ローレベルを判定し、入力された割込信号に応じた信
号（Ｏ１〜ＯＮ）を出力する第１比較手段と、 前記第１比較手段から出力された信号を符号化する符号
化手段と、 前記ＭＣＵバスを通して伝送される信号を格納する第２
格納手段と、 前記符号化手段から出力される符号化された信号（Ｘ１
〜Ｘｉ）と前記第２格納手段に格納された信号とを比較
判定する第２比較手段と、 前記第２比較手段から出力される信号に応じて割込要求
信号を発生する割込要求信号発生手段と、 前記割込要求信号発生手段の要求信号に基づいて割込を
使用するか否かを決定する割込イネーブル手段と、 を備え 、前記第１比較手段は、 ドレイン端子に電源電圧Ｖｃｃが印加され、ゲート端子
を接地させたＰＭＯＳトランジスタと、 前記第１格納手段から出力される多数個の出力信号をそ
れぞれのゲート端子に入力し、前記ＰＭＯＳトランジス
タのソース端子にそれぞれドレイン端子が接続されて相
互並列に連結された多数個のＮＭＯＳトランジスタと、 前記多数個のＮＭＯＳトランジスタのドレイン端子と接
続され、前記ドレイン端子の出力信号を入力としてそれ
ぞれ相互並列に連結構成されたインバーター（Ｃ １ 〜Ｃ
Ｎ ）と、 を含む ことを特徴とする割込発生装置。 - 【請求項２】 前記多数個のＮＭＯＳトランジスタは相
互に同一のＷ／Ｌの大きさを有することを特徴とする請
求項１記載の割込発生装置。 - 【請求項３】 前記多数個のインバーターは互いに異な
るロジックしきい値電圧を有することを特徴とする請求
項１記載の割込発生装置。 - 【請求項４】 前記多数個のインバーターの各入力ノー
ドには前記ＮＭＯＳトランジスタの入力信号に応じる互
いに異なる電圧レベルを有することを特徴とする請求項
１記載の割込発生装置。
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