JPS622337B2 - - Google Patents
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- JPS622337B2 JPS622337B2 JP55174850A JP17485080A JPS622337B2 JP S622337 B2 JPS622337 B2 JP S622337B2 JP 55174850 A JP55174850 A JP 55174850A JP 17485080 A JP17485080 A JP 17485080A JP S622337 B2 JPS622337 B2 JP S622337B2
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- Japan
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- data
- memory
- bits
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- free
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路試験用のスキヤンイン・ア
ウトデータ記憶方式に関する。
ウトデータ記憶方式に関する。
多数の論理ゲートおよびレジスタ等を備える集
積回路も製造後等に試験する必要があり、この試
験は例えば第１図に示すように集積回路チツプ１
０の入力ピン１２を通してデータDiを入力し、
出力ピン１４からの出力データＤOを、該入力デ
ータDiに対する出力期待値ＤOSと比較COMPする
という方法で行なう。しかし集積回路が実装密度
を高めてLSI、超LSIになつてくるとゲート等の
個数が極めて多くなり、入、出力データの組合せ
は膨大なものになり、充分な試験は著しく困難か
つ長時間を要するものになつてしまう。この試験
を簡単化する等の目的で集積回路中のレジスタつ
まりフリツプフロツプ群FF1，FF2……………の
全部または主なものを直列につなげるようにして
おき、外部よりこれらのフリツプフロツプ群にデ
ータを入力してそのときの出力データをチエツク
するスキヤンイン・アウトと呼ばれる試験方式が
ある。レジスタの内容は入力データの各種論理、
演算処理の結果であるから、その結果をレジスタ
に直接入力してその出力又は他の入力との合成出
力をチエツクすれば、試験所要時間の短縮が可能
であり、また集積回路の部分チエツク、ひいては
障害箇所の発見も可能になる。
積回路も製造後等に試験する必要があり、この試
験は例えば第１図に示すように集積回路チツプ１
０の入力ピン１２を通してデータDiを入力し、
出力ピン１４からの出力データＤOを、該入力デ
ータDiに対する出力期待値ＤOSと比較COMPする
という方法で行なう。しかし集積回路が実装密度
を高めてLSI、超LSIになつてくるとゲート等の
個数が極めて多くなり、入、出力データの組合せ
は膨大なものになり、充分な試験は著しく困難か
つ長時間を要するものになつてしまう。この試験
を簡単化する等の目的で集積回路中のレジスタつ
まりフリツプフロツプ群FF1，FF2……………の
全部または主なものを直列につなげるようにして
おき、外部よりこれらのフリツプフロツプ群にデ
ータを入力してそのときの出力データをチエツク
するスキヤンイン・アウトと呼ばれる試験方式が
ある。レジスタの内容は入力データの各種論理、
演算処理の結果であるから、その結果をレジスタ
に直接入力してその出力又は他の入力との合成出
力をチエツクすれば、試験所要時間の短縮が可能
であり、また集積回路の部分チエツク、ひいては
障害箇所の発見も可能になる。
かかるスキヤンインデータは、多数のフリツプ
フロツプを直列にしてその各部分にシフト方式に
より入力する関係上、データを書き込むフリツプ
フロツプ群に対応するデータのある部分とデータ
を書き込まないフリツプフロツプ群に対応するデ
ータのない部分が交互に連続したものとなる。ス
キヤンアウトデータつまり上記スキヤンインデー
タに対する出力データもこれに準ずる。かかるス
キヤンイン・アウトデータを用意するには、単純
には該データをシフトレジスタまたはRAMなど
のメモリに記憶させておけばよいが、上述のよう
に空データ部分が含まれるので、これでは無駄が
多く、不必要に大容量の記憶手段を必要とする。
フロツプを直列にしてその各部分にシフト方式に
より入力する関係上、データを書き込むフリツプ
フロツプ群に対応するデータのある部分とデータ
を書き込まないフリツプフロツプ群に対応するデ
ータのない部分が交互に連続したものとなる。ス
キヤンアウトデータつまり上記スキヤンインデー
タに対する出力データもこれに準ずる。かかるス
キヤンイン・アウトデータを用意するには、単純
には該データをシフトレジスタまたはRAMなど
のメモリに記憶させておけばよいが、上述のよう
に空データ部分が含まれるので、これでは無駄が
多く、不必要に大容量の記憶手段を必要とする。
本発明はかかる点を改善し、小容量のメモリで
スキヤンイン・アウトデータを記憶可能にしよう
とするものである。本発明はデータと空きデータ
がビツトシリアルに交互に続くスキヤンイン・ア
ウトデータの記憶方式において、有効データのみ
を第１のメモリに記憶させ、また有効データと空
きデータの各ビツト数および有効、空きを示すフ
ラグを第２のメモリに記憶させ、該第２のメモリ
をアクセスしてそのアドレスに書き込まれている
フラグおよびビツト数を読み出し、該フラグが有
効データを示すとき第１のメモリを該ビツト数だ
け出力させ、該フラグが空きデータを示すとき予
め用意した空きデータ発生源を該ビツト数だけア
クセスして、これらの有効データ及び空きデータ
をビツトシリアルに出力することを特徴とする
が、次に実施例につきこれを詳細に説明する。
スキヤンイン・アウトデータを記憶可能にしよう
とするものである。本発明はデータと空きデータ
がビツトシリアルに交互に続くスキヤンイン・ア
ウトデータの記憶方式において、有効データのみ
を第１のメモリに記憶させ、また有効データと空
きデータの各ビツト数および有効、空きを示すフ
ラグを第２のメモリに記憶させ、該第２のメモリ
をアクセスしてそのアドレスに書き込まれている
フラグおよびビツト数を読み出し、該フラグが有
効データを示すとき第１のメモリを該ビツト数だ
け出力させ、該フラグが空きデータを示すとき予
め用意した空きデータ発生源を該ビツト数だけア
クセスして、これらの有効データ及び空きデータ
をビツトシリアルに出力することを特徴とする
が、次に実施例につきこれを詳細に説明する。
第２図でTDはスキヤンインデータつまり試験
用入力データを示し、n1，n2……………ｎoビツ
トの有効データ部分とこれらの間に介在する
m1，m2……………ビツトの空きデータ部分から
なる。例えばこのn1，n2ビツトのデータは第１図
のフリツプフロツプ群FF1，FF3に書き込まれる
“１”、“０”２値情報群であり、m1ビツトの空き
データ部分はフリツプフロツプ群FF2に書込まれ
る“０”情報群である。これらのn1，m1，n2，
m2……………ビツトの情報群TDをそのままシフ
トレジスタに書込むと、該レジスタには大きな記
憶容量が必要になる。そこで本発明ではシフトレ
ジスタRGにはn1，n2……………の有効データ部
分のみを書込み、m1，m2……………ビツトの空
きデータ部分は書込まない。そして別にメモリ
MEMを設け、これに有効、無効データビツト数
n1，m1，n2……………及び有効、無効を示すフ
ラグ“１”、“０”を書込んでおく。CTRはプリ
セツト・ダウンカウンタであり、メモリMEMの
ビツト数n1，m1……………を順次書込まれ、ク
ロツクCLKが入力する毎に減算（−１）を行な
う。FFはフリツプフロツプであり、メモリMEM
のフラグＦをデータ端子に受け、カウンタCTR
の計数値が零になるとき生じるパルスで該フラグ
を取込み、それをアンドゲートＧの一方の入力端
へ出力する。該ゲートの他方の入力端にはクロツ
クCLKが入力する。SWはスイツチ、BFはバツ
フアであり、“０”は空きデータ発生源例えばグ
ランドを示す。
用入力データを示し、n1，n2……………ｎoビツ
トの有効データ部分とこれらの間に介在する
m1，m2……………ビツトの空きデータ部分から
なる。例えばこのn1，n2ビツトのデータは第１図
のフリツプフロツプ群FF1，FF3に書き込まれる
“１”、“０”２値情報群であり、m1ビツトの空き
データ部分はフリツプフロツプ群FF2に書込まれ
る“０”情報群である。これらのn1，m1，n2，
m2……………ビツトの情報群TDをそのままシフ
トレジスタに書込むと、該レジスタには大きな記
憶容量が必要になる。そこで本発明ではシフトレ
ジスタRGにはn1，n2……………の有効データ部
分のみを書込み、m1，m2……………ビツトの空
きデータ部分は書込まない。そして別にメモリ
MEMを設け、これに有効、無効データビツト数
n1，m1，n2……………及び有効、無効を示すフ
ラグ“１”、“０”を書込んでおく。CTRはプリ
セツト・ダウンカウンタであり、メモリMEMの
ビツト数n1，m1……………を順次書込まれ、ク
ロツクCLKが入力する毎に減算（−１）を行な
う。FFはフリツプフロツプであり、メモリMEM
のフラグＦをデータ端子に受け、カウンタCTR
の計数値が零になるとき生じるパルスで該フラグ
を取込み、それをアンドゲートＧの一方の入力端
へ出力する。該ゲートの他方の入力端にはクロツ
クCLKが入力する。SWはスイツチ、BFはバツ
フアであり、“０”は空きデータ発生源例えばグ
ランドを示す。
スキヤンインに際しては集積回路１０のフリツ
プフロツプ群に対するデータおよびクロツク各入
力端子にバツフアBFおよびクロツク源の出力端
を接続する。クロツクCLKはカウンタCTRへも
入力し、またアンドゲートＧを介してシフトレジ
スタRGへも入力する。また図示した回路により
メモリMEMの第１アドレスのフラグとデータ本
例では“１”と“n1”が読出され、前者はフリツ
プフロツプFFの入力端へ加えられかつ取込まれ
て該FFのＱ出力を“１”にし、後者はカウンタ
CTRに取込まれてその計数値をn1にする。FFの
Ｑ出力が“１”になるとアンドゲートＧは開き、
スイツチSWはレジスタRG側に倒れる。かかる状
態でクロツクCLKが発生され、これはレジスタ
RGに入力してシフト開始、従つてn1ビツトのデ
ータを順次出力させると共に、集積回路１０に入
力してそのフリツプフロツプ群をシフト動作させ
てレジスタRGからのデータをスイツチSW、バツ
フアBF経由で順次取込ませる。またクロツク
CLKはカウンタCTRに入力して順次−１にす
る。従つてカウンタCTRの計数値は、n1ビツト
のデータが集積回路１０へスキヤンインされたと
き零になり、このとき発生する信号Sgがメモリ
MEMの次のアドレスの読出しを行なわせる。本
例ではこれは“０”のフラグと“m1”のデータ
であり、後者はカウンタCTRにプリセツトさ
れ、前者はフリツプフロツプFFに取込まれてそ
のＱ出力を“０”にする。FFの出力が“０”に
なればアンドゲートＧは閉じ、またスイツチSW
は空きデータ“０”入力側に倒れる。従つてクロ
ツクCLKはレジスタRGに入力しないので該レジ
スタのシフト動作は中断し、一方、集積回路１０
へは相変らずクロツクが入力するのでSW、BF経
由で“０”が集積回路へ順次入力されて行く。ま
たカウンタCTRはクロツク計数を続け、計数値
が零になると再び信号Sgを発生し、メモリMEM
の次のアドレスの情報を読み取らせる。以下同様
であり、こうしてn1，m1……………ビツトの有
効、無データTDがクロツクCLKに同期して集積
回路１０へ入力されて行く。
プフロツプ群に対するデータおよびクロツク各入
力端子にバツフアBFおよびクロツク源の出力端
を接続する。クロツクCLKはカウンタCTRへも
入力し、またアンドゲートＧを介してシフトレジ
スタRGへも入力する。また図示した回路により
メモリMEMの第１アドレスのフラグとデータ本
例では“１”と“n1”が読出され、前者はフリツ
プフロツプFFの入力端へ加えられかつ取込まれ
て該FFのＱ出力を“１”にし、後者はカウンタ
CTRに取込まれてその計数値をn1にする。FFの
Ｑ出力が“１”になるとアンドゲートＧは開き、
スイツチSWはレジスタRG側に倒れる。かかる状
態でクロツクCLKが発生され、これはレジスタ
RGに入力してシフト開始、従つてn1ビツトのデ
ータを順次出力させると共に、集積回路１０に入
力してそのフリツプフロツプ群をシフト動作させ
てレジスタRGからのデータをスイツチSW、バツ
フアBF経由で順次取込ませる。またクロツク
CLKはカウンタCTRに入力して順次−１にす
る。従つてカウンタCTRの計数値は、n1ビツト
のデータが集積回路１０へスキヤンインされたと
き零になり、このとき発生する信号Sgがメモリ
MEMの次のアドレスの読出しを行なわせる。本
例ではこれは“０”のフラグと“m1”のデータ
であり、後者はカウンタCTRにプリセツトさ
れ、前者はフリツプフロツプFFに取込まれてそ
のＱ出力を“０”にする。FFの出力が“０”に
なればアンドゲートＧは閉じ、またスイツチSW
は空きデータ“０”入力側に倒れる。従つてクロ
ツクCLKはレジスタRGに入力しないので該レジ
スタのシフト動作は中断し、一方、集積回路１０
へは相変らずクロツクが入力するのでSW、BF経
由で“０”が集積回路へ順次入力されて行く。ま
たカウンタCTRはクロツク計数を続け、計数値
が零になると再び信号Sgを発生し、メモリMEM
の次のアドレスの情報を読み取らせる。以下同様
であり、こうしてn1，m1……………ビツトの有
効、無データTDがクロツクCLKに同期して集積
回路１０へ入力されて行く。
この方式によれば記憶装置へは有効データと、
有効、無効データのビツト数だけを記憶させれば
よいから、有効、無効データを全て記憶させる従
来方式に比べて記憶容量を大幅に減少することが
でき、これは集積回路の集積度が高まる程著しく
なる。
有効、無効データのビツト数だけを記憶させれば
よいから、有効、無効データを全て記憶させる従
来方式に比べて記憶容量を大幅に減少することが
でき、これは集積回路の集積度が高まる程著しく
なる。
なおシフトレジスタRGはデータ読出しを上記
の如く行なうようにしてRAMなどの通常のメモ
リにしてもよい。またメモリMEMをシフトレジ
スタにすることも可能である。
の如く行なうようにしてRAMなどの通常のメモ
リにしてもよい。またメモリMEMをシフトレジ
スタにすることも可能である。
第１図は集積回路の試験要領を説明する図、第
２図は本発明の実施例を説明する図である。 図面でTDはスキヤンイン・アウトデータ、
n1，n2……………は有効データビツト数、m1，
m2……………は空きデータビツト数、RGは第１
のメモリ、MEMは第２のメモリ、Ｆはフラグ、
“０”は空きデータ発生源である。
２図は本発明の実施例を説明する図である。 図面でTDはスキヤンイン・アウトデータ、
n1，n2……………は有効データビツト数、m1，
m2……………は空きデータビツト数、RGは第１
のメモリ、MEMは第２のメモリ、Ｆはフラグ、
“０”は空きデータ発生源である。
Claims (1)
- 【特許請求の範囲】 １ 有効データと空きデータがビツトシリアルに
交互に続くスキヤンイン・アウトデータの記憶方
式において、 有効データのみを第１のメモリに記憶させ、ま
た有効データと空きデータの各ビツト数および有
効、空きを示すフラグを第２のメモリに記憶さ
せ、 該第２のメモリをアクセスしてそのアドレスに
書き込まれているフラグおよびビツト数を読み出
し、該フラグが有効データを示すとき第１のメモ
リを該ビツト数だけ出力させ、該フラグが空きデ
ータを示すとき予め用意した空きデータ発生源を
該ビツト数だけアクセスして、これらの有効デー
タ及び空きデータをビツトシリアルに出力するこ
とを特徴としたスキヤンイン・アウトデータ記憶
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174850A JPS5798051A (en) | 1980-12-11 | 1980-12-11 | Memory system of scan in/out data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55174850A JPS5798051A (en) | 1980-12-11 | 1980-12-11 | Memory system of scan in/out data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5798051A JPS5798051A (en) | 1982-06-18 |
| JPS622337B2 true JPS622337B2 (ja) | 1987-01-19 |
Family
ID=15985737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55174850A Granted JPS5798051A (en) | 1980-12-11 | 1980-12-11 | Memory system of scan in/out data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5798051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583872A (ja) * | 1991-09-17 | 1993-04-02 | Nec Corp | 二次電池システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2871436B2 (ja) * | 1993-12-28 | 1999-03-17 | 日本電気株式会社 | 周辺制御装置の診断制御システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247345A (en) * | 1975-10-13 | 1977-04-15 | Advantest Corp | Pattern generating equipment |
-
1980
- 1980-12-11 JP JP55174850A patent/JPS5798051A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247345A (en) * | 1975-10-13 | 1977-04-15 | Advantest Corp | Pattern generating equipment |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583872A (ja) * | 1991-09-17 | 1993-04-02 | Nec Corp | 二次電池システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5798051A (en) | 1982-06-18 |
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