JPH02158832A - コンパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、２つのデータの排他的論理和もしくは一致
検出回路等のコンパレータに関し、特に１つの入力がメ
モリから出力されたデータで、前記データをセンスする
センスアンプ機能を備えた排他的論理和もしくは一致検
出回路に関するものである。

〔従来の技術〕

第５図はデータを保持しているメモリとコンパレータの
概略を示す回路図である。この図において、１はデータ
を保持しているメモリ、１ａはワード線、ｌｂ、ｌｃは
ビット線、２は前記メモリ１の内容、すなわち正論理お
よび負論理のデータをセンスするセンスアンプ、２ａは
センス信号、２ｂはセンスアンプ出力端、３は前記セン
スアンプ２の出力結果と比較したいデータとの一致を検
出するＸ　ＯＲ（ＥＸＣＬＵ（：ＩＶＥＯＲ）回路、３
ａ、３ｂＧｆその入力端、３Ｃはその出力端である。

次に動作について説明する。

ワード線１ａがアクティブにされることによってメモリ
１の内容がビット線ｌｂ、ｌｃに伝えられセンス信号２
ａがアクティブにされると、ビツト線１ｂ、ｌｃのレベ
ルをセンスアンプ２が判定してセンスアンプ出力端２ｂ
に出力する。次いで、センスアンプ出力端２ｂの出力と
、比較したいデータがＸＯＲ回路３の入力端３ａ、３ｂ
に入力され、比較結果がＸＯＲ回路３の出力端３ｃに出
力される。

〔発明が解決しようとする課題〕

このような従来のメモリ１およびセンスアンプ２にＸＯ
Ｒ回路３等の既知のコンパレータを付加した回路では、
例えばコンパレータをＮＡＮＤゲートで構成すると４つ
必要であり、また、１つのＮＡＮＤゲートをＣＭＯＳで
構成すると４つのトランジスタが必要であるため、構成
素子数が非常に多くなるという問題点があった。

この発明は、かかる課題を解消するためになされたもの
で、少ない構成素子数で同等以上の効果が得られるコン
パレータを得ることを目的とする。

（課題を解決するための手段〕 この発明に係るコノパレータは、正論理および負論理の
データが入力されるセンスアンプのセンスアンプ出力端
およびこれと反対の論理のノード間に直列に接続された
トランジスタ対を接続してなり、または直列に接続され
たトランジスタ対の入力端をそれぞれセンスアンプ出力
端および反対の論理のノードに接続してなり、トランジ
スタ対の入力端を正論理および負論理の比較データの入
力端とし、直列に接続されたトランジスタ間を出力端と
した、またはトランジスタ対の両端を正論理および負論
理の比較データの入力端とし、直列に接続されたトラン
ジスタ間を出力端としたものである。

（作用） この発明においては、センスアンプの中にコンパレート
機能が組み込まれており、データがセンスされると同時
に比較動作が行われる。

（実施例） 以下、この発明の実施例を図について説明する。

第１図はこの発明のコンパレータの一実施例を示す回路
図である。この図において、第５図と同一符号は同一の
ものを示し、２ｃは前記センスアンプ出力端２ｂと反対
の論理のノード、１０は前記メモリ１の内容をセンスす
る機能を備えたコンパレータ、４は直列に接続されたト
ランジスタ４ａ、４ｂからなり、比較データとの一致を
検出するＸＯＲ回路であり、コンパレータ１０に組み込
まれている。４ｃはその出力端である。そして、トラン
ジスタ４ａの入力端には、前記比較データの論理値を反
転した値（負論理の比較データ）が入力され、トランジ
スタ４ｂの入力端には正論理の前記比較データの論理値
が人力される。

次に動作について説明する。

メモリ１の内容が論理値“１”で、比較したいデータが
論理値“１″の場合 ワード線１ａがアクティブにされることによってメモリ
１の内容がビット線ｉｂ、ｉｃへ伝えられる。ここでは
、論理値″１″が記憶されているので、ビット線１ｂに
正論理のＨｉｇｈ、ビット線１ｃに負論理のＬｏｗが伝
えられ、センス信号２ａがアクティブにされるとビット
線１ｂ、１ｃのレベルをコンパレータ１０が判定し、セ
ンスアンプ出力端２ｂはＨｉｇｈのままで、ノード２ｃ
がＨｉｇｈからＬｏｗになる。この時、トランジスタ４
ａが０ＦＦＬ、トランジスタ４ｂがＯＮＬ／ているので
、ノード２ＣのレベルＬｏｗがＸＯＲ回路４の出力端４
ｃに出力され、メモリ１の内容と比較したいデータが一
致したことが検出される。

次に、メモリ１の内容が論理値“１″で、比較したいデ
ータが論理値“Ｏ”の場合 ワード線１ａがアクティブにされることによってメモリ
１の内容がビット線ｌｂ、ｌｃへ伝えられる。ここでは
、論理値“１”が記憶されているので、ビット線１ｂに
Ｈｌｇｈｓ　１　ｃにＬｏｗが伝えられ、センス信号２
ａがアクティブにされるとビット線ｌｂ、ｉｃのレベル
をコンパレータ１０が判定し、センスアンプ出力端２ｂ
はＨｌｇｈのままで、ノード２ＣがＨｉｇｈからＬｏｗ
になる。この時、トランジスタ４ａがＯＮＬ、、トラン
ジスタ４ｂがＯＦＦしているので、センスアンプ出力１
２ｂのレベルＨｉｇｈがＸＯＲ回路４の出力４４０に出
力され、メモリ１の内容と比較したいデータが不一致し
たことが検出される。

次に、複数ビットを比較する場合を第２図を参照して説
明する。

第２図において、５は前記メモリ１と前記コンパレータ
１０と前記ＸＯＲ回路４からなるビット列であり、６８
〜６ｄはトランジスタで、個々のビット列５の出力を受
ける。７は前記トランジスタ６８〜６ｄに接続されたマ
ツチラインであり、８は前記マツチライン７をチャージ
アップするトランジスタである。

次に動作について説明する。ただし、個々のビット列５
内の比較動作は上記で説明した通りであるので、ＸＯＲ
回路４の出力端４Ｃのレベルが確定した以降について説
明する。

メモリ１の内容が１”　′０″１　１１１０″　′１″
で、比較したいデータが“１″　１“　０““Ｏ”の場
合 個々のビット列５内の比較結果は“０”１”“Ｏ″　“
１”　　”Ｏ”となり、それぞれトランジスタ６ａ〜６
ｄに入力され、つまりトランジスタ６ａはＯＦＦ、トラ
ンジスタ６ｂはＯＮ、トランジスタ６ｃはＯＦＦ、トラ
ンジスタ６ｄはＯＮする。次いで、マツチライン７をチ
ャージアップするためにトランジスタ８がＯＮするが、
トランジスタ６ｂ、６ｄがＯＮＬ、ているため、トラン
ジスタ８が０ＦＦＬ、たのちマツチライン７はＬｏｗと
なりデータの不一致となる。

次に、メモリ１の内容が“１”Ｏ”１”“０”で、比較
したいデータが“１”０”“１”　Ｏ”の場合 個々のビット列５内の比較結果は“０“Ｏ”“０″　１
１ｏ＃となり、それぞれトランジスタ６ａ〜６ｄに入力
され、つまり、トランジスタ６ａ〜６ｄはすべてＯＦＦ
する。次いで、マツチライン７をチャージアップするた
めにトランジスタ８がＯＮすると、マツチライン７はＨ
ｉｇｈとなりデータが一致したとなる。

しかしここで、コンパレータ１０が動作する前はＸＯＲ
回路４の出力端４ｃは必ずＨｉｇｈとなるため、トラン
ジスタ６ａ〜６ｄがＯＮしており、マツチライン７もデ
ィスチャージされているためトランジスタ８の動作タイ
ミングが問題となる。そこで、第３図にトランジスタ８
の動作タイミングを軽減する回路例を示す。

第３図において、９はインバータで、コンパレータ１０
が動作していないときはトランジスタ６ａ〜６ｄをＯＦ
Ｆするための論理値“Ｏ”を出力する。１４は前記コン
パレータ１ｏに組み込まれた比較したいデータと一致を
検出するＸＮ０Ｒ（ＥＸＣＬＵＩＶＥＮＯＲ）回路であ
る。

次に動作について説明する。

ただし、個々のビット列５内の比較動作は、比較したい
データの正論理および負論理を第１図に示したＸＯＲ回
路４と反対に入力する以外は上記で説明した通りである
。しかし、ＸＮＯＲ回路１４の出力端１４ｃは、データ
が一致した時は“１”が出力され、不一致の時は“０“
が出力される。

出力が確定した以降について説明する。

メモリーの内容が１”　０”０”　　”１”で、比較し
たいデータが“１″″１”　０““０”の場合 この構成では個々のビット列５内の比較をする前に、つ
まり待機状態の時にトランジスタ８がＯＮしてマツチラ
イン７をプリチャージする。また、トランジスタ６８〜
６ｄは全てＯＦＦしているのでマツチライン７はディス
チャージされない。そして、比較動作を開始すると個々
のビット列５内の比較結果は”１“０”　”１”となり
、それぞれトランジスタ６ａ〜６ｄに入力され、つまり
トランジスタ６ａはＯＦＦ、トランジスタ６ｂはＯＮｌ
　トランジスタ６ｃはＯＦＦ、）−ランジスタロｄはＯ
ＦＦする。これにより、マツチライン７はディスチャー
ジされＬｏｗとなりデータの不一致となる。

次に、メモリーの内容が１”Ｏ″　１″“０”で、比較
したいデータが１″　“Ｏ″“１″　“ｏ”の場合 個々のビット列５内の比較をする前に、つまり待機状態
の時にトランジスタ８がＯＮｔ、マツチライン７をプリ
チャージする。比較動作を開始すると個々のビット列５
内の比較結果は“１″　“１”１”　　−１”となり、
それぞれトランジスタ６ａ〜６ｄに入力され、つまりト
ランジスタ６ａ〜６ｄはすべてＯＦＦする。したがって
、マツチライン７はディスチャージされずＨｉｇｈとな
りデータの一致となる。

次に、第１図にあげたコンパレータ１ｏより安定してコ
ンパレートするコンパレータの構成例を第４図に挙げる
。これは直列に接続されたトランジスタ対（トランジス
タ４ａ、４ｂ、ここではＦＥＴ）の入力端をそれぞれセ
ンスアンプ出力端２ｂおよびノード２ｃに接続してセン
スアンプ出力端２ｂ、ノード２ｃの負荷を同じにした回
路である。動作はトランジスタ対の両端を相補の比較デ
ータの入力端としているほかは、第１図で説明したコン
パレータ１ｏと同様である。

〔発明の効果） この発明は以上説明したとおり、正論理および負論理の
データが入力されるセンスアンプのセンスアンプ出力端
およびこれと反対の論理のノード間に直列に接続された
トランジスタ対を接続してなり、または直列に接続され
たトランジスタ対の入力端をそれぞれセンスアンプ出力
端および反対の論理のノードに接続してなり、トランジ
スタ対の入力端を正論理および負論理の比較データの入
力端とし、直列に接続されたトランジスタ間を出力端と
した、またはトランジスタ対の両端を正論理および負論
理の比較データの入力端とし、直列に接続されたトラン
ジスタ間を出力端としたので、センス動作と比較動作が
同時に行われることになり、コンパレータ回路の素子数
が少なくてすむうえ、速度も早くなるという効果がある
。

【図面の簡単な説明】

第１図はこの発明のコンパレータの一実施例を示す回路
図、第２図、第３図はこの発明の応用例を示す回路図、
第４図はこの発明の他の実施例を示す回路図、第５図は
データを保持しているメモリとコンパレータの概略を示
す回路図である。 図において、１はメモリ、１ａはワード線、１ｂ、ｌｃ
はビット線、２はセンスアンプ、２ａはセンス信号、２
ｂはセンスアンプ出力端、２ｃはノード、４はＸＯＲ回
路、４ａ、４ｂはトランジスタ、４ｃは出力端、５はビ
ット列、６ａ〜６ｄはトランジスタ、７はマツチライン
、８はトランジスタ、９はインバータ、１０はコンパレ
ータ、１４はＸＮＯＲ回路である。 第１図 代理人　大　岩　増　雄　　　　（外２名）第 図 ７：マツチライシ 第 図 第 図 第 図 じ〉スアンＩ

Claims (1)

【特許請求の範囲】
1. 正論理および負論理のデータが入力されるセンスアンプ
   のセンスアンプ出力端およびこれと反対の論理のノード
   間に直列に接続されたトランジスタ対を接続してなり、
   または直列に接続されたトランジスタ対の入力端をそれ
   ぞれ前記センスアンプ出力端および反対の論理のノード
   に接続してなり、前記トランジスタ対の入力端を正論理
   および負論理の比較データの入力端とし、直列に接続さ
   れた前記トランジスタ間を出力端とした、または前記ト
   ランジスタ対の両端を正論理および負論理の比較データ
   の入力端とし、直列に接続された前記トランジスタ間を
   出力端としたことを特徴とすコンパレータ。