JPH0329199A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特に、１ビットデータ出
力機能と複数ビットデータ出力機能を満足する回路を有
し、かつ、複数ビット並列テスト回路を有する半導体メ
モリに関する。

［従来の技術コ 従来、この種の半導体メモリは記憶容量の増大に伴いテ
スト時間が指数関数的に増大するのを防ぐため、複数ビ
ット並列テストを行う。

１ビットデータ出力構成を持つ半導体メモリの８ビット
並列テストについて説明する。

並列テストを行うにはまずテストモードに入る。

テストモードに入ると８ビットへ同一データが書き込ま
れる。読み出し時にこれら８ビットがそろって「１」で
あれば「１」を出力し、そろって「０」であればｒＯＪ
を出力する。８ビットのうち１ビットでも他のビットと
不一致である時は出力はＨｉ−Ｚ（高インピーダンス）
状態になる。この方式により「０」と「１」とＨｉ−Ｚ
を識別すれば１／８の時間で全ビットテストができる。

また、他の簡単化されたテスト機能では８ビットのデー
タの一致，不一致のみを検出する方法もある。

総記憶容量が同一で複数ビットデータ出力構成の半導体
メモリを開発する際、開発工期を短縮するために１ビッ
トデータ出力機能と複数ビットデータ出力機能の双方に
必要な回路を同一ペレット上に配置しておき、ボンディ
ングやマスクの切換によって構成を変えるという方法が
取られる。

ここでは４ビットデータ出力構成を持つ半導体メモリの
並列テストを例として取り上げる。４ビットデータ出力
構成の半導体メモリの場合、２ビット並列テストを行え
ば１ビットデータ出力構成の８ビット並列テストと同じ
時間でテストができる。１ビットデータ出力（以下ｘ１
と称す）構成と４ビットデータ出力（以下、ｘ４と称す
）構成における複数ビット並列テストの一従来例を第４
図，第５図の回路ブロック図を用いて説明する。

第３表に示すように、ボンディングやマスクの切換えを
行い、第４図の端子ＢＯ第１の電源（以下、ＶＣＣと称
す）あるいは第２の電源（以下、ＧＮＤと称す）に接続
することにより、ｘ１構成あるいはｘ４構成が決定する
。端子Ｍ　ｏ　ｄ　ｅ　２がＨｉｇｈレベルならばｘ１
構成となり、Ｌｏｗレベル「０」ならばｘ４構成となる
。

第６図において、１はメモリセルアレイＳ１の中からロ
ウデコーダＳ２、カラムデコーダＳ３により選択された
メモリセルのデータをｌビットずつ読み出し、それぞれ
リードライトデータ線Ｄ１〜Ｄ８（以下、ＲＷＤ線と称
す）に出力するデータアンプである。２はアドレス信号
ＡＯＣよりＲＷＤ＆ＩＤ９〜ＤＩ２とＲＷＤ線Ｄ１〜Ｄ
８の接続切換えを行うセレクタである。３はアドレス信
号ＡＩ　ＯＲとＡＩＯＣによりＲＷＤ線Ｄ１３とＲＷＤ
線Ｄ９〜ＤＩ２の接続切換を行うセレクタである。４は
２人力の一致，不一致検出回路である。

Ｒ１〜Ｒ４はその出力線である。６はＸ４構成時のデー
タ出力回路、７はその出力端子である。８はｘ１構成時
のデータ出力回路、９はその出力端子である。ｘ４構成
時にはデータアンブ１によりＲＷＤ＆Ｉ０１〜Ｄ８に出
力された８ビットのデータのうち４ビットをセレクタ２
により選択し、ＲＷＤ線Ｄ９〜ＤＩ２に出力する。また
、８ビットのデータを２ビットごとに分けて２人力のＸ
ＮＯＲで構成される一致，不一致検出回路４に人力し、
それぞれの出力Ｒ１〜Ｒ４にデータが一致していれば「
】」を、不一致ならば「０」を出力する。

データ出力回路６により、テストモードでなければ出力
線Ｒ１〜Ｒ４のデータは無視され、テストモードであれ
ば出力線Ｒ１〜Ｒ４のデータとＲＷＤ＆！Ｄ９〜Ｄ１２
のデータによって出力端子７に２ビット並列テストの結
果が出力される。

ｘ１構成時にはＲＷＤ＆ＩＤ９　〜Ｄ１２Ｃ，：出力さ
れた４ビットのデータをさらにセレクタ３により選択し
、ＲＷＤ線Ｄ１３に出力する。また８ビットのデータを
すべて８人力のＸＮＯＲで構成される一致，不一致検出
回路５に入力し、出力線Ｒ５にデータが一致していれば
「１」を不一致ならば「０」を出力する。データ出力回
路８によりテストモードでなければ出力線Ｒ５のデータ
は無視され、テストモードであれば出力線Ｒ５のデータ
とＲＷＤｉ！Ｄ１３のデータによって出力端子９に８ビ
ット並列テストの結果が出力される。

第３表 ［発明が解決しようとする課Ｈ］ 上述した従来の半導体メモリは、１ビットデータ出力構
成時と複数ビットデータ出力構成時の複数ビット並列テ
スト回路を個々に用いているため、テスト系回路が複雑
になる上データ出力系回路に対し、配線容量等の付加が
増大するという欠点がある． また、テスト機能が複数ビットの一致，不一致のみを検
出するものであった場合、１ビットデータ出力構成に比
べて複数ビットデータ出力構成では一致，不一致．をテ
ストするビット数が少ないため検出能力が低下するとい
う欠点がある。

さらに、上述した複数ビット並列テスト回路を有する半
導体メモリはそのテストにおいてテスト用プログラムソ
フトを１ビットデータ出力構成時と複数ビットデータ出
力構成時に合わせ、２通り作成する必要があるため工数
がかかるという欠点がある。

［発明の従来技術に対する相違点］ 上述した従来の半導体メモリに対し、本発明は複数ビッ
ト並列テスト回路を駆動してテストを行う際に第１の制
御゛信号により、常に１ビットデータ出力構成でテスト
を行うための回路構成を有するという相違点を有する。

［課題を解決するための手段］ 本発明の半導体メモリは、外部切換手段によって１ビッ
トデータ出力機能と複数ビットデータ出力機能とが選択
的に切り換えられる回路と、複数ビット並列テスト回路
と、を有する半導体メモリにおいて、上記回路が複数ビ
ットデータ出力機能を満足する構成に切り換えられた場
合にも、上記複数ビット並列テスト回路に対しての出力
をｌビットデータ出力構成に切り換え可能な出力構成制
御回路を備えている。

［実施例コ 次に本発明について図面を用いて説明する。

第１図は本発明の第１の実施例の回路ブロック図である
。端子ＢＯはボンディングやマスクの切換えによってＶ
ＣＣあるいはＧＮＤに接続される人力端子、信号φＴは
テストモードに入った詩にＨｉｇｈレベル゛ｒｌＪとな
る第１の制御信号、Ｓはテストモードに入ったときに常
にｘ１構成とするデータ出力構成制御回路、端子Ｍｏｄ
ｅｌはデータ出力構成制御信号出力端子である。本実施
例の回路は第ｌ表に示されるロジックを形成するように
構成し、テストモードに入ったときは端子ＢＯの接続状
態にかかわらず、信号φＴにより出力端子Ｍｏｄｅｌは
ｒｌＪとなり、ｘ１構成となりテストモードに入らない
ときは端子ＢＯの接続状態によってｘ１構成あるいはＸ
４構成となる。

第２図は第１図の詳細な一実施例であり、第１表に示さ
れるロジックを形成するように構成された２人力ＮＯＲ
回路によるデータ出力構成制御用回路ブロック図である
。

第１表 第２表 第３図は本発明の第２の実施例を詳細゜に説明した回路
ブロック図であり、第２表は第３図の回路ブロックが形
成するロジックを表している。

テストモードに入ったときＬｏｗレベルｒＯＪとなる第
２の制御信号ｎにより、端子ＢＯの接続状態にかかわら
ず、出力端子ＭｏｄｅｌＡは「ｌ」となりｘ１構成とな
るよう構成された２人力ＮＡＮＤ回路によるデータ出力
構成制御用回路ブロック図である。

この実施例では制御回路をＮＡＮＤ回路を用いて構成し
ているため、ＮＯＲ回路を用いたときと同一速度の回路
を構成する場合において、マスクしろ面積が少なくてよ
いという利点がある。

［発明の効果］ 以上説明したように本発明は、複数ビットデータ出力構
成時の複数ビット並列テストにおいて、テストモードに
入った際に１ビットデータ出力構成に切換を行うための
回路を構成す．ることにより、複数ビットデータ出力構
成時のための複数ビット並列テスト回路を用いる必要が
ないため、テスト系回路の構成が簡単になり、データ出
力系回路に対する付加容量が減少するという効果がある
。

また１ビットデータ出力構成で複数ビットの一致，不一
致のみを検出する機能を持つテストを行うと、複数ビッ
トデータ出力構成でテストを行うのに比べて、検出能力
が高いという効果があり、さらにはテスト用プログラム
ソフトを作成する工数を削減できるという効果がある。

【図面の簡単な説明】

第１図は本発明のデータ出力構成制御回路の第１の実施
例を示す回路ブロック図、第２図は第１図の詳細な構成
例を示す回路ブロック図、第３図は本発明の第２の実施
例を示す回路ブロック図であり、第４図は従来のデータ
出力構成制御回路の一例を示す回路ブロック図、第５図
は従来の複数ビット並列テスト回路の一例を示すブロッ
ク図である。 Ｓ，ＳＡ・・・・・・・データ出力構成制御回路、ＢＯ
・・・・・・・・・第１の人力端子、φＴ，　ｐ・・・
・・・第１，第２の制御信号、ＶＣＣ・・・・・・・・
第１の電源、 ＭｏｄｅＬ　　ＭｏｄｅｌＡ， Ｍｏｄｅ２・・・・・・・・・出力構成制御信号出力端
子、 ＧＮＤ　　● Ａ４　■ Ｂ◆　◆　◆ Ｃ　●　◆　● ｌ　◆　●　● ２◆　◆　◆ ３　◆　●　● ４　● ５　● ６　● ７● ・第２の電源、 ・２人力ＮＯＲ回路、 ・インバータ回路、 ◆２人力ＮＡＮＤ回路、 ◆データアンプ、 ・アドレス信号ＡＯＣ制御セレクタ、 ・アドレス信号ＡＩＯＣ，ＡＩＯＲ 制御セレクタ、 Ｘ４構成時の一致，不一致検出回路、 ＸＩ構成時の一致，不一致検出回路、 ｘ４構成時のデータ出力回路、 ｘ４構成時のデータ出力端子、 ８　◆　●　・　・　・ ９　●　●　・　・　● Ｓ１　●　◆　●　● Ｓ２　◆　・　●　◆ Ｓ３　●　●　◆　◆ Ｄ１〜Ｄ１３ Ｒｌ−Ｒ４● ｘ１構成時のデータ出力回路、 ｘ１構成時のデータ出力端子、 ・◆・・メモリセルアレイ、 ・・・・ロウデコーダ、 ・・・・カラムデコーダ、 ・・・・リードライトデータ線、 ・・・・出力線。

Claims (1)

1. 【特許請求の範囲】 外部切換手段によって１ビットデータ出力機能と複数ビ
   ットデータ出力機能とが選択的に切り換えられるメモリ
   回路と、 このメモリ回路についての複数ビット並列テスト回路と
   、を有する半導体メモリにおいて、上記メモリ回路が複
   数ビットデータ出力機能を満足する構成に切り換えられ
   た場合にも、上記複数ビット並列テスト回路に対しての
   出力を１ビットデータ出力構成に切換可能な出力構成制
   御回路を備えたことを特徴とする半導体メモリ。