JP3187203B2

JP3187203B2 - 連想記憶回路

Info

Publication number: JP3187203B2
Application number: JP11707493A
Authority: JP
Inventors: 昭彦久保; 立機市橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-05-19
Filing date: 1993-05-19
Publication date: 2001-07-11
Anticipated expiration: 2016-07-11
Also published as: JPH06333396A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は記憶回路に関し、特に
データを入力し同一或いは複数の語が存在するか否かの
結果等を出力する連想記憶回路に関するものである。

【０００２】

【従来の技術】図１５は「ＡｄｖａｎｃｅｄＭｉｃｒ
ｏＤｅｖｉｃｅｓＣＭＯＳＭｅｍｏｒｙＰｒｏ
ｄｕｃｔｓ１９９１ＤａｔａＢｏｏｋ／Ｈａｎｄ
ｂｏｏｋ」，ｐ５−４に示された従来の連想記憶回路の
構成図である。図において、４９は連想記憶回路、５０
は比較データが格納される比較レジスタ、５２は連想記
憶回路４９の複数のエントリ、５３は外部から連想記憶
回路４９へのコマンドを格納するコマンドレジスタ、５
４は連想記憶回路４９の状態を格納しているステータス
レジスタ、５５は連想記憶回路４９に格納されているデ
ータをリードするためのＣＡＭレジスタである。

【０００３】６８は連想記憶回路４９へのアクセスが行
なわれていることを指示する外部からのチップイネーブ
ル信号を入力するチップイネーブル信号端子、６６はチ
ップイネーブル信号が有効なときに連想記憶回路４９へ
のアクセスがライト動作であることを指示するライトイ
ネーブル信号を入力するライトイネーブル信号端子、６
７はチップイネーブル信号が有効なときに、連想記憶回
路４９へのアクセスが該連想記憶回路内部のレジスタの
リード動作であることを指示するアウトプットイネーブ
ル信号を入力するアウトプットイネーブル信号端子、６
５はチップイネーブル信号が有効なときに、そのアクセ
スがコマンドであるかデータであるかを指示するデータ
／コマンドセレクト信号を入力するデータ／コマンドセ
レクト信号端子、６２は外部への出力信号端子、６４は
データバス信号端子である。

【０００４】６９はチップイネーブル信号端子６８と、
ライトイネーブル信号端子６６と、アウトプットイネー
ブル信号端子６７と、データ／コマンドセレクト信号端
子６５とに入力される信号により外部との入出力を制御
するＩ／Ｏ制御回路である。５６は連想記憶回路４９内
の全てのエントリ５２からの比較結果を元にステータス
レジスタ５４の内容を更新し、出力信号端子６２にマッ
チ信号を生成出力するＣＡＭ結果回路である。

【０００５】上記のエントリ５２は比較されるデータが
格納される被比較レジスタ５７と、被比較レジスタ５７
のデータと比較レジスタ５０のデータの比較を行なう比
較器５８と、比較器５８の比較結果を通知する比較器マ
ッチライン７２と、当該エントリの状態を示す情報であ
り被比較レジスタ５７にデータが格納されていないこと
を示すエンプティビット６１と、比較器５８の比較結果
とエンプティビット６１の情報を元に当該エントリの比
較結果を生成するエントリ結果回路５９とを有してい
る。

【０００６】７４はエントリ５２の比較結果をＣＡＭ結
果回路５６に通知するエントリマッチラインであり、７
１は連想記憶回路４９内部の各レジスタとデータバス信
号端子６４間を接続するデータバスであり、７３は比較
レジスタ５０と各エントリ５２内の被比較レジスタ５７
及び比較器５８を接続する比較バスである。

【０００７】エントリ５２は連想記憶回路４９内に複数
存在し、アドレスが＃０から昇順に付けられている。図
示例では、被比較レジスタ５７、比較レジスタ５０及び
ＣＡＭレジスタ５５のサイズは４８ビット、比較器５８
の比較データサイズは４８ビット、コマンドレジスタ５
３及びステータスレジスタ５４のサイズは１６ビット、
連想記憶回路４９内部のエントリ数は２５６個である。
これらの値は相対的又は独立的に変更することが可能で
ある。

【０００８】図１６は、例えば特開平３−１１３８９７
号公報に記憶されたＣＡＭセルの構成図である。図１６
の１つのＣＡＭセルは、図１５における被比較レジスタ
５７及び比較器５８の各１ビットの回路構成を示したも
のである。従って、被比較レジスタ５７のサイズは４８
ビットである場合には４８個のＣＡＭセルが１つのエン
トリ５２内に存在する。

【０００９】図１６において、ＣＣはＣＡＭセル、ＷＬ
はエントリ５２が選択されたことを示すワード線、ＢＬ
は被比較レジスタ５７及び比較器５８の各ビット毎に存
在する真値ビット線、＿ＢＬは真値ビット線ＢＬの補値
である補値ビット線、ＲＬはメモリセルＭＣ内のデータ
を比較回路ＣＯＭに伝えるための真値被比較データ線、
＿ＲＬは真値被比較データ線ＲＬの補値である補値被比
較データ線である。

【００１０】ＴＷ１とＴＷ２はトランスファトランジス
タ、Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４はトランジスタ、
Ｔｐはプリチャージトランジスタ、ΦはＴｐを制御する
制御信号、ＭＣは被比較データの１ビットを格納するメ
モリセル、ＭＬはＣＡＭセルＣＣの比較結果を示すマッ
チライン、Ｄはマッチラインの信号をドライブするドラ
イバ、ＣＯＭはメモリセルＭＣ内の被比較データとビッ
ト線ＢＬ，＿ＢＬの比較データの一致／不一致を判定す
る比較回路、ＳＣはメモリセルＭＣ及びトランジスタフ
ァトランジスタＴＷ１，ＴＷ２から構成される記憶セル
である。

【００１１】上記マッチラインＭＬに出力されるドライ
バＤの出力が、図１５の比較器マッチライン７２に相当
する。図中のトランジスタはＮチャネル型トランジスタ
である。

【００１２】図１７は前記刊行物ｐ５−８に示されたエ
ントリ結果回路５９の構成図である。図１７において、
７５は組合わせ回路、８４はエンプティビット６１の出
力線である。

【００１３】エンプティビット６１の値が“１”のと
き、エントリ５２内の被比較レジスタ５７にデータが格
納されておらず空き状態であり、その出力線８４からの
出力は、“Ｈｉｇｈ”（以下、“Ｈ”と略す）となる。
エンプティビット６１の値が“０”のとき、被比較レジ
スタ５７にデータが格納されている状態であり、その出
力線８４からの出力は“Ｌｏｗ”（以下、“Ｌ”と略
す）となる。

【００１４】組合わせ回路７５はエンプティビット６１
の出力線８４からの出力が“Ｌ”かつ比較器マッチライ
ン７２の値が“Ｈ”のときのみ、エントリマッチライン
７４の値が“Ｈ”となる回路である。エンプティビット
６１の値は被比較レジスタ５７にデータを格納するとき
に“０”に設定される。また、コマンドレジスタ５３の
設定によって“０”又は“１”に設定される。

【００１５】図１８は、図１５のＣＡＭ結果回路５６の
構成図である。図において、７８はドライバ、８１はプ
リチャージトランジスタ８２のゲートを制御する制御信
号、７９はマッチライン、７７は２５６本の入力信号を
８本の信号にエンコードし出力するプライオリティエン
コーダライン、７６はエントリ５２に対応して存在する
マッチ回路であり、トランジスタ８０で構成されてい
る。図中のトランジスタはチャネル型トランジスタであ
る。

【００１６】プライオリティエンコーダライン７７は２
５６本の入力信号に優先度を設けており、エントリ５２
のアドレスが小さい方が優先度が高い。従って複数のエ
ントリマッチライン７４が“Ｈ”になる場合には、優先
度が高いエントリ５２のアドレスをステータスレジスタ
５４に書き込む。

【００１７】次に動作について説明する。

【００１８】まず、ＣＡＭセルＣＣ内のメモリセルＭＣ
にデータを書き込む場合の動作を説明する。真値ビット
線ＢＬに“Ｈ”の電位を与え、補値ビット線＿ＢＬに
“Ｌ”の電位を与え、ワード線ＷＬに“Ｈ”の電位を与
えた後、ワード線ＷＬの電位を“Ｌ”にする。それによ
り、点ａは“Ｈ”の電位に保持され、点ｂは“Ｌ”の電
位に保持される。この状態をメモリセルＭＣに“１”の
データが書き込まれた状態と称する。この状態ではトラ
ンジスタＴｒ１はオフし、トランジスタＴｒ２はオンし
ている。

【００１９】一方、真値ビット線ＢＬに“Ｌ”の電位を
与え、補値ビット線＿ＢＬに“Ｈ”の電位を与え、ワー
ド線ＷＬに“Ｈ”の電位を与えた後、ワード線ＷＬの電
位を“Ｌ”にする。それにより、点ａは“Ｌ”の電位に
保持され、点ｂは“Ｈ”の電位に保持される。この状態
をメモリセルＭＣに“Ｏ”のデータが書き込まれた状態
と称する。この状態ではトランジスタＴｒ１はオンし、
トランジスタＴｒ２はオフしている。

【００２０】次に各ＣＡＭセルＣＣに記憶されるデータ
を比較する場合の動作を説明する。なお、以下の説明で
は、比較されるＣＡＭセルＣＣのメモリセルＭＣに
“１”のデータが記憶保持されているものとする。ま
ず、図１６に示すプリチャージトランジスタＴｐのゲー
トに所定時間だけ“Ｈ”の制御信号Φが与えられると、
このプリチャージトランジスタＴｐがオンとなり、マッ
チラインＭＬがプリチャージされる。次に、ビット線Ｂ
Ｌ、＿ＢＬに比較したいデータが入力される。

【００２１】今、この比較データとして“０”が与えら
れたとする。すなわち、真値ビット線ＢＬに“Ｌ”の電
位が与えられ、補値ビット線＿ＢＬに“Ｈ”の電位が与
えられたとすると、トランジスタＴｒ３はオフし、トラ
ンジスタＴｒ４はオンする。従って、トランジスタＴｒ
２、Ｔｒ４を介してマッチラインＭＬのプリチャージ電
荷が基準電位源としての接地ラインに引き抜かれる。

【００２２】一方、比較データとして“１”が与えられ
たとする。すなわち、真値ビット線ＢＬに“Ｈ”の電位
が与えられ、補値ビット線＿ＢＬに“Ｌ”の電位が与え
られたとすると、トランジスタＴｒ３はオンし、トラン
ジスタＴｒ４はオフする。そのため、他のＣＡＭセルＣ
ＣのメモリセルＭＣの被比較データも比較データと一致
したとすると、マッチラインＭＬの電位は保持される。

【００２３】上記のように、メモリセルＭＣの被比較デ
ータとビット線ＢＬ、＿ＢＬを介して与えられる比較デ
ータが一致しない場合には、マッチラインＭＬの電位は
接地電位となり、逆に、それらが一致した場合にはマッ
チラインＭＬの電位がプリチャージ電位に保たれる。そ
して、マッチラインＭＬの電位がドライバＤに入力さ
れ、比較器マッチライン７２に比較結果として出力され
る。この動作は、比較されるべきＣＡＭセルＣＣにおけ
るメモリセルＭＣに“０”のデータが記憶されている場
合も同様である。

【００２４】次に図１７で示されるエントリ結果回路５
９の動作について説明する。エントリ結果回路５９で
は、比較器マッチライン７２及びエンプティビット６１
の２つの値を判定し、エントリマッチライン７４への出
力を生成する。上記したように被比較データと比較デー
タが一致した場合には比較器マッチライン７２は“Ｈ”
となり、不一致の場合には“Ｌ”となる。エンプティビ
ット６１が“１”に設定されている場合にはエントリ５
２が空き状態であることを示し“Ｈ”が出力され、
“Ｏ”に設定されている場合にはエントリ５２内の被比
較レジスタ５７に被比較データが設定されている状態を
示し“Ｌ”が出力される。組合わせ回路７５は、その入
力条件が比較器マッチライン７２が“Ｈ”かつエンプテ
ィビット６１の出力８４が“Ｌ”のときのみ、エントリ
マッチライン７４へ“Ｈ”を出力する。それ以外の条件
では“Ｌ”を出力する。

【００２５】次に図１８で示されるＣＡＭ結果回路５６
の動作について説明する。プリチャージトランジスタ８
２のゲートに所定時間だけ“Ｈ”の制御信号８１が与え
られる。これにより、このプリチャージトランジスタ８
２がオンとなり、マッチラインＭＬがプリチャージされ
る。マッチ回路７６には各エントリ５２での比較結果が
エントリマッチライン７４を通じて入力され、その値が
トランジスタ８０のオン、オフを制御する。

【００２６】エントリマッチライン７４が“Ｈ”となっ
た場合にはトランジスタ８０はオンとなり、マッチライ
ン７９のプリチャージ電荷が基準電位源としての接地ラ
インに引き抜かれる。エントリマッチライン７４が
“Ｌ”となった場合にはトランジスタ８０はオフとな
り、他のマッチ回路７６でもエントリマッチライン７４
が“Ｌ”であるとすると、マッチライン７９の電位は保
持される。マッチライン７９の電位はドライバ７８に入
力され、マッチ信号６２に比較結果として出力される。
エントリ５２での比較結果が一致の場合にはマッチ信号
６２の電位は“Ｌ”となり、不一致の場合には“Ｈ”と
なる。

【００２７】エントリマッチライン７４の出力はプライ
オリティエンコーダ５６にも入力される。それぞれのエ
ントリマッチライン７４には０から２５５の優先度が付
けられており、０が最も優先度が高い。従ってアドレス
の小さいエントリ５２に対応したエントリマッチライン
７４ほど優先度が高くなっている。プライオリティエン
コーダ５６では電位が“Ｈ”のエントリマッチライン７
４の内最も優先度が高いものを選択し、それに対応した
エントリ５２のアドレスを８ビットのデータにコード化
して出力する。その８ビットのデータはステータスレジ
スタ５４で記憶され、外部から読み取ることが可能であ
る。

【００２８】なお、この発明に関連する先行技術として
例えば特開昭６３−３１０９１号公報、特開昭６３−２
４４４９６号公報、特開平３−１１３８９７号公報、特
開平４−２１９９７号公報、特開平４−２７１０９４号
公報などに開示されたものがある。

【００２９】

【発明が解決しようとする課題】従来の連想記憶回路は
以上のように構成されているので、それぞれの被比較デ
ータについて、被比較レジスタにデータ書き込み後一定
時間経過すると消去するような使い方をしたい場合があ
っても、従来の連想記憶回路には時間要素がないため外
部でエントリごとにタイマを備える必要があった。

【００３０】この発明は上記のような問題点を解消する
ことを課題になされたもので、本発明はエントリ内の被
比較レジスタにデータ書き込み後一定時間経過すると、
そのエントリを空き状態とすることが可能な連想記憶回
路を得ることを目的とする。

【００３１】

【課題を解決するための手段】請求項１の発明に係る連
想記憶回路は、カウンタの初期値を格納する初期値レジ
スタ、外部からのクロック信号を入力する端子、各エン
トリ毎に時間を計測するタイマ機能を有するカウントダ
ウンカウンタ及びカウントダウンカウンタ内の値が
“０”のときエンプティビットを“１”にする回路を備
えたものである。

【００３２】

【作用】請求項１の発明における連想記憶回路は、カウ
ントダウンカウンタ及び外部からのクロック信号により
連想記憶回路の各エントリ毎に時間を計測するタイマ機
能を持つことができ、タイムアウトしたときにエンプテ
ィビットを“１”にすることにより、エントリを空き状
態にすることが可能である。

【００３３】

【実施例】実施例１「大きさ比較」以下、この発明の実施例を図について説明する。図１は
この発明の一実施例を示す連想記憶回路１の構成図であ
り、図１において、５は連想記憶回路１に設けた複数の
エントリ、６はそれぞれのエントリ５に設けたデータの
大きさを比較する比較器であり、他の構成は前記図１５
に示す従来の連想記憶回路と同様であるから、同一部分
には同一符号を付して重複説明を省略する。

【００３４】図２は図１に示した比較器６の構成図であ
る。図２において、ＣＯＮ１１〜ＣＯＮ３３はメモリセ
ルＭＣ内の被比較データとビット線ＢＬ，＿ＢＬの比較
データの一致／不一致を判定する比較回路、ＲＬはメモ
リセルＭＣ内のデータを比較回路ＣＯＮに伝えるための
真値被比較データ線、＿ＲＬは真値被比較データ線ＲＬ
の補値である補値被比較データ線、ＭＬ１〜ＭＬ３はマ
ッチライン、ＳＣ１〜ＳＣ３は記憶セル、ＢＬ１〜ＢＬ
３は真値ビット線、＿ＢＬ１〜＿ＢＬ３は補値ビット線
である。

【００３５】図３は連想記憶回路１において、被比較レ
ジスタ５７内の被比較データが比較レジスタ５０内の比
較データに比べて値が小さいことを検出する比較器６の
構成図である。図３において、Ｔｒｋはトランジスタ、
ＭＬはマッチライン、Ｃａは組み合わせ回路、ＬＭＬは
組み合わせ回路Ｃａの出力であるリトルライン、ＲＭＬ
は不一致ライン、ＤＩは信号反転の機能を持つインバー
タである。

【００３６】図４は連想記憶回路１において、被比較レ
ジスタ５７内の被比較データが比較レジスタ５０内の比
較データ以下であることを検出する比較器の構成図であ
り、前記図３と同一部分には同一符号を付して重複説明
を省略する。

【００３７】図５は図３及び図４で使われている組み合
わせ回路Ｃａの入出力信号の関係を表している。入力の
マッチラインＭＬが“Ｈ”かつ真値ビット線ＢＬが
“Ｈ”かつ真値被比較データ線ＲＬが“Ｌ”のときのみ
リトルラインＬＭＬが“Ｈ”となり、それ以外の入力条
件ではリトルラインＬＭＬが“Ｌ”となる。図中“×”
は“Ｌ”又は“Ｈ”であることを示す。

【００３８】図６は連想記憶回路１において、被比較レ
ジスタ５７内の被比較データが比較レジスタ５０内の比
較データに比べて値が大きいことを検出する比較器６の
構成図である。図６において、Ｃｂは組み合わせ回路、
ＢＭＬは組み合わせ回路Ｃｂの出力であるビッグライン
である。

【００３９】図７は連想記憶回路１において、被比較レ
ジスタ５７内の被比較データが比較レジスタ５０内の比
較データ以上であることを検出する比較器の構成図であ
り、前記図６と同一部分には同一符号を付して重複説明
を省略する。

【００４０】図８は図６及び図７で使われている組み合
わせ回路Ｃｂの入出力信号の関係を表している。入力の
マッチラインＭＬが“Ｈ”かつ真値ビット線ＢＬが
“Ｌ”かつ真値被比較データ線ＲＬが“Ｈ”のときのみ
ビッグラインＢＭＬが“Ｈ”となり、それ以外の入力条
件ではビッグラインＢＭＬが“Ｌ”となる。

【００４１】次に動作について説明する。図１に示すデ
ータの大きさ比較の実施例１の動作を図２、図３、図
４、図６及び図７を用いて、小さいことの比較、以下で
あることの比較、大きいことの比較、以上であることの
比較とに分けて説明する。

【００４２】比較の対象となるデータは比較レジスタ５
０又は被比較レジスタ５７に格納されている。それらの
レジスタ５０，５７の中ではデータはビット列で表現さ
れている。データは正の整数であり、ビット列の中でデ
ータの大きさを決める上で最も意味のあるビットをＭＳ
Ｂ、最も意味のないビットをＬＳＢとする。ビット列の
中でよりＭＳＢに近いビットを上位ビット、よりＬＳＢ
に近いビットを下位ビットとする。

【００４３】図２では記憶セルＳＣ３に被比較データの
ＭＳＢの値が格納されており、記憶セルＳＣ１にＬＳＢ
の値が格納されているものとする。従来の技術で示した
通りマッチラインＭＬ１には、比較データと被比較デー
タの全てのビットの比較結果が信号として出力される。
比較回路ＣＯＮ１３，ＣＯＮ１２及びＣＯＮ１１におい
て比較が行われ、マッチラインＭＬ１に各ビットでの比
較結果が出力される。マッチラインＭＬ１のレベルが
“Ｈ”のときは比較データと被比較データが一致してい
ることを示し、“Ｌ”のときには不一致であることを示
す。

【００４４】同様にマッチラインＭＬ２には、比較回路
ＣＯＮ２３及びＣＯＮ２２によって最下位ビットを除く
上位２ビットの比較結果が出力される。同様にマッチラ
インＭＬ３には、比較回路ＣＯＮ３３によって下位２ビ
ットを除く最上位ビットの比較結果が出力される。図２
では３ビットの構成を示したがビット数が変化した場合
も同様な動作が行われる。

【００４５】図３は被比較レジスタ５７内の被比較デー
タが比較レジスタ５０内の比較データに比べて小さいこ
とを検出する比較器６の構成図である。図中、最も右側
にある記憶セルＳＣ内に被比較データのＬＳＢの値が保
持されており、左側の記憶セルＳＣ程上位ビットであ
る。組み合わせ回路Ｃａは記憶セルＳＣに対応して存在
し、１ビット毎に１個存在する。各組み合わせ回路Ｃａ
への入力であるマッチラインＭＬには、図２で説明した
通り該組み合わせ回路Ｃａより上位ビットでの比較結果
が出力されている。

【００４６】図５で表されているように組み合わせ回路
Ｃａでは、入力のマッチラインＭＬが“Ｈ”かつ真値ビ
ット線ＢＬが“Ｈ”かつ真値被比較データ線ＲＬが
“Ｌ”のときのみリトルラインＬＭＬが“Ｈ”となる。
言い替えれば比較データと被比較データにおいて上位ビ
ットが全て一致し、かつ該組み合わせ回路Ｃａに対応し
たビットだけを比較したときに比較データが大きい場合
にのみリトルラインＬＭＬが“Ｈ”となる。それ以外の
条件ではリトルラインＬＭＬは“Ｌ”となる。

【００４７】図３に示すプリチャージトランジスタＴｐ
のゲートに所定の時間だけ“Ｈ”の制御信号Φが与えら
れると、このプリチャージトランジスタＴｐがオンとな
り、不一致ラインＲＭＬがプリチャージされる。トラン
ジスタＴｒｋのゲートとなるリトルラインＬＭＬが
“Ｈ”になると、トランジスタＴｒｋはオンする。その
ときトランジスタＴｒｋを介して不一致線ＲＭＬのプリ
チャージ電荷が基準電位源としての接地ラインに引き抜
かれ“Ｌ”レベルとなる。

【００４８】一方、全てのリトルラインＬＭＬが“Ｌ”
のときには対応した全てのトランジスタＴｒｋはオフす
る。このため不一致線ＲＭＬの電位は“Ｈ”に保持され
る。不一致線ＲＭＬの信号はインバータＤＩによって反
転し比較器マッチライン７２に出力される。以上の条件
により、被比較レジスタ５７内の被比較データが比較レ
ジスタ５０内の比較データに比べて値が小さい場合、比
較器マッチライン７２に“Ｈ”が出力され、それ以外の
ときに“Ｌ”が出力される。

【００４９】図４は被比較レジスタ５７内の被比較デー
タが比較レジスタ５０内の比較データ以下であることを
検出する比較器６の構成図であり、図３の構成に図１６
にある全てのビットでの一致を検出する回路を付加した
ものである。この回路での比較結果はマッチラインＭＬ
に出力され、比較データと被比較データが一致したとき
マッチラインＭＬが“Ｈ”になり、不一致のとき“Ｌ”
となる。このマッチラインＭＬはトランジスタＴｒｋの
ゲートと接続しており、マッチラインＭＬが“Ｈ”にな
るとトランジスタＴｒｋはオンする。そのときトランジ
スタＴｒｋを介して不一致線ＲＭＬのプリチャージ電荷
が基準電位源としての接地ラインに引き抜かれ“Ｌ”レ
ベルとなる。以上の条件により、被比較レジスタ５７内
の被比較データが比較レジスタ５０内の比較データ以下
の場合に比較器マッチライン７２に“Ｈ”が出力され、
それ以外のときに“Ｌ”が出力される。

【００５０】図６は被比較レジスタ５７内の被比較デー
タが比較レジスタ５０内の比較データに比べて値が大き
いことを検出する比較器６の構成図である。組み合わせ
回路Ｃｂは記憶セルＳＣに対応して存在し、１ビット毎
に１個存在する。各組み合わせ回路Ｃｂへの入力である
マッチラインＭＬには、図２で説明した通り、上記組み
合わせ回路Ｃｂより上位ビットでの比較結果が出力され
ている。

【００５１】図８で表されているように組み合わせ回路
Ｃｂでは、入力のマッチラインＭＬが“Ｈ”かつ真値ビ
ット線ＢＬが“Ｌ”かつ真値被比較データ線ＲＬが
“Ｈ”のときのみビッグラインＢＭＬが“Ｈ”となる。
言い替えば比較データと被比較データにおいて上位ビッ
トが全て一致し、かつ上記組み合わせ回路Ｃｂに対応し
たビットだけを比較したときに被比較データが大きい場
合にのみ、ビッグラインＢＭＬが“Ｈ”となる。それ以
外の条件ではビッグラインＢＭＬは“Ｌ”となる。

【００５２】図６に示すプリチャージトランジスタＴｐ
のゲートに所定の時間だけ“Ｈ”の制御信号Φが与えら
れる。これにより、このプリチャージトランジスタＴｐ
がオンとなり、不一致ラインＲＭＬがプリチャージされ
る。トランジスタＴｒｋのゲートとなるビッグラインＢ
ＭＬが“Ｈ”になると、トランジスタＴｒｋはオンす
る。そのときトランジスタＴｒｋを介して不一致線ＲＭ
Ｌのプリチャージ電荷が基準電位源としての接地ライン
に引き抜かれ“Ｌ”レベルとなる。

【００５３】一方、全てのビッグラインＢＭＬが“Ｌ”
のときには対応した全てのトランジスタＴｒｋはオフす
る。このため不一致線ＲＭＬの電位は“Ｈ”に保持され
る。不一致線ＲＭＬの信号はインバータＤＩによって反
転し比較器マッチライン７２に出力される。以上の条件
により、被比較レジスタ５７内の被比較データが比較レ
ジスタ５０内の比較データに比べて値が大きい場合に比
較器マッチライン７２に“Ｈ”が出力され、それ以外の
ときに“Ｌ”が出力される。

【００５４】図７は被比較レジスタ５７内の被比較デー
タが比較レジスタ５０内の比較データ以上であることを
検出する比較器６の構成図であり、図６の構成に図１６
にある全てのビットでの一致を検出する回路を付加した
ものである。この回路での比較結果はマッチラインＭＬ
に出力され、比較データと被比較データが一致したとき
マッチラインＭＬが“Ｈ”になり、不一致のとき“Ｌ”
となる。

【００５５】このマッチラインＭＬはトランジスタＴｒ
ｋのゲートと接続しており、マッチラインＭＬが“Ｈ”
になるとトランジスタＴｒｋはオンする。そのときトラ
ンジスタＴｒｋを介して不一致線ＲＭＬのプリチャージ
電荷が基準電位源としての接地ラインに引き抜かれ
“Ｌ”レベルとなる。以上の条件により、被比較レジス
タ５７内の被比較データが比較レジスタ５０内の比較デ
ータ以上の場合に比較器マッチライン７２に“Ｈ”が出
力され、それ以外のときに“Ｌ”が出力される。

【００５６】以上のように、図１の比較器６は比較デー
タと被比較データとの大きさの比較を行い、その結果を
比較器マッチライン７２に出力する。上記以外の動作は
図１５で示される従来の連想記憶回路４９の動作と同様
である。

【００５７】実施例２「タイマ」図９はこの発明の実施例２を示す連想記憶回路２の構成
図である。図９において、７は連想記憶回路２に設けた
複数のエントリ、８はそれぞれのエントリ７に設けたエ
ンプティビット、１０はタイマの間隔を値として保持す
る初期値レジスタ、４７は外部からのクロック信号を入
力する入力手段としてのクロック信号端子、２３は外部
からクロック信号端子４７を介してクロック入力するド
ライバ、１１はドライバ２３の出力であるクロック信号
ライン、９は比較器５８の結果をＣＡＭ結果回路５６に
伝える機能の他に、初期値レジスタ１０、比較器マッチ
ライン７２、クロック信号ライン１１からの入力を元に
エンプティビット８からの値を制御するエントリ結果回
路である。

【００５８】図１０は連想記憶回路２のタイマ機能を実
現するための回路の構成図である。図１０において、１
２はクロック信号の遷移により計数するタイマ機能を有
するカウントダウンカウンタ、＿ＴＣはカウントダウン
カウンタ１２のカウンタ値が“０”になったことを出力
するカウントアップ出力、ＣＥＰはカウントダウンカウ
ンタ１２に初期値を入力するタイミングである入力イネ
ーブル、ＣＰはクロックを入力するクロック信号ライン
１１からのクロック入力、Ｐは初期値レジスタ１０から
初期値データを入力するパラレル入力、ＣＱはカウンタ
値、１３は従来のエンプティビット６１を実現している
フリップフロップにプリセット機能を追加したフリップ
フロップ、＿ＳＤはフリップフロップ１３のプリセット
入力、Ｑはフリップフロップ１３の出力、２５はカウン
トダウンカウンタ１２に初期値レジスタ１０の値をカウ
ンタ値として設定するときに所定の時間だけ“Ｈ”とな
る設定する手段としての制御信号ラインである。

【００５９】図１１は図１０のカウントダウンカウンタ
１２の入出力信号の関係を表している。入力イネーブル
ＣＥＰの入力信号が“Ｈ”でかつクロック入力ＣＰの入
力信号が“Ｌ”から“Ｈ”に立ち上がったとき、パラレ
ル入力Ｐへの入力信号がカウンタ内に保持される。入力
イネーブルＣＥＰの入力信号が“Ｌ”でかつクロック入
力ＣＰの信号が“Ｌ”から“Ｈ”に立ち上がったとき、
カウンタ値が“１”だけ減され、減された値が“０”の
場合にはカウントアップ出力＿ＴＣが“Ｌ”レベルとな
る。

【００６０】次に図９の実施例２の動作を図１０および
図１１について説明する。図１０の初期値レジスタ１０
には外部からタイマの初期値が設定される。その初期値
をカウントダウンカウンタ１２のカウンタ値ＣＱとして
設定する場合、カウントダウンカウンタ１２の入力イネ
ーブルＣＥＰに接続している制御信号ライン２５を
“Ｈ”に保持する。

【００６１】この制御信号ライン２５の制御信号による
制御は、連想記憶回路２の内容を外部から制御するコマ
ントレジスタ５３の設定によって行われる。またカウン
トダウンカウンタ１２のクロック入力ＣＰに接続してい
るクロック信号ライン１１を“Ｌ”から“Ｈ”に立ち上
がる。

【００６２】図１１に示すように入力イネーブルＣＥＰ
を“Ｈ”にした状態でクロック入力ＣＰを“Ｌ”から
“Ｈ”に立ち上がることによって初期値レジスタ１０の
内容がパラレル入力Ｐを介してカウントダウンカウンタ
１２に格納される。その後制御信号ライン２５は“Ｌ”
に戻される。入力イネーブルＣＥＰと接続している制御
信号ライン２５が“Ｌ”の状態で、クロック入力ＣＰと
接続しているクロック信号ライン１１が“Ｌ”から
“Ｈ”に立ち上がったとき、カウンタ値ＣＱが“１”だ
け減され、減された値が“０”の場合にはカウントアッ
プ出力＿ＴＣの出力が“Ｌ”レベルとなる。カウントア
ップ出力＿ＴＣはフリップフロップ１３のプリセット入
力＿ＳＤと接続している。プリセット入力＿ＳＤが
“Ｌ”レベルになるとフリップフロップ１３の出力Ｑは
強制的に“Ｈ”レベルとなり、エンプティビット８の値
は空き状態を示す“１”となる。

【００６３】以上のように図９のエントリ結果回路９
は、初期値レジスタ１０を介して外部から与えられるカ
ウンタの初期値及びクロック信号を入力としてタイマ機
能を実現し、タイムアウトによってエンプティビット８
の値を制御する。上記以外の動作は図１５で示される従
来の連続記憶回路４９の動作と同様である。

【００６４】実施例３「比較データ可変長」図１２はこの発明の実施例３を示す連想記憶回路３の構
成図である。図１２において、１６は連想記憶回路３に
設けた複数のエントリ、１４はそれぞれのエントリ１６
に設けたエントリ結果回路、１７はエントリマッチライ
ン７４が分岐しアドレスの１つ大きいエントリ１６にエ
ントリ結果回路１４の情報を伝えるエントリマッチライ
ン、１５は外部からのシーケンス信号を入力する入力手
段としてのシーケンス信号端子、２２はシーケンス信号
を反転するインバータ、１８はインバータ２２の出力で
あるシーケンス反転信号ラインである。

【００６５】図１３は複数のエントリ１６に格納された
被比較データとの比較結果を判定するエントリ結果回路
１４の構成図である。図１３において、２４はワード線
ＷＬの信号を反転させるインバータ、２１はそのインバ
ータ出力ライン、２３はエントリマッチライン１７から
の比較結果を記憶するフリップフロップ、１９はシーケ
ンス反転信号ライン１８、比較器マッチライン７２及び
フリップフロップ２３の出力ライン２０からの信号の比
較結果をエントリマッチライン７４に出力する組み合わ
せ回路である。

【００６６】図１４は図１３の組み合わせ回路１９の入
出力信号の関係を表している。エンプティビットの出力
ライン８４が“Ｈ”場合には、エントリマッチライン７
４に“Ｌ”が出力される。エンプティビットの出力ライ
ン８４が“Ｌ”でかつシーケンス反転信号ライン１８が
“Ｌ”の場合には、比較器マッチライン７２の信号がエ
ントリマッチライン７４に出力される。エンプティビッ
トの出力ライン８４が“Ｌ”でかつシーケンス反転信号
ライン１８が“Ｈ”の場合には、比較器マッチライン２
７とフリップフロップ出力ライン２０が共に“Ｈ”のと
きのみエントリマッチライン７４に“Ｈ”が出力され、
それ以外では“Ｌ”が出力される。

【００６７】以下、図１２の実施例２について比較デー
タ可変長の動作を説明する。まず、外部からの動作につ
いて説明する。１つの被比較レジスタ５７のビット長以
上の被比較データを連想記憶回路３に記憶させる場合に
は、アドレスが昇順に連続する複数のエントリ１６に格
納する。格納の手順は図１５で示される従来例と同様で
ある。

【００６８】本実施例では被比較データの全てのビット
について比較データと比較するために、複数回に分けて
比較動作を行う必要がある。最初の比較の動作は図１５
で示される従来例と同様であるが２回目以降の比較動作
ではシーケンス信号端子１５を使用する動作が付加され
る。チップイネーブル信号が有効であり、かつシーケン
ス信号端子１５に入力されるシーケンス信号が“Ｌ”の
とき、連想記憶回路３へのアクセスが複数のエントリ１
６に格納されている被比較データに対しての２回目以降
の比較動作であることを示す。それ以外の比較動作のと
きにはシーケンス信号は“Ｈ”である。

【００６９】次に連想記憶回路３の内部での動作を図１
３について説明する。比較動作が行われるときワード線
ＷＬは“Ｈ”に保持され、比較動作が終了するときに
“Ｌ”となる。インバータ２４によってこのワード線Ｗ
Ｌの信号を反転する。その反転信号をインバータ出力ラ
イン２１を介してフリップフロップ２３のクロック入力
ＣＰとして使用する。

【００７０】従って、ワード線ＷＬが“Ｈ”から“Ｌ”
になるタイミングでフリップフロップ２３はデータを記
憶する。比較動作が行われるときエントリマッチライン
７４には比較結果が出力される。一致している場合には
“Ｈ”、不一致の場合には“Ｌ”が出力される。フリッ
プフロップ２３はエントリマッチライン１７に出力され
る前記比較結果をワード線ＷＬが“Ｈ”から“Ｌ”にな
るタイミングでラッチする。以上のような動作により、
図１３のエントリ結果回路１４にあるフリップフロップ
２３は、最も最近に行われた比較動作でのアドレスが１
つ小さいエントリの比較結果を記憶する。シーケンス信
号端子１５に入力されるシーケンス信号はインバータ２
２によって反転しシーケンス反転信号ライン１８に出力
される。

【００７１】以上のような動作により、図１３の組み合
わせ回路１９では、最も最近に行われた比較動作におい
て、アドレスが１つ小さいエントリ１６での比較結果が
一致であり、かつ現在の比較器５８の比較結果が一致で
あり、かつシーケンス信号端子１５が“Ｌ”であり、現
在の比較動作が連続するエントリの比較であるとき、エ
ントリマッチライン７４に“Ｈ”を出力する。また、シ
ーケンス信号端子１５が“Ｈ”である場合には図１５で
示される従来の連想記憶回路４９の動作と同様である。

【００７２】

【発明の効果】以上説明したように、請求項１の発明に
よれば、エントリ毎にカウントダウンカウンタを実装
し、外部からのクロック信号によってそのカウンタを動
作させるようにしているので、各エントリ毎にタイムア
ウトタイマを設定することができる。そのため、各エン
トリ毎に独立に被比較データのいわゆるライフタイムを
設定でき、ライフタイムがタイムアウトしたときにはエ
ンプティビットを“１”に設定することによって、エン
トリを空き状態にすることが可能という効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示す連想記憶回路の構成
図である。

【図２】図１の連想記憶回路における比較器の構成図で
ある。

【図３】被比較データが比較データより小さいことを検
出する比較器の構成図である。

【図４】被比較データが比較データ以下であることを検
出する比較器の構成図である。

【図５】図３、図４の比較器における組み合わせ回路の
入出力の関係を表した図である。

【図６】被比較データが比較データより大きいことを検
出する比較器の構成図である。

【図７】被比較データが比較データ以上であることを検
出する比較器の構成図である。

【図８】図６、図７の比較器における組み合わせ回路の
入出力の関係を表した図である。

【図９】この発明の実施例２を示す連想記憶回路の構成
図である。

【図１０】図９の実施例２の主要回路を示す構成図であ
る。

【図１１】図１０のカウントダウンカウンタの入出力の
関係を表した図である。

【図１２】この発明の実施例３を示す連想記憶回路構成
図である。

【図１３】図１２の実施例３の主要回路を示す構成図で
ある。

【図１４】図１３の回路における組み合わせ回路の入出
力の関係を表した図である。

【図１５】従来の連想記憶回路の構成図である。

【図１６】従来の連想記憶回路の被比較レジスタと比較
器の動作を説明した図である。

【図１７】従来の連想記憶回路のエンプティビットとエ
ントリ結果回路の構成図である。

【図１８】従来の連想記憶回路のＣＡＭ結果回路の構成
図である。

【符号の説明】

１連想記憶回路、２連想記憶回路、３連想記憶回
路、５エントリ、６比較器、７エントリ、８エン
プティビット、９エントリ結果回路、１０初期値レジ
スタ、１２カウントダウンカウンタ、１４エントリ
結果回路、１５シーケンス信号端子、１６エント
リ、２３フリップフロップ、４７クロック信号端子、
５０比較レジスタ、５７被比較レジスタ、５８比
較器、５９エントリ結果回路、６１エンプティビッ
ト。

フロントページの続き (56)参考文献特開平２−64994（ＪＰ，Ａ) 特開昭57−167198（ＪＰ，Ａ) 特開昭63−144495（ＪＰ，Ａ) 特開平１−175029（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06

Claims

(57)【特許請求の範囲】

【請求項１】比較するデータを保持する比較レジスタ
と、比較されるデータを保持する被比較レジスタと、こ
の被比較レジスタにデータが格納されていないことを示
すエンプティビットを含む複数のエントリと、初期値を
格納する初期値レジスタ及び外部からクロック信号を入
力する入力手段を有し、前記各エントリ内に、前記クロ
ック信号の遷移により計数するタイマ機能を有するカウ
ントダウンカウンタと、前記初期値レジスタに設定され
ている値を前記カウントダウンカウンタ内のカウンタ値
として設定する手段と、前記カウントダウンカウント内
のカウンタ値が「０」のとき該エンプティビットを
「１」にセットする手段とを備えたことを特徴とする連
想記憶回路。