JP2624249B2 - 模倣防止機能付プロセッサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はプログラム、データ等のデジタル情報を容易
に模倣することができない模倣防止機能付プロセッサに
関する。

（従来の技術） プロセッサに所望の処理をおこなわせるためには当然
のことながらプログラムのようなソフトウェアが必要で
ある。近年このソフトウェアの開発には莫大な費用、労
力、時間が必要であり、コスト的に製品全体に対してか
なりの比重をしめるようになっている。しかるにソフト
ウェアのコピーは極めて容易であり、不正にソフトウェ
アをコピーする者があとをたたない。苦労してソフトウ
ェアを開発して新製品を売り出すと、１〜２ヶ月後には
そっくり同じ機能の模倣品が出現するというのが現状で
ある。したがって開発メーカは模倣を防止するために様
々な工夫をしている。

第20図に従来の模倣防止機能付プロセッサの具体例を
示す。これは、CPU1を動かすプログラムをすべて外部RO
M4に格納せず、プログラムの一部、例えばオペレーティ
ングシステム（OS）を電池３によりバックアップされた
内部RAM2に格納する。模倣しようとする者は、外部ROM4
を入手してコピーしても内部RAM2の内容がわからない限
り動かすことができない。しかしながら、内部RAM2、外
部ROM4は周知のコードによりプログラムが格納されてい
るため、多少の時間はかかるもののRAM2およびROM4を解
読することができ、完全に模倣を防止することができな
いという問題があった。

第21図に従来の模倣防止機能付プロセッサの他の具体
例を示す。これは外部ROM4からのプログラムデータをPL
A（Programmable Logic Array）５により変換してCPU1
に入力するようにしている。したがって外部ROM4には変
換前のバラバラのデータが入っていて、外部ROM4の内容
だけがわかっても解読することができず、他人の模倣を
防止できる。もっともPLA5の内容がわかれば時間の問題
は別として原理的には解読可能である。PLA5が簡単であ
れば比較的容易に解読可能であり、PLA5が複雑であれば
解読は極めて困難となる。したがって模倣を有効に防止
するためにはPLA5を複雑にすればよい。しかしながらPL
A5による変換時間はその複雑さに依存しており、あまり
複雑にすると変換時間がかかりすぎてCPU1を動かすこと
ができなくなる。このためPLA5はある程度簡単なものと
しなくてはならず、他人の模倣を有効に防止することが
できないという問題があった。

（発明が解決しようとする問題点） このように従来の模倣防止機能付プロセッサは、解読
しなければ模倣できないものの、ある程度時間をかけれ
ば解読することができ、模倣されてしまうという問題が
あった。

本発明は上記事情を考慮してなされたものでソフトウ
ェアの模倣を有効に防止することができる模倣防止機能
付プロセッサを提供することを目的とする。

（問題点を解決するための手段） 上記目的を達成するため、本発明にかかる模倣防止機
能付プロセッサによれば、外部メモリにアクセスするた
めのアドレス情報を出力するとともに、入力されたプロ
グラム又はデータを含むデジタル情報に応じた処理を実
行するCPUと、前記CPUにより実行されるメイン処理を構
成する複数の小処理の各々の実行開始時に前記プロセッ
サ内の所定の情報路上の情報を第１の鍵情報としてラッ
チする第１のラッチ手段と、前記CPUによる前記メイン
処理の実行途中で随時実行される割り込み処理の実行開
始時に、前記プロセッサ内の所定の情報路上の情報を第
２の鍵情報としてラッチする第２のラッチ手段と、前記
CPUからのアドレス情報に応じて前記外部メモリから出
力されるデジタル情報が入力され、かつ、前記第１及び
第２のラッチ手段から前記第１及び第２の鍵情報が入力
され、そして、前記メイン処理の実行時には前記第１の
鍵情報に応じた前記複数の小処理毎に異なる変換ルール
に従って、また、前記割込み処理の実行時には前記第２
の鍵情報に応じた変換ルールに従って、前記入力された
デジタル情報を変換し、変換後のデジタル情報を前記CP
Uへ出力する変換手段とを有することを特徴とする。

第１のラッチ手段は前記CPUからのデジタル情報を前
記第１の鍵情報としてラッチする手段を含み、変換手段
は前記CPUの動作モードを示すモード情報により前記変
換ルールを選択出力するものであると良く、変換手段か
ら出力された第１及び第２の情報を格納する内部メモリ
をさらに備えることが好ましい。

変換手段としてはゲートアレイあるいはPLAであると
良い。

第１および第２のラッチ手段は前記変換手段に内蔵す
ることができる。

また、本発明にかかる模倣防止機能付プロセッサの第
２の態様によれば、外部メモリにアクセスするためのア
ドレス情報を出力すると共に、プログラム又はデータを
含むデジタル情報が入力され、入力された前記デジタル
情報に応じた処理を実行するCPUと、前記CPUにより実行
されるメイン処理を構成する複数の小処理の各々の実行
開時始毎に、前記プロセッサ内の所定の情報路上の情報
を第１の鍵情報としてラッチする第１のラッチ手段と、
前記CPUによる前記メイン処理の実行途中で随時実行さ
れる割り込み処理の実行開始時毎に、前記プロセッサ内
の所定の情報路上の情報を第２の鍵情報としてラッチす
る第２のラッチ手段と、予め定められた模倣防止のため
の複数の第３の鍵情報が格納されており、前記第１及び
第２のラッチ手段から入力された前記第１及び第２の鍵
情報に応じて前記第３の鍵情報を選択的に出力する内部
メモリと、前記CPUからのアドレス情報に応じて前記外
部メモリから出力されるデジタル情報と、前記内部メモ
リから出力された前記第３の鍵情報とが入力され、この
第３の鍵情報に応じた変換ルールに従って、前記入力さ
れたデジタル情報を変換し、変換後のデジタル情報を前
記CPUへ出力する変換手段とを備える。

さらに、本発明にかかる模倣防止機能付プロセッサの
第３の態様によれば、外部メモリにアクセスするための
アドレス情報を出力するとともに、入力されたプログラ
ム又はデータを含むデジタル情報に応じた処理を実行す
るCPUと、前記CPUにより実行されるメイン処理を構成す
る複数の小処理の各々の実行開始毎に、前記プロセッサ
内の所定の情報路上の情報を第１の鍵情報としてラッチ
する第１のラッチ手段と、前記CPUによる前記メイン処
理の実行途中で随時実行される割り込み処理の実行開始
時毎に、前記プロセッサ内の所定の情報路上の情報を第
２の鍵情報としてラッチする第２のラッチ手段と、前記
プロセッサ内の所定情報路上の情報を取り込むと共に、
前記第１及び第２のラッチ手段から前記第１及び第２の
鍵情報が入力され、この鍵情報に応じた変換ルールに従
い、前記取り込んだ情報を内容の異なる情報に変換して
出力する第１の変換手段と、予め定められた模倣防止の
ための複数の第３の鍵情報が格納されており、前記第１
の変換手段から出力された変換後の情報が入力され、こ
の変換後の情報に応じて前記第３の鍵情報のいずれかを
選択的に出力する内部メモリと、前記CPUからの前記ア
ドレス情報に応じて前記外部メモリから出力されるデジ
タル情報と、前記内部メモリから選択的に出力された前
記第３の鍵情報とが入力され、前記入力された第３の鍵
情報に応じた変換ルールに従って、前記入力されたデジ
タル情報を変換し、変換後のデジタル情報を前記CPUへ
出力する第２の変換手段とを備えたことを特徴とする。

さらに、本発明にかかる模倣防止機能付プロセッサの
第４の態様によれば、外部メモリにアクセスするための
アドレス情報を出力するとともに、入力されたプログラ
ム又はデータを含むデジタル情報に応じた処理を実行す
るCPUと、 前記CPUにより実行されるメイン処理を構成する複数
の小処理の各々の実行開始毎に、前記プロセッサ内の所
定の情報路上の情報を第１の鍵情報としてラッチする第
１ラッチ手段と、前記CPUによる前記メイン処理の実行
途中で随時実行される割り込み処理の実行開始時毎に、
前記プロセッサ内の所定の情報路上の情報を第２の鍵情
報としてラッチする第２のラッチ手段と、予め定められ
た模倣防止のための複数の第３の鍵情報が格納されてお
り、前記第１及び第２の鍵情報および前記CPUからの前
記アドレス情報により前記第３の鍵情報を選択的に出力
する第１の内部メモリと、前記第３の鍵情報が入力さ
れ、この鍵情報に応じた変換ルールに従い、前記取り込
んだ情報を内容の異なる情報に変換して出力する第１の
変換手段と、予め定められた模倣防止のための複数の第
４の鍵情報が格納されており、前記第１の変換手段から
出力された変換後の情報が入力され、この変換後の情報
に応じて前記第４の鍵情報のいずれかを選択的に出力す
る第２の内部メモリと、前記CPUからの前記アドレス情
報に応じて前記外部メモリから出力されるデジタル情報
と、前記内部メモリから選択的に出力された前記第４の
鍵情報とが入力され、前記入力された第４の鍵情報に応
じた変換ルールに従って、前記入力されたデジタル情報
を変換し、変換後のデジタル情報を前記CPUへ出力する
第２の変換手段とを備えたことを特徴とする。

（作 用） 本発明による模倣防止機能付プロセッサは種々の入力
信号に応じて鍵情報を出力するラッチ手段を有し、この
鍵情報により変換手段の変換ルールを変えている。ラッ
チタイミングは通常CPUで決定されるため、第三者はど
のような変換ルールが使用されているかを知ることがで
きず、このため、解読が極めて困難となって模倣が防止
される。

（実施例） 最初に本願発明の前提となる技術を説明する。

本発明に関連の深い模倣防止機能付プロセッサの第１
の例を第１図に示す。CPU10を動かすプログラムデータ
等のデジタル情報は外部ROM11に格納されている。外部R
OM11のデジタル情報は変換回路12により変換される。こ
の変換回路12は多数種類の変換式により外部ROMからの
デジタル情報を変換することができるように構成されて
いる。どの変換式により変換するかは内部のRAM13から
の鍵情報に基づいて選択される。このRAM13には、CPU10
から外部ROM11へのアクセスアドレスADの一部のアドレ
スADが入力される。RAM13は電池14によりバックアップ
されている。なおCPU10から変換回路12には読出制御信
号がRDが出力されている。これによってCPU10は変換回
路12からのデータDTの読出タイミングを制御している。
また変換回路12は制御信号CTによりRAM13を制御してい
る。

変換回路12は、例えばゲートアレイ又はPLAにより構
成され、多数の変換式により入力したディジタルコード
を変換することができる。ゲートアレイを用いれば高速
変換が可能であり望ましい。変換回路12の変換式を決定
した後、これら変換式を考慮して、RAM13および外部、R
OM11の内容を決定し格納する。すなわちあるアドレスに
ついて外部ROM11のそのアドレスの内容を、RAM13のその
アドレスの鍵情報により選択された変換式により変換す
れば、CPU10に入力されるべき正しいデジタル情報にな
るようにRAM13および外部ROM11の内容を決定する。これ
を各アドレスについて定め格納する。

このような模倣防止機能付プロセッサの外観の具体例
を第２図に示す。CPU10が単体の場合の素子の外観と同
じように形成することが望ましい。例えば第２図に示す
ようにデュアルインラインパッケージと、CPU10のチッ
プ変換回路12のチップ、RAM13のチップを配置し、これ
らチップ間を配線した後モールド成形する。なおRAM13
をバックアップするための電池13も内部にモールドする
ようにする。

上述の模倣防止機能付プロセッサにおいては、プログ
ラムを解読しようとしても、まず変換回路の変換式が多
数あるため解読が困難である。さらにこれら多数の変換
式を解読できたとしても、これをRAMにより自由に選択
できるため解読は極めて困難である。そしてもし解読さ
れても、RAMの内容を変更してしまえば模倣しようとす
る者はまた新たに解読作業をおこなう必要があるため、
RAMの内容を適宜変更することにより解読を事実上不可
能にすることができる。またRAMの内容を変更すること
により変換式を選択できるため、同じ変換回路を用いて
複数のシステムにこの模倣防止用プロセッサを適用する
ことができ経済的である。

本発明に関連する模倣防止機能付プロセッサの第２の
例を第３図に示す。本実施例は変換回路の変換式を選択
する鍵情報を格納するために２つのRAM13,15を用いてい
る。これに応じてバックアップ用に２つの電池14,16が
必要である。

このようにこの例によれば内部RAMの数を増やしたの
で変換回路の変換式の種類を増やすことができる。

本発明に関連する模倣防止機能付プロセッサの第３の
例を第４図に示す。この例は、CPU10からのアドレス情
報を変換回路17により変換してRAM13に入力するように
している。したがって外部ROM11のアドレスとRAM13のア
ドレスを対応づけるためには、変換回路17の内容を解読
する必要がある。

この例によれば、さらに解読が困難であり、プログラ
ムの模倣を有効に防止できる。

本発明に関連する模倣防止機能付プロセッサの第４の
例を第５図に示す。本例は第３の例において設けた変換
回路17の変換式を複数にし、新たに設けたRAM18により
いずれの変換式で変換するかを選択できるようにしたも
のである。したがって変換回路17に加えてRAM18の内容
も解読する必要がある。なおRAM18は電池19によりバッ
クアップされている。

このように本例によればさらに解読が困難であり、プ
ログラムの模倣を防止することができる。

本発明に関連する模倣防止機能付プロセッサの第５の
例を第６図に示す。外部ROM11はインストラクションコ
ードが入ったプログラム部分と、単なる数値、文字等が
入ったデータ部分とで構成されている。しかし外部ROM1
1のあるアドレスのデジタル情報がプログラム部分かデ
ータ部分かはプログラムを開発した者しかわからない。
すなわち、あるデジタル情報をある処理を実行するプロ
グラムのステップと見ることもできるし、データと見る
こともできるからである。本例はこのような外部ROM11
に格納されたデジタル情報の特質を利用して、さらに解
読を困難にしようとするものである。

CPU10からは今アクセスして入力しようとするデジタ
ル情報がプログラムのステップかデータかを示す動作モ
ードを示す信号MDが出力される。本例ではモード信号MD
を変換回路12に入力し、このモード信号MDにより変換式
を選択するようにしている。したがって変換回路12の変
換式は第１の例に比べて２倍となる。したがってプログ
ラムかデータかにより外部ROM11からのデジタル情報の
変換式を異なるようにすることができる。前述したよう
に外部ROM11のどのアドレスがプログラムでどのアドレ
スがデータかはプログラムのソースリフトを見ればわか
るが、外部ROM11の値だけを見たのでは開発者でない限
り区別をつけることは不可能である。

このように本例によれば解読がさらに困難となり、模
倣をより確実に防ぐことができる。

本発明に関連する模倣防止機能付プロセッサの第６、
第７、第８の例を第７図、第８図、第９図にそれぞれ示
す。第６、第７、第８の例は、第２、第３、第４の例に
第５の例と同様にCPU10からのモード信号MDを変換回路1
2に入力し、このモード信号MDによっても変換回路12の
変換式の選択を可能にしたものである。

本発明に関連する模倣防止機能付プロセッサの第９の
例を第10図に示す。この例では内部RAMを設けず変換回
路12にCPU10からのアドレスADを入力するとともに、CPU
10からのモード信号MDを変換回路12に入力している。ソ
ースリフトを見なければ知り得ないモード信号MDにより
変換式を選択するようにしているため、内部RAMを設け
てはいないが、解読は極めて困難である。したがって本
例によっても模倣を十分有効に防止できる。

本発明の第１の実施例による模倣防止機能付プロセッ
サを第11図に示す。本実施例は第１図に示す第１の関連
例に、鍵情報をラッチするためのラッチ20を加えたもの
である。このラッチ20のデータ入力端はCPU10と変換回
路12の間のデータラインから分岐したデータラインが接
続されており、データ出力端は変換回路12のデータ入力
端に接続されている。ラッチ20はデータ入力端から入力
するデジタル情報をCPU10からの制御信号φに応じて鍵
情報としてラッチする。CPU10からの制御信号φの出力
タイミングにより、ラッチ20は、変換回路12からのデジ
タル情報またはCPU10からのデジタル情報をラッチす
る。すなわち、制御信号φを所定のタイミングにより出
力することにより、外部ROM11から出力されるデータDT
を変換回路12で変換した後のデジタル情報を鍵情報とし
てラッチ20にラッチする。または制御信号φを別のタイ
ミングで出力することにより、CPU10から出力されるデ
ジタル情報を鍵情報としてラッチ20にラッチする。変換
回路12ではラッチ20から出力される鍵情報に応じて定め
られる変換ルールに従って外部ROM11からのデータDTを
変換する。

本実施例による模倣防止機能付プロセッサの動作例を
第12図に示す。全ての動作を複数の処理Ａ〜Ｎに分け、
各処理Ａ〜Ｎの間にラッチ処理が挿入されるようにプロ
グラムが作られている。先ずラッチ20に鍵情報Ａをラッ
チしてラッチ20を初期化する（ステップ51）。次に処理
Ａを行なう（ステップ52）が、この処理Ａでは外部ROM1
1からのデータDTはラッチ20にラッチされた鍵情報Ａに
より定まる変換ルールＡにより変換回路12で変換され
る。処理Ａで実行するプログラムが書かれた外部ROM11
の領域には、変換ルールＡで変換されるとCPU10に対す
る正しいデータDTとなるようなデジタル情報が格納され
ている。外部ROM11には、処理Ａの終了直後にラッチ20
に処理Ｂ用の鍵情報Ｂがラッチされるようにプログラム
が書かれており、処理Ａの後にラッチ20に鍵情報がラッ
チされる（ステップ53）。次にラッチ20にラッチされた
鍵情報Ｂに基づいて外部ROM11からのデータDTを変換ル
ールＢで変換し、処理Ｂを実行する（ステップ54）。処
理Ｂで実行するプログラムが書かれた外部ROM11の領域
には、変換ルールＢで変換されるとCPU10に対する正し
いデータDTとなるようなデジタル情報が格納されてい
る。以下同様に、ラッチ20への鍵情報Ｃのラッチ（ステ
ップ55）、処理Ｃ、…、ラッチ20への鍵情報Ｎのラッチ
（ステップ56）、処理Ｎを実行し（ステップ57）、全て
の処理を終了する。

なお処理の途中で随時なされる割込み処理に対して
は、割込み用のラッチをラッチ20とは別に設け、この割
込み用ラッチにより定まる変換ルールでデータDTを変換
する。したがって、どの処理から割込み処理に動作が移
っても正しい処理が可能である。なお、以下の構成ブロ
ック図においては、ラッチ20を割り込み用ラッチを含め
て描いてある。

このように本実施例によれば、ラッチ回路にラッチさ
れた鍵情報により変換回路の変換ルールが変更され、こ
の鍵情報はプログラムにより書換えることが可能であ
る。したがってプログラムにより変換回路の変換ルール
を変えることができるだけでなく、プログラム中にラッ
チの書換え命令を含ませておくことにより、プログラム
の実行中に変換回路の変換ルールを随時変えることがで
きる。ラッチの書換え命令は通常の命令と区別がつきに
くいように含ませることは極めて簡単であるから、模倣
者はいつから変換ルールが変わったかを知ることは極め
て困難であり、したがって解読は事実上不可能となる。

本発明の第２の実施例による模倣防止機能付プロセッ
サを第13図に示す。本実施例も第１の実施例と同様に鍵
情報をラッチするためのラッチ20を有しているが、この
ラッチ20の鍵情報がRAM13に入力している点が異なる。R
AM13にはCPU10からのアドレスADとともに鍵情報である
データDTが入力されており、これらアドレスADとデータ
DTにより定まる鍵情報が変換回路12に出力される。すな
わちラッチ20にラッチされた鍵情報が異なれば、RAM13
から変換回路12に出力される鍵情報が異なり、変換回路
12の変換ルールが異なることになる。

このように本実施例によっても、第１の実施例と同
様、ラッチ回路にラッチされた鍵情報により変換回路の
変換ルールが変更され、この鍵情報はプログラムにより
書換えることが可能である。

本発明の第３の実施例による模倣防止機能付プロセッ
サを第14図に示す。本実施例は、鍵情報をラッチするた
めにラッチ20とともにラッチ21を有している点に特徴が
ある。ラッチ21の入力端はCPU10とRAM13の間のアドレス
ラインから分岐したラインが接続されており、データ出
力端は変換回路12のデータ入力端に接続されている。ラ
ッチ21はCPU10から出力されるアドレス情報をCPU10から
の制御信号φによりラッチする。変換回路12は、ラッチ
20にラッチされたデータDTとラッチ21にラッチされたデ
ータDTに基づいた変換ルールにより外部ROM11からのデ
ータDTを変換する。

このように本実施例によれば、ラッチされる鍵情報と
してのデータ自身がアドレス情報であるため、模倣者が
ラッチされるデータを知ることが難しく模倣が困難とな
る。

本発明の第４の実施例による模倣防止機能付プロセッ
サを第15図に示す。本実施例では、第１ないし第３の実
施例と異なり、変換回路12′としてラッチを内蔵したも
のを用いている点に特徴がある。したがって第15図のブ
ロック図には独立のラッチは存在しないが、実際には変
換回路12′に内蔵されたラッチが第１ないし第３の実施
例におけるラッチ20、21の機能を果たしている。変換回
路12′には制御信号φが入力されている。近年ラッチ内
蔵のPLAが供給されるようになっており、かかるPLAを本
実施例の変換回路12′として用いればよい。

このように本実施例によればラッチが変換回路に含ま
れているため、模倣者がラッチされたデータを知ろうと
しても変換回路の出力から直接とりだすことができず、
ますます模倣が困難となる。

本発明の第５の実施例による模倣防止機能付プロセッ
サを第16図に示す。本実施例は第１の実施例からRAM13
を取除いたものである。ラッチ20にラッチされたデータ
DTにより変換回路12の変換ルールが定まるため、ラッチ
20にラッチされるデータDTをプログラムにより変更する
ようにすれば、鍵情報がいわばダイナミックに変化する
ことになり十分模倣防止が可能である。

なお本実施例と同様に第14図、第15図に示す第３の実
施例、第４の実施例においてRAM13を取除いた実施例で
も十分に模倣防止が可能である。

本発明の第６の実施例による模倣防止機能付プロセッ
サを第17図に示す。本実施例は第４図に示す第３の関連
例による模倣防止機能付プロセッサにラッチ20を加え、
このラッチ20の出力を変換回路17に接続したものであ
る。このラッチ20にラッチされた鍵情報は変換回路17に
入力される。変換回路17はラッチ20からのデータDTによ
り定まる変換ルールによりアドレスADを変換してRAM13
に出力する。

本発明の第７の実施例による模倣防止機能付プロセッ
サを第18図に示す。本実施例は第５図に示す第４の関連
例による模倣防止機能付プロセッサにラッチ20を加え、
このラッチ20の出力をRAM18に接続したものである。こ
のラッチ20にラッチされた鍵情報はRAM18に入力され
る。RAM18はCPU10からのアドレスADとラッチ20からのデ
ータDTにより定まる鍵情報を出力する。鍵情報が異なれ
ば変換回路17へのデータDTも異なり、最終的には変換回
路12の変換ルールも異なることになり、模倣が困難とな
る。

本発明の第８の実施例による模倣防止機能付プロセッ
サを第19図に示す。本実施例は第11図に示す第１の実施
例による模倣防止機能付プロセッサに第５の関連例と同
様にCPU10からのモード信号MDを変換回路12に入力し、
このモード信号MDによっても変換回路12の変換ルールの
変更を可能にしたものである。なお上記第２ないし第７
の実施例に対しても、第５の関連例と同様にCPU10から
のモード信号MDを変換回路12に入力させるように変形す
ることができる。

本発明は上記実施例に限らず種々の変形が可能であ
る。例えばラッチされるデータDTは、CPUからのデー
タ、変換回路からのデータ、CPUからのアドレスの他、R
AMからのデータ、外部ROMから入力されるデータでもよ
い。また内部RAMはROMその他のいかなる種類のメモリで
もよい。またCPUはいかなるタイプのCPUでもよい。

〔発明の効果〕

以上の通り、本発明にかかる模倣防止機能付プロセッ
サによれば、種々の信号に応じて鍵情報を出力するラッ
チ手段を有し、この鍵情報により変換手段の変換ルール
を変えているので、第三者による解読が極めて困難とな
り、模倣を効果的に防止することが可能となる。

【図面の簡単な説明】

第１図は本発明に関連する第１の例による模倣防止機能
付プロセッサのブロック図、第２図は同プロセッサの斜
視図、第３図は本発明に関連する第２の例による模倣防
止機能付プロセッサのブロック図、第４図は本発明に関
連する第３の例による模倣防止機能付プロセッサのブロ
ック図、第５図は本発明に関連する第４の例による模倣
防止機能付プロセッサのブロック図、第６図は本発明に
関連する第５の例による模倣防止機能付プロセッサのブ
ロック図、第７図、第８図、第９図はそれぞれ本発明に
関連する第６、第７、第８の例による模倣防止機能付プ
ロセッサのブロック図、第10図は本発明に関連する第９
の例による模倣防止機能付プロセッサのブロック図、第
11図は本発明の第１の実施例による模倣防止機能付プロ
セッサのブロック図、第12図は同模倣防止機能付プロセ
ッサの動作を示すフローチャート、第13図は本発明の第
２の実施例による模倣防止機能付プロセッサのブロック
図、第14図は本発明の第３の実施例による模倣防止機能
付プロセッサのブロック図、第15図は本発明の第４の実
施例による模倣防止機能付プロセッサのブロック図、第
16図は本発明の第５の実施例による模倣防止機能付プロ
セッサのブロック図、第17図は本発明の第６の実施例に
よる模倣防止機能付プロセッサのブロック図、第18図は
本発明の第７の実施例による模倣防止機能付プロセッサ
のブロック図、第19図は本発明の第８の実施例による模
倣防止機能付プロセッサのブロック図、第20図は従来の
模倣防止機能付プロセッサのブロック図、第21図は従来
の模倣防止機能付プロセッサのブロック図である。 １……CPU、２……RAM、３……電池、４……外部ROM、
５……PLA、10……CPU、11……外部ROM、12……変換回
路、13……RAM、14……電池、15……RAM、16……電池、
17……変換回路、18……RAM、19……電池、20,21……ラ
ッチ。

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】外部メモリにアクセスするためのアドレス
   情報を出力するとともに、入力されたプログラム又はデ
   ータを含むデジタル情報に応じた処理を実行するCPU
   と、 前記CPUにより実行されるメイン処理を構成する複数の
   小処理の各々の実行開始時に、前記プロセッサ内の所定
   の情報路上の情報を第１の鍵情報としてラッチする第１
   のラッチ手段と、 前記CPUによる前記メイン処理の実行途中で随時実行さ
   れる割り込み処理の実行開始時に、前記プロセッサ内の
   所定の情報路上の情報を第２の鍵情報としてラッチする
   第２のラッチ手段と、 前記CPUからのアドレス情報に応じて前記外部メモリか
   ら出力されるデジタル情報が入力され、かつ、前記第１
   及び第２のラッチ手段から前記第１及び第２の鍵情報が
   入力され、そして、前記メイン処理の実行時には前記第
   １の鍵情報に応じた前記複数の小処理毎に異なる変換ル
   ールに従って、また、前記割り込み処理の実行時には前
   記第２の鍵情報に応じた変換ルールに従って、前記入力
   されたデジタル情報を変換し、変換後のデジタル情報を
   前記CPUへ出力する変換手段と、 を有する模倣防止機能付プロセッサ。
2. 【請求項２】特許請求の範囲第１項に記載のプロセッサ
   において、前記第１のラッチ手段は前記CPUからのデジ
   タル情報を前記第１の鍵情報としてラッチする手段を含
   むことを特徴とする模倣防止機能付プロセッサ。
3. 【請求項３】特許請求の範囲第１項または第２項に記載
   のプロセッサにおいて、前記変換手段は前記CPUの動作
   モードを示すモード情報により前記変換ルールを選択出
   力するものであることを特徴とする模倣防止機能付プロ
   セッサ。
4. 【請求項４】特許請求の範囲第１項ないし第３項のいず
   れかに記載のプロセッサにおいて、前記変換手段はゲー
   トアレイであることを特徴とする模倣防止機能付プロセ
   ッサ。
5. 【請求項５】特許請求の範囲第１項ないし第３項のいず
   れかに記載のプロセッサにおいて、前記変換手段はPLA
   であることを特徴とする模倣防止機能付プロセッサ。
6. 【請求項６】特許請求の範囲第１項に記載のプロセッサ
   において、前記変換手段から出力された第１及び第２の
   鍵情報を格納する内部メモリをさらに備えたことを特徴
   とする模倣防止機能付プロセッサ。
7. 【請求項７】特許請求の範囲第１項に記載のプロセッサ
   において、前記第１および第２のラッチ手段は前記変換
   手段に内蔵されたものであることを特徴とする模倣防止
   機能付プロセッサ。
8. 【請求項８】外部メモリにアクセスするためのアドレス
   情報を出力すると共に、プログラム又はデータを含むデ
   ジタル情報が入力され、入力された前記デジタル情報に
   応じた処理を実行するCPUと、 前記CPUにより実行されるメイン処理を構成する複数の
   小処理の各々の実行開始時毎に、前記プロセッサ内の所
   定の情報路上の情報を第１の鍵情報としてラッチする第
   １のラッチ手段と、 前記CPUによる前記メイン処理の実行途中で随時実行さ
   れる割り込み処理の実行開始時毎に、前記プロセッサ内
   の所定の情報路上の情報を第２の鍵情報としてラッチす
   る第２のラッチ手段と、 予め定められた模倣防止のための複数の第３の鍵情報が
   格納されており、前記第１及び第２のラッチ手段から入
   力された前記第１及び第２の鍵情報に応じて前記第３の
   鍵情報を選択的に出力する内部メモリと、 前記CPUからのアドレス情報に応じて前記外部メモリか
   ら出力されるデジタル情報と、前記内部メモリから出力
   された前記第３の鍵情報とが入力され、この第３の鍵情
   報に応じた変換ルールに従って、前記入力されたデジタ
   ル情報を変換し、変換後のデジタル情報を前記CPUへ出
   力する変換手段と、 を有する模倣防止機能付プロセッサ。
9. 【請求項９】特許請求の範囲第８項に記載のプロセッサ
   において、前記第１のラッチ手段は前記CPUからのデジ
   タル情報を前記第１の鍵情報としてラッチする手段を含
   むことを特徴とする模倣防止機能付プロセッサ。
10. 【請求項１０】特許請求の範囲第８項または第９項に記
    載のプロセッサにおいて、前記変換手段は前記CPUの動
    作モードを示すモード情報により前記変換ルールを選択
    出力するものであることを特徴とする模倣防止機能付プ
    ロセッサ。
11. 【請求項１１】特許請求の範囲第８項ないし第10項のい
    ずれかに記載のプロセッサにおいて、前記変換手段はゲ
    ートアレイであることを特徴とする模倣防止機能付プロ
    セッサ。
12. 【請求項１２】特許請求の範囲第８項ないし第10項のい
    ずれかに記載のプロセッサにおいて、前記変換手段はPL
    Aであることを特徴とする模倣防止機能付プロセッサ。
13. 【請求項１３】外部メモリにアクセスするためのアドレ
    ス情報を出力するとともに、入力されたプログラム又は
    データを含むデジタル情報に応じた処理を実行するCPU
    と、 前記CPUにより実行されるメイン処理を構成する複数の
    小処理の各々の実行開始毎に、前記プロセッサ内の所定
    の情報路上の情報を第１の鍵情報としてラッチする第１
    のラッチ手段と、 前記CPUによる前記メイン処理の実行途中で随時実行さ
    れる割り込み処理の実行開始毎に、前記プロセッサ内の
    所定の情報路上の情報を第２の鍵情報としてラッチする
    第２のラッチ手段と、 前記プロセッサ内の所定情報路上の情報を取り込むと共
    に、前記第１及び第２のラッチ手段から前記第１及び第
    ２の鍵情報が入力され、これらの鍵情報に応じた変換ル
    ールに従い、前記取り込んだ情報を内容の異なる情報に
    変換して出力する第１の変換手段と、 予め定められた模倣防止のための複数の第３の鍵情報が
    格納されており、前記第１の変換手段から出力された変
    換後の情報が入力され、この変換後の情報に応じて前記
    第３の鍵情報のいずれかを選択的に出力する内部メモリ
    と、 前記CPUから前記アドレス情報に応じて前記外部メモリ
    から出力されるデジタル情報と、前記内部メモリから選
    択的に出力された前記第３の鍵情報とが入力され、前記
    入力された第３の鍵情報に応じた変換ルールに従って、
    前記入力されたデジタル情報を変換し、変換後のデジタ
    ル情報を前記CPUへ出力する第２の変換手段と、 を備えた模倣防止機能付プロセッサ。
14. 【請求項１４】特許請求の範囲第13項に記載のプロセッ
    サにおいて、前記変換手段はゲートアレイであることを
    特徴とする模倣防止機能付プロセッサ。
15. 【請求項１５】特許請求の範囲第14項に記載のプロセッ
    サにおいて、前記変換手段はPLAであることを特徴とす
    る模倣防止機能付プロセッサ。
16. 【請求項１６】外部メモリにアクセスするためのアドレ
    ス情報を出力するとともに、入力されたプログラム又は
    データを含むデジタル情報に応じた処理を実行するCPU
    と、 前記CPUにより実行されるメイン処理を構成する複数の
    小処理の各々の実行開始毎に、前記プロセッサ内の所定
    の情報路上の情報を第１の鍵情報としてラッチする第１
    のラッチ手段と、 前記CPUによる前記メイン処理の実行途中で随時実行さ
    れる割り込み処理の実行開始毎に、前記プロセッサ内の
    所定の情報路上の情報を第２の鍵情報としてラッチする
    第２のラッチ手段と、 予め定められた模倣防止のための複数の第３の鍵情報が
    格納されており、前記第１及び第２の鍵情報および前記
    CPUから前記アドレス情報により前記第３の鍵情報を選
    択的に出力する第１の内部メモリと、 前記第３の鍵情報が入力され、この鍵情報に応じた変換
    ルールに従い、前記取り込んだ情報を内容の異なる情報
    に変換して出力する第１の変換手段と、 予め定められた模倣防止のための複数の第４の鍵情報が
    格納されており、前記第１の変換手段から出力された変
    換後の情報が入力され、この変換後の情報に応じて前記
    第４鍵情報のいずれかを選択的に出力する第２の内部メ
    モリと、 前記CPUからの前記アドレス情報に応じて前記外部メモ
    リから出力されるデジタル情報と、前記内部メモリから
    選択的に出力された前記第４の鍵情報とが入力され、前
    記入力された第４の鍵情報に応じた変換ルールに従っ
    て、前記入力されたデジタル情報を変換し、変換後のデ
    ジタル情報を前記CPUへ出力する第２の変換手段と、 を備えた模倣防止機能付プロセッサ。
17. 【請求項１７】特許請求の範囲第16項に記載のプロセッ
    サにおいて、前記第１及び第２の変換手段はゲートアレ
    イであることを特徴とする模倣防止機能付プロセッサ。
18. 【請求項１８】特許請求の範囲第16項に記載のプロセッ
    サにおいて、前記第１及び第２の変換手段はPLAである
    ことを特徴とする模倣防止機能付プロセッサ。