JPH09198316A - データ保護回路 - Google Patents
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- JPH09198316A JPH09198316A JP8008499A JP849996A JPH09198316A JP H09198316 A JPH09198316 A JP H09198316A JP 8008499 A JP8008499 A JP 8008499A JP 849996 A JP849996 A JP 849996A JP H09198316 A JPH09198316 A JP H09198316A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】１チップ・マイコンにおけるメモリテストを繰
り返し行うことができ、メモリデータの機密を保護する
機能の安全性を高めるデータ保護回路を提供する。 【解決手段】ＣＰＵ１０、揮発性メモリ１３、不揮発性
メモリ１４に接続された第１のバスライン１１と、ＲＯ
Ｍ１２に接続された第２のバスライン２２と、テスト専
用メモリに接続された第３のバスライン２３と、複数ビ
ットのセキュリティフラグが入力され、制御信号が与え
られることによりセキュリティフラグの論理レベルが一
方向に変化するように書き込まれ、一旦書き込まれた後
の書き換えが不可能な状態になセキュリティフラグ記憶
回路２４と、パワーオンリセット信号を受けた時にセキ
ュリティフラグを読み取って内容を認識するセキュリテ
ィフラグ監視回路２５と、セキュリティフラグの認識結
果に応じて各バスラインの接続を制御する制御回路２１
とを具備する。
り返し行うことができ、メモリデータの機密を保護する
機能の安全性を高めるデータ保護回路を提供する。 【解決手段】ＣＰＵ１０、揮発性メモリ１３、不揮発性
メモリ１４に接続された第１のバスライン１１と、ＲＯ
Ｍ１２に接続された第２のバスライン２２と、テスト専
用メモリに接続された第３のバスライン２３と、複数ビ
ットのセキュリティフラグが入力され、制御信号が与え
られることによりセキュリティフラグの論理レベルが一
方向に変化するように書き込まれ、一旦書き込まれた後
の書き換えが不可能な状態になセキュリティフラグ記憶
回路２４と、パワーオンリセット信号を受けた時にセキ
ュリティフラグを読み取って内容を認識するセキュリテ
ィフラグ監視回路２５と、セキュリティフラグの認識結
果に応じて各バスラインの接続を制御する制御回路２１
とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ保護回路に
係り、特にＣＰＵ（中央処理装置）とメモリとが同一チ
ップ上に形成された１チップ・マイクロコンピュータ
（１チップ・マイコン）におけるメモリデータの機密を
保護するために、メモリデータの不正読み出しあるいは
不正書込みを防止するための保護回路に関する。
係り、特にＣＰＵ（中央処理装置）とメモリとが同一チ
ップ上に形成された１チップ・マイクロコンピュータ
（１チップ・マイコン）におけるメモリデータの機密を
保護するために、メモリデータの不正読み出しあるいは
不正書込みを防止するための保護回路に関する。
【０００２】
【従来の技術】従来、１チップ・マイコンの生産工程
上、内部のメモリの読み出し／書込みなどのテスト（メ
モリテスト）を生産者により実施している。例えば図３
に示すような一般的な構成を有する従来の１チップ・マ
イコンにおけるメモリテストについて説明する。ここ
で、１０はＣＰＵ、１１はバスライン、１２はシステム
プログラムや固定データなどを格納するＲＯＭ（読み出
し専用メモリ）、１３はデータ記憶用の揮発性メモリ
（ＲＡＭなど）、１４はデータ記憶用の不揮発性メモリ
（ＥＥＰＲＯＭなど）、１５は入出力制御回路部、１６
は入出力端子、１７はメモリテスト用プログラムなどを
格納しているテスト用ＲＯＭ、１８はテスト用端子、１
９はヒューズ回路、２０は暗号デコード回路である。
上、内部のメモリの読み出し／書込みなどのテスト（メ
モリテスト）を生産者により実施している。例えば図３
に示すような一般的な構成を有する従来の１チップ・マ
イコンにおけるメモリテストについて説明する。ここ
で、１０はＣＰＵ、１１はバスライン、１２はシステム
プログラムや固定データなどを格納するＲＯＭ（読み出
し専用メモリ）、１３はデータ記憶用の揮発性メモリ
（ＲＡＭなど）、１４はデータ記憶用の不揮発性メモリ
（ＥＥＰＲＯＭなど）、１５は入出力制御回路部、１６
は入出力端子、１７はメモリテスト用プログラムなどを
格納しているテスト用ＲＯＭ、１８はテスト用端子、１
９はヒューズ回路、２０は暗号デコード回路である。
【０００３】上記１チップ・マイコンにおいては、外部
からテスト用端子１８およびヒューズ回路１９を介して
暗号デコード回路２０にテスト制御信号を入力すること
により、暗号デコード回路がテスト制御用の暗号信号の
内容を認識し、その認識結果（デコード出力）により１
チップ・マイコンのテストモードへの移行／不移行を制
御する。
からテスト用端子１８およびヒューズ回路１９を介して
暗号デコード回路２０にテスト制御信号を入力すること
により、暗号デコード回路がテスト制御用の暗号信号の
内容を認識し、その認識結果（デコード出力）により１
チップ・マイコンのテストモードへの移行／不移行を制
御する。
【０００４】上記テスト制御用の暗号信号は、例えば
“Ｈ”レベルから“Ｌ”レベルへ遷移する信号、あるい
は上記とは逆の“Ｌ”レベルから“Ｈ”レベルへ遷移す
る信号、あるいは特定の時間間隔で“Ｈ”レベルと
“Ｌ”レベルとの間で反転する信号である。
“Ｈ”レベルから“Ｌ”レベルへ遷移する信号、あるい
は上記とは逆の“Ｌ”レベルから“Ｈ”レベルへ遷移す
る信号、あるいは特定の時間間隔で“Ｈ”レベルと
“Ｌ”レベルとの間で反転する信号である。
【０００５】テストモードに移行した場合、ＣＰＵ１０
はテスト用ＲＯＭ１７に格納されているメモリテスト用
プログラムの内容を実行する。この場合、データ読み出
しに際しては、ＲＯＭ１２、揮発性メモリ１３、不揮発
性メモリ１４に格納されているデータを読み出して入出
力制御回路部１５、入出力端子１６を介して外部に出力
する。また、データ書き込みに際しては、外部から入出
力端子１６、入出力制御回路部１５を介してデータを入
力し、前記揮発性メモリ１３、不揮発性メモリ１４のメ
モリ空間にデータを書き込む。
はテスト用ＲＯＭ１７に格納されているメモリテスト用
プログラムの内容を実行する。この場合、データ読み出
しに際しては、ＲＯＭ１２、揮発性メモリ１３、不揮発
性メモリ１４に格納されているデータを読み出して入出
力制御回路部１５、入出力端子１６を介して外部に出力
する。また、データ書き込みに際しては、外部から入出
力端子１６、入出力制御回路部１５を介してデータを入
力し、前記揮発性メモリ１３、不揮発性メモリ１４のメ
モリ空間にデータを書き込む。
【０００６】なお、上記メモリテスト後に前記ヒューズ
回路１９を切断することにより、テストモードへの再移
行を不可能にする場合もある。また、上記メモリテスト
に際して、前記テスト用ＲＯＭ１７を使用しない方法も
ある。このテスト方法は、暗号デコード回路２０がテス
ト制御信号の内容をテストモードへの移行指令であると
認識した場合に、ＣＰＵ１０をバスライン１１から完全
に切り離し、入出力制御回路部１５を制御し、全てのメ
モリに対するアクセスを入出力端子１６から直接に制御
するように切り換える。これにより、各メモリに対する
データの読み出し／書込みが可能になる。このテスト方
法を採用する場合でも、メモリテスト後に前記ヒューズ
回路１９を切断することにより、テストモードへの再移
行を不可能にすることが可能である。
回路１９を切断することにより、テストモードへの再移
行を不可能にする場合もある。また、上記メモリテスト
に際して、前記テスト用ＲＯＭ１７を使用しない方法も
ある。このテスト方法は、暗号デコード回路２０がテス
ト制御信号の内容をテストモードへの移行指令であると
認識した場合に、ＣＰＵ１０をバスライン１１から完全
に切り離し、入出力制御回路部１５を制御し、全てのメ
モリに対するアクセスを入出力端子１６から直接に制御
するように切り換える。これにより、各メモリに対する
データの読み出し／書込みが可能になる。このテスト方
法を採用する場合でも、メモリテスト後に前記ヒューズ
回路１９を切断することにより、テストモードへの再移
行を不可能にすることが可能である。
【０００７】ところで、上記したような１チップ・マイ
コンは、その出荷前には生産者によるメモリテストを任
意かつ容易に行い得るように構成される必要があるが、
出荷後における前記ＲＯＭ１２や不揮発性メモリ１３の
格納データ（ユーザー固有のデータなど）の機密を保護
するために、メモリデータの不正読み出しを防止するデ
ータ保護機能の安全性を高める必要がある。
コンは、その出荷前には生産者によるメモリテストを任
意かつ容易に行い得るように構成される必要があるが、
出荷後における前記ＲＯＭ１２や不揮発性メモリ１３の
格納データ（ユーザー固有のデータなど）の機密を保護
するために、メモリデータの不正読み出しを防止するデ
ータ保護機能の安全性を高める必要がある。
【０００８】上記データ保護機能を持たせる手段とし
て、従来は、（１）前記したようにメモリテスト後にヒ
ューズ回路１９を切断することにより、テストモードへ
の再移行（内部メモリへのアクセス）を不可能にするよ
うに制御する構成、（２）暗号デコード回路２０により
テスト制御信号の内容を認識させ、テストモードへの移
行指令であると認識した場合しかテストモードへ移行す
ることができないように制御する構成を採用している。
て、従来は、（１）前記したようにメモリテスト後にヒ
ューズ回路１９を切断することにより、テストモードへ
の再移行（内部メモリへのアクセス）を不可能にするよ
うに制御する構成、（２）暗号デコード回路２０により
テスト制御信号の内容を認識させ、テストモードへの移
行指令であると認識した場合しかテストモードへ移行す
ることができないように制御する構成を採用している。
【０００９】しかし、上記（１）項のヒューズ回路１９
を用いる構成は、ヒューズ回路１９を一旦切断してしま
うと、その後に生産者あるいはユーザーによるメモリテ
ストを行いたい事情が生じた場合にテストモードへの再
移行が不可能になるので、生産者あるいはユーザーがメ
モリテストを再び行う（繰り返し行う）ことが不可能に
なり、１チップ・マイコンの信頼性を高めることが困難
になる。
を用いる構成は、ヒューズ回路１９を一旦切断してしま
うと、その後に生産者あるいはユーザーによるメモリテ
ストを行いたい事情が生じた場合にテストモードへの再
移行が不可能になるので、生産者あるいはユーザーがメ
モリテストを再び行う（繰り返し行う）ことが不可能に
なり、１チップ・マイコンの信頼性を高めることが困難
になる。
【００１０】また、上記（２）項の暗号デコード回路２
０を用いる構成は、テスト制御用の暗号信号が第三者に
判明した場合には容易にテストモードへの移行が可能に
なり、データの読み出し／書込みが可能になるので、デ
ータ保護の安全性が低い。さらに、不正にテストモード
へ移行した場合、不揮発性メモリのデータを不正に書き
換えることが可能になり、１チップ・マイコンを使用し
たシステムの不正利用（１チップ・マイコンを使用した
ＩＣカードの偽造など）をまねくなどの重大な問題が発
生する。
０を用いる構成は、テスト制御用の暗号信号が第三者に
判明した場合には容易にテストモードへの移行が可能に
なり、データの読み出し／書込みが可能になるので、デ
ータ保護の安全性が低い。さらに、不正にテストモード
へ移行した場合、不揮発性メモリのデータを不正に書き
換えることが可能になり、１チップ・マイコンを使用し
たシステムの不正利用（１チップ・マイコンを使用した
ＩＣカードの偽造など）をまねくなどの重大な問題が発
生する。
【００１１】
【発明が解決しようとする課題】上記したように従来の
ヒューズ回路を用いるデータ保護回路は、ヒューズ切断
後にメモリテストを行いたい事情が生じた場合にテスト
モードへの再移行が不可能になるという問題があった。
また、従来の暗号デコード回路を用いるデータ保護回路
は、テスト制御用の暗号信号が第三者に判明した場合に
は容易にテストモードへの移行が可能になり、データ保
護の安全性が低いという問題があった。
ヒューズ回路を用いるデータ保護回路は、ヒューズ切断
後にメモリテストを行いたい事情が生じた場合にテスト
モードへの再移行が不可能になるという問題があった。
また、従来の暗号デコード回路を用いるデータ保護回路
は、テスト制御用の暗号信号が第三者に判明した場合に
は容易にテストモードへの移行が可能になり、データ保
護の安全性が低いという問題があった。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、１チップ・マイコンにおけるＲＯＭや不揮発
性メモリなどのメモリテストを繰り返し行うことが可能
になり、しかも、メモリデータの機密を保護するデータ
保護機能の安全性を高め得るデータ保護回路を提供する
ことを目的とする。
たもので、１チップ・マイコンにおけるＲＯＭや不揮発
性メモリなどのメモリテストを繰り返し行うことが可能
になり、しかも、メモリデータの機密を保護するデータ
保護機能の安全性を高め得るデータ保護回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明は、ＣＰＵとＲＯ
Ｍとメモリとが同一チップ上に形成された１チップ・マ
イクロコンピュータに設けられたデータ保護回路におい
て、上記ＣＰＵ、揮発性メモリ、不揮発性メモリおよび
入出力制御回路に接続された第１のバスラインと、シス
テムプログラムを格納しているＲＯＭに接続された第２
のバスラインと、メモリテスト用プログラムを格納して
いるテスト専用メモリに接続された第３のバスライン
と、複数ビットのセキュリティフラグが入力され、制御
信号が与えられることにより上記セキュリティフラグの
論理レベルを一方向に変化させるように書き込まれ、一
旦書き込まれた後の書き換えが不可能な状態でセキュリ
ティフラグを記憶するセキュリティフラグ記憶回路と、
１チップ・マイクロコンピュータの電源投入により発生
するパワーオンリセット信号を受けた時に前記セキュリ
ティフラグ記憶回路に記憶しているセキュリティフラグ
を読み取り、その内容を認識するセキュリティフラグ監
視回路と、上記セキュリティフラグ監視回路の認識結果
に応じて前記第１のバスラインと第２のバスラインと第
３のバスラインとの接続を制御するバスライン制御回路
とを具備することを特徴とする。
Ｍとメモリとが同一チップ上に形成された１チップ・マ
イクロコンピュータに設けられたデータ保護回路におい
て、上記ＣＰＵ、揮発性メモリ、不揮発性メモリおよび
入出力制御回路に接続された第１のバスラインと、シス
テムプログラムを格納しているＲＯＭに接続された第２
のバスラインと、メモリテスト用プログラムを格納して
いるテスト専用メモリに接続された第３のバスライン
と、複数ビットのセキュリティフラグが入力され、制御
信号が与えられることにより上記セキュリティフラグの
論理レベルを一方向に変化させるように書き込まれ、一
旦書き込まれた後の書き換えが不可能な状態でセキュリ
ティフラグを記憶するセキュリティフラグ記憶回路と、
１チップ・マイクロコンピュータの電源投入により発生
するパワーオンリセット信号を受けた時に前記セキュリ
ティフラグ記憶回路に記憶しているセキュリティフラグ
を読み取り、その内容を認識するセキュリティフラグ監
視回路と、上記セキュリティフラグ監視回路の認識結果
に応じて前記第１のバスラインと第２のバスラインと第
３のバスラインとの接続を制御するバスライン制御回路
とを具備することを特徴とする。
【００１４】
【発明の実施の形態】本発明では、１チップ・マイコン
の電源投入時にセキュリティフラグ監視回路がセキュリ
ティフラグを監視し、セキュリティフラグが出荷前のテ
ストモードであることを認識した場合には、バスライン
制御回路は、バスラインの接続状態をテストモードへの
移行が可能な状態に制御する。これにより、ＣＰＵはテ
スト専用メモリに格納されているメモリテスト用プログ
ラムの内容を実行することが可能になる。
の電源投入時にセキュリティフラグ監視回路がセキュリ
ティフラグを監視し、セキュリティフラグが出荷前のテ
ストモードであることを認識した場合には、バスライン
制御回路は、バスラインの接続状態をテストモードへの
移行が可能な状態に制御する。これにより、ＣＰＵはテ
スト専用メモリに格納されているメモリテスト用プログ
ラムの内容を実行することが可能になる。
【００１５】これに対して、セキュリティフラグが出荷
後の通常動作モードであることを認識した場合には、バ
スライン制御回路は、バスラインからテスト専用メモリ
を切り離した状態に制御する。これにより、テストモー
ドへの移行が不可能になり、ＣＰＵはＲＯＭに格納され
ているプログラムの内容を実行する。
後の通常動作モードであることを認識した場合には、バ
スライン制御回路は、バスラインからテスト専用メモリ
を切り離した状態に制御する。これにより、テストモー
ドへの移行が不可能になり、ＣＰＵはＲＯＭに格納され
ているプログラムの内容を実行する。
【００１６】これに対して、セキュリティフラグが出荷
後のテストモードであることを認識した場合には、バス
ライン制御回路は、バスラインからＲＯＭを切り離した
状態に制御してテストモードへの移行が可能な状態に制
御し、さらに、不揮発性メモリに格納されているデータ
を消去する行われるように制御する。
後のテストモードであることを認識した場合には、バス
ライン制御回路は、バスラインからＲＯＭを切り離した
状態に制御してテストモードへの移行が可能な状態に制
御し、さらに、不揮発性メモリに格納されているデータ
を消去する行われるように制御する。
【００１７】不揮発性メモリのデータを消去した後は、
ＲＯＭを除くメモリのテストが可能になるが、この状態
で第三者がテストモードを利用して１チップ・マイコン
の内部データを読み取ろうとしても、ＲＯＭにはアクセ
スすることができず、不揮発性メモリの正しいデータ
（消去前のデータ）は得られず、意味のないデータしか
得られないので問題はない。
ＲＯＭを除くメモリのテストが可能になるが、この状態
で第三者がテストモードを利用して１チップ・マイコン
の内部データを読み取ろうとしても、ＲＯＭにはアクセ
スすることができず、不揮発性メモリの正しいデータ
（消去前のデータ）は得られず、意味のないデータしか
得られないので問題はない。
【００１８】従って、本発明のデータ保護回路によれ
ば、１チップ・マイコンの出荷前だけでなく出荷後にお
いてもメモリテストを任意かつ容易に繰り返し行うこと
が可能になるので、１チップ・マイコンの信頼性を高め
ることが可能になる。
ば、１チップ・マイコンの出荷前だけでなく出荷後にお
いてもメモリテストを任意かつ容易に繰り返し行うこと
が可能になるので、１チップ・マイコンの信頼性を高め
ることが可能になる。
【００１９】また、暗号デコード回路を用いないので、
テスト制御用の暗号信号が第三者に判明した場合のデー
タの読み出し／書込みなどの問題が全く発生する余地が
なく、データ保護の安全性が非常に高くなる。
テスト制御用の暗号信号が第三者に判明した場合のデー
タの読み出し／書込みなどの問題が全く発生する余地が
なく、データ保護の安全性が非常に高くなる。
【００２０】次に図面を参照して本発明の実施の形態を
詳細に説明する。図１は、本発明の実施の形態に係るデ
ータ保護回路を有する１チップ・マイコンを示してい
る。
詳細に説明する。図１は、本発明の実施の形態に係るデ
ータ保護回路を有する１チップ・マイコンを示してい
る。
【００２１】図１の１チップ・マイコンは、図３を参照
して前述した従来の１チップ・マイコンと比べて、
（１）ＲＯＭ１０とテスト専用メモリ１７がバスライン
制御回路２１を介してバスライン１１に接続されている
点、（２）制御信号入力が与えられることによりセキュ
リティフラグがセキュリティフラグ記憶回路２４に書き
込まれる点、（３）セキュリティフラグをセキュリティ
フラグ監視回路２５により監視し、その監視出力をバス
ライン制御回路２１に供給する点が主として異なり、そ
の他は同じである。
して前述した従来の１チップ・マイコンと比べて、
（１）ＲＯＭ１０とテスト専用メモリ１７がバスライン
制御回路２１を介してバスライン１１に接続されている
点、（２）制御信号入力が与えられることによりセキュ
リティフラグがセキュリティフラグ記憶回路２４に書き
込まれる点、（３）セキュリティフラグをセキュリティ
フラグ監視回路２５により監視し、その監視出力をバス
ライン制御回路２１に供給する点が主として異なり、そ
の他は同じである。
【００２２】即ち、図１において、１０はＣＰＵ、１２
はシステムプログラムや固定データなどを格納するＲＯ
Ｍ、１３はデータ記憶用の揮発性メモリ（ＲＡＭな
ど）、１４はデータ記憶用の不揮発性メモリ（ＥＥＰＲ
ＯＭなど）、１５は入出力制御回路部、１７はメモリテ
スト用プログラムなどを格納しているテスト専用メモリ
（テスト用ＲＯＭなど）である。
はシステムプログラムや固定データなどを格納するＲＯ
Ｍ、１３はデータ記憶用の揮発性メモリ（ＲＡＭな
ど）、１４はデータ記憶用の不揮発性メモリ（ＥＥＰＲ
ＯＭなど）、１５は入出力制御回路部、１７はメモリテ
スト用プログラムなどを格納しているテスト専用メモリ
（テスト用ＲＯＭなど）である。
【００２３】上記ＣＰＵ１０、揮発性メモリ１３、不揮
発性メモリ１４および入出力制御回路１５は第１のバス
ライン１１を介して接続されており、ＲＯＭ１２は第２
のバスライン２２に接続されており、テスト専用メモリ
１７は第３のバスライン２３に接続されている。
発性メモリ１４および入出力制御回路１５は第１のバス
ライン１１を介して接続されており、ＲＯＭ１２は第２
のバスライン２２に接続されており、テスト専用メモリ
１７は第３のバスライン２３に接続されている。
【００２４】１６は上記入出力制御回路１５に接続され
ている入出力端子、１８はテスト用端子、２６は１チッ
プ・マイコンの電源投入によりパワーオンリセット信号
を出力するパワーオンリセット回路である。
ている入出力端子、１８はテスト用端子、２６は１チッ
プ・マイコンの電源投入によりパワーオンリセット信号
を出力するパワーオンリセット回路である。
【００２５】セキュリティフラグ記憶回路２４は、１〜
数ビットのデータ（本例では２ビットのデータＳ１、Ｓ
２）のデータからなるセキュリティフラグを記憶するも
のであり、この場合、最初はそれぞれ“Ｌ”レベルの２
ビットのデータＳ１、Ｓ２を記憶しているが、チップイ
ネーブル信号／ＣＥ入力および書込み／読み出し制御信
号／ＷＲ入力が与えられることにより、電源電位（ＶC
C）ノードから抵抗Ｒを介して与えられる“Ｈ”レベル
をセキュリティフラグの一部として取り込むように構成
されている。つまり、上記制御入力が与えられることに
より、セキュリティフラグの一部のビットデータの論理
レベルが一方向（本例では“Ｌ”レベルから“Ｈ”レベ
ルの方向）に変化するように書き込みが行われ、これを
記憶することが可能になっている。そして、上記セキュ
リティフラグの各ビットＳ１、Ｓ２が一旦“Ｈ”レベル
に書き換えられると、その後の書き換えは不可能な状態
で記憶される。
数ビットのデータ（本例では２ビットのデータＳ１、Ｓ
２）のデータからなるセキュリティフラグを記憶するも
のであり、この場合、最初はそれぞれ“Ｌ”レベルの２
ビットのデータＳ１、Ｓ２を記憶しているが、チップイ
ネーブル信号／ＣＥ入力および書込み／読み出し制御信
号／ＷＲ入力が与えられることにより、電源電位（ＶC
C）ノードから抵抗Ｒを介して与えられる“Ｈ”レベル
をセキュリティフラグの一部として取り込むように構成
されている。つまり、上記制御入力が与えられることに
より、セキュリティフラグの一部のビットデータの論理
レベルが一方向（本例では“Ｌ”レベルから“Ｈ”レベ
ルの方向）に変化するように書き込みが行われ、これを
記憶することが可能になっている。そして、上記セキュ
リティフラグの各ビットＳ１、Ｓ２が一旦“Ｈ”レベル
に書き換えられると、その後の書き換えは不可能な状態
で記憶される。
【００２６】セキュリティフラグ監視回路２５は、前記
パワーオンリセット信号を受けた時に前記セキュリティ
フラグ記憶回路２４に記憶されているセキュリティフラ
グを読み取り、その認識結果をバスライン制御回路２１
に供給するように構成されている。
パワーオンリセット信号を受けた時に前記セキュリティ
フラグ記憶回路２４に記憶されているセキュリティフラ
グを読み取り、その認識結果をバスライン制御回路２１
に供給するように構成されている。
【００２７】バスライン制御回路２１は、上記セキュリ
ティフラグ監視回路２５の認識結果に応じて、前記各バ
スライン１１、２２、２３の接続を制御するように構成
されている。
ティフラグ監視回路２５の認識結果に応じて、前記各バ
スライン１１、２２、２３の接続を制御するように構成
されている。
【００２８】この場合、（ａ）前記セキュリティフラグ
の２ビットＳ１、Ｓ２がそれぞれ“Ｌ”レベル（出荷前
のテストモード）であるとの認識結果を受けると、テス
トモードへの移行が可能となるように制御し、（ｂ）前
記セキュリティフラグの２ビットＳ１、Ｓ２がそれぞれ
対応して“Ｈ”／“Ｌ”レベル（出荷後の通常動作モー
ド）であるとの認識結果を受けると、テストモードへの
移行が不可能となるように制御し、（ｃ）前記セキュリ
ティフラグの２ビットＳ１、Ｓ２がそれぞれ“Ｈ”レベ
ル（出荷後のテストモード）であるとの認識結果を受け
ると、テストモードへの移行が可能となるように制御す
る。
の２ビットＳ１、Ｓ２がそれぞれ“Ｌ”レベル（出荷前
のテストモード）であるとの認識結果を受けると、テス
トモードへの移行が可能となるように制御し、（ｂ）前
記セキュリティフラグの２ビットＳ１、Ｓ２がそれぞれ
対応して“Ｈ”／“Ｌ”レベル（出荷後の通常動作モー
ド）であるとの認識結果を受けると、テストモードへの
移行が不可能となるように制御し、（ｃ）前記セキュリ
ティフラグの２ビットＳ１、Ｓ２がそれぞれ“Ｈ”レベ
ル（出荷後のテストモード）であるとの認識結果を受け
ると、テストモードへの移行が可能となるように制御す
る。
【００２９】次に、上記１チップ・マイコンにおけるデ
ータ保護動作について説明する。上記１チップ・マイコ
ンの生産工程において、セキュリティフラグの各ビット
Ｓ１、Ｓ２は、最初はそれぞれ“Ｌ”レベルである。電
源が投入されてパワーオンリセット信号が立上がると、
セキュリティフラグ監視回路２５がセキュリティフラグ
を読み取り、各ビットＳ１、Ｓ２の論理レベルを認識す
る。そして、セキュリティフラグ監視回路２５は、認識
結果をバスライン制御回路２１に供給する。
ータ保護動作について説明する。上記１チップ・マイコ
ンの生産工程において、セキュリティフラグの各ビット
Ｓ１、Ｓ２は、最初はそれぞれ“Ｌ”レベルである。電
源が投入されてパワーオンリセット信号が立上がると、
セキュリティフラグ監視回路２５がセキュリティフラグ
を読み取り、各ビットＳ１、Ｓ２の論理レベルを認識す
る。そして、セキュリティフラグ監視回路２５は、認識
結果をバスライン制御回路２１に供給する。
【００３０】バスライン制御回路２１は、セキュリティ
フラグの各ビットＳ１、Ｓ２がそれぞれ“Ｌ”レベル
（出荷前のテストモード）であるとの認識結果を受ける
と、前記各バスライン１１、２２、２３を接続した状態
（つまり、ＲＯＭ１２、揮発性メモリ１３、不揮発性メ
モリ１４およびテスト専用メモリ１７を前記ＣＰＵ１０
に接続した状態）に制御する。これにより、テストモー
ドへの移行が可能になり、ＣＰＵ１０はテスト専用メモ
リ１７に格納されているメモリテスト用プログラムの内
容を実行することが可能になる。
フラグの各ビットＳ１、Ｓ２がそれぞれ“Ｌ”レベル
（出荷前のテストモード）であるとの認識結果を受ける
と、前記各バスライン１１、２２、２３を接続した状態
（つまり、ＲＯＭ１２、揮発性メモリ１３、不揮発性メ
モリ１４およびテスト専用メモリ１７を前記ＣＰＵ１０
に接続した状態）に制御する。これにより、テストモー
ドへの移行が可能になり、ＣＰＵ１０はテスト専用メモ
リ１７に格納されているメモリテスト用プログラムの内
容を実行することが可能になる。
【００３１】このメモリテストに際して、ＲＯＭ１２、
揮発性メモリ１３、不揮発性メモリ１４のデータを読み
出す場合には、テスト専用メモリ１７に格納されている
読み出し命令を利用し、読み出しデータを入出力制御回
路１５、入出力端子１６を介して外部に出力する。ま
た、揮発性メモリ１３、不揮発性メモリ１４にデータを
書き込む場合には、外部から入出力端子１６、入出力制
御回路部１５を介して書き込みデータを入力する。
揮発性メモリ１３、不揮発性メモリ１４のデータを読み
出す場合には、テスト専用メモリ１７に格納されている
読み出し命令を利用し、読み出しデータを入出力制御回
路１５、入出力端子１６を介して外部に出力する。ま
た、揮発性メモリ１３、不揮発性メモリ１４にデータを
書き込む場合には、外部から入出力端子１６、入出力制
御回路部１５を介して書き込みデータを入力する。
【００３２】上記メモリテストの終了後に、図２に示す
ように前記信号／ＣＥおよび／ＷＲを与えると、セキュ
リティフラグのビットＳ１は“Ｈ”レベルに書き換えら
れ、ビットＳ２は“Ｌ”レベルのままである。この状態
で上記１チップ・マイコンを出荷するものとする。
ように前記信号／ＣＥおよび／ＷＲを与えると、セキュ
リティフラグのビットＳ１は“Ｈ”レベルに書き換えら
れ、ビットＳ２は“Ｌ”レベルのままである。この状態
で上記１チップ・マイコンを出荷するものとする。
【００３３】この状態になった後は、電源が投入されて
パワーオンリセット信号が立上がり、セキュリティフラ
グ監視回路２５がセキュリティフラグを読み取り、各ビ
ットＳ１、Ｓ２の論理レベル（出荷後の通常動作モー
ド）を認識した結果により、バスライン制御回路２１は
前記第２のバスライン２２を第１のバスライン１１に接
続した状態のままで前記第３のバスライン２３およびテ
スト専用メモリ１７をバスライン１１から切り離した状
態に制御する。
パワーオンリセット信号が立上がり、セキュリティフラ
グ監視回路２５がセキュリティフラグを読み取り、各ビ
ットＳ１、Ｓ２の論理レベル（出荷後の通常動作モー
ド）を認識した結果により、バスライン制御回路２１は
前記第２のバスライン２２を第１のバスライン１１に接
続した状態のままで前記第３のバスライン２３およびテ
スト専用メモリ１７をバスライン１１から切り離した状
態に制御する。
【００３４】これにより、テストモードへの移行が不可
能になり、ＣＰＵ１０は、テスト専用メモリ１７に格納
されているメモリテスト用プログラムの内容を実行する
ことが不可能になり、通常の動作を行う、つまり、ＲＯ
Ｍ１２に格納されているプログラムの内容を実行する。
能になり、ＣＰＵ１０は、テスト専用メモリ１７に格納
されているメモリテスト用プログラムの内容を実行する
ことが不可能になり、通常の動作を行う、つまり、ＲＯ
Ｍ１２に格納されているプログラムの内容を実行する。
【００３５】これに対して、上記状態になった後に生産
者あるいはユーザーによるメモリテストを行いたい事情
が生じた場合に、図２に示すように前記信号／ＣＥおよ
び／ＷＲを与えると、セキュリティフラグのビットＳ１
は“Ｈ”レベルのままであり、ビットＳ２は“Ｈ”レベ
ルに書き換えられ、テストモードへの再移行が可能にな
る。即ち、この状態で電源が投入されてパワーオンリセ
ット信号が立上がり、セキュリティフラグ監視回路２５
がセキュリティフラグを読み取り、各ビットＳ１、Ｓ２
の論理レベル（出荷後のテストモード）を認識した結果
により、バスライン制御回路２１は前記第３のバスライ
ン２３を第１のバスライン１１に接続した状態のままで
前記第２のバスライン２２およびＲＯＭ１２をバスライ
ン１１から切り離した状態に制御する。さらに、バスラ
イン制御回路２１は、ＣＰＵ１０が最初に実行すべき命
令のアドレスを特定のアドレスに切り換える。
者あるいはユーザーによるメモリテストを行いたい事情
が生じた場合に、図２に示すように前記信号／ＣＥおよ
び／ＷＲを与えると、セキュリティフラグのビットＳ１
は“Ｈ”レベルのままであり、ビットＳ２は“Ｈ”レベ
ルに書き換えられ、テストモードへの再移行が可能にな
る。即ち、この状態で電源が投入されてパワーオンリセ
ット信号が立上がり、セキュリティフラグ監視回路２５
がセキュリティフラグを読み取り、各ビットＳ１、Ｓ２
の論理レベル（出荷後のテストモード）を認識した結果
により、バスライン制御回路２１は前記第３のバスライ
ン２３を第１のバスライン１１に接続した状態のままで
前記第２のバスライン２２およびＲＯＭ１２をバスライ
ン１１から切り離した状態に制御する。さらに、バスラ
イン制御回路２１は、ＣＰＵ１０が最初に実行すべき命
令のアドレスを特定のアドレスに切り換える。
【００３６】これにより、テストモードへの移行が不可
能になり、ＣＰＵ１０は上記特定のアドレスの内容を実
行することが可能になる。このアドレスには、前記不揮
発性メモリ１４に格納されているデータを消去するプロ
グラムが組み込まれているので、不揮発性メモリ１４の
データを消去する動作が行われる。
能になり、ＣＰＵ１０は上記特定のアドレスの内容を実
行することが可能になる。このアドレスには、前記不揮
発性メモリ１４に格納されているデータを消去するプロ
グラムが組み込まれているので、不揮発性メモリ１４の
データを消去する動作が行われる。
【００３７】不揮発性メモリ１４のデータを消去した後
は、ＲＯＭ１２を除くメモリのテストが可能になるが、
この状態で第三者がテストモードを利用して１チップ・
マイコンの内部データを読み取ろうとしても、ＲＯＭ１
２にはアクセスすることができず、不揮発性メモリ１４
の正しいデータ（消去前のデータ）は得られず、意味の
ないデータしか得られないので問題はない。
は、ＲＯＭ１２を除くメモリのテストが可能になるが、
この状態で第三者がテストモードを利用して１チップ・
マイコンの内部データを読み取ろうとしても、ＲＯＭ１
２にはアクセスすることができず、不揮発性メモリ１４
の正しいデータ（消去前のデータ）は得られず、意味の
ないデータしか得られないので問題はない。
【００３８】また、上記したようにＲＯＭ１２を除くメ
モリのテストが可能な状態で第三者がテストモードを利
用して１チップ・マイコンの内部データを不正に書き換
えたとしても、この後に電源が投入されてパワーオンリ
セット信号が立上がると、常にテストモードに移行し、
再び前記不揮発性メモリ１４のデータを消去する動作が
行われるので、１チップ・マイコンの本来的な動作が不
可能になる。
モリのテストが可能な状態で第三者がテストモードを利
用して１チップ・マイコンの内部データを不正に書き換
えたとしても、この後に電源が投入されてパワーオンリ
セット信号が立上がると、常にテストモードに移行し、
再び前記不揮発性メモリ１４のデータを消去する動作が
行われるので、１チップ・マイコンの本来的な動作が不
可能になる。
【００３９】従って、上記実施の形態におけるデータ保
護回路によれば、１チップ・マイコンの出荷前だけでな
く出荷後においてもメモリテストを任意かつ容易に繰り
返し行うことが可能になるので、１チップ・マイコンの
信頼性を高めることが可能になる。
護回路によれば、１チップ・マイコンの出荷前だけでな
く出荷後においてもメモリテストを任意かつ容易に繰り
返し行うことが可能になるので、１チップ・マイコンの
信頼性を高めることが可能になる。
【００４０】また、暗号デコード回路を用いないので、
テスト制御用の暗号信号が第三者に判明した場合のデー
タの読み出し／書込みなどの問題が全く発生する余地が
なく、データ保護の安全性が非常に高くなる。
テスト制御用の暗号信号が第三者に判明した場合のデー
タの読み出し／書込みなどの問題が全く発生する余地が
なく、データ保護の安全性が非常に高くなる。
【００４１】なお、前記バスライン制御回路２１がＣＰ
Ｕ１０の最初に実行すべき命令のアドレスを特定のアド
レスに切り換える処理に代えて、前記セキュリティフラ
グ監視回路２５が出荷後のテストモードを認識した場合
に前記不揮発性メモリ１４のデータを消去する信号を出
力するように変更してもよい。
Ｕ１０の最初に実行すべき命令のアドレスを特定のアド
レスに切り換える処理に代えて、前記セキュリティフラ
グ監視回路２５が出荷後のテストモードを認識した場合
に前記不揮発性メモリ１４のデータを消去する信号を出
力するように変更してもよい。
【００４２】なお、上記実施の形態では、テスト専用メ
モリ１７を内蔵し、それに格納されているメモリテスト
用プログラムの内容を実行することよりメモリテストを
行う１チップ・マイコンを示したが、本発明は上記実施
の形態に限られない。
モリ１７を内蔵し、それに格納されているメモリテスト
用プログラムの内容を実行することよりメモリテストを
行う１チップ・マイコンを示したが、本発明は上記実施
の形態に限られない。
【００４３】例えばテスト専用メモリ１７を内蔵しない
場合には、テストモードに移行した後に、ＣＰＵ１０を
バスライン１１から完全に切り離し、入出力制御回路部
１５も制御し、全てのメモリに対するアクセスを入出力
端子から直接に制御するように切り換え、各メモリに対
するデータの読み出し／書込みが可能になる。
場合には、テストモードに移行した後に、ＣＰＵ１０を
バスライン１１から完全に切り離し、入出力制御回路部
１５も制御し、全てのメモリに対するアクセスを入出力
端子から直接に制御するように切り換え、各メモリに対
するデータの読み出し／書込みが可能になる。
【００４４】この場合には、セキュリティフラグ監視回
路２５が出荷後のテストモードを認識した場合に不揮発
性メモリ１４のデータを消去する信号を出力するように
する。
路２５が出荷後のテストモードを認識した場合に不揮発
性メモリ１４のデータを消去する信号を出力するように
する。
【００４５】
【発明の効果】上述したように本発明によれば、１チッ
プ・マイコンにおけるＲＯＭや不揮発性メモリなどのテ
ストを繰り返し行うことが可能になり、しかも、メモリ
データの機密を保護するデータ保護機能の安全性を高め
得るデータ保護回路を提供することができる。
プ・マイコンにおけるＲＯＭや不揮発性メモリなどのテ
ストを繰り返し行うことが可能になり、しかも、メモリ
データの機密を保護するデータ保護機能の安全性を高め
得るデータ保護回路を提供することができる。
【図１】本発明の実施の形態に係るデータ保護回路を有
する１チップ・マイコンを示すブロック図。
する１チップ・マイコンを示すブロック図。
【図２】図１の１チップ・マイコンにおけるセキュリテ
ィフラグの書き換え制御動作を示す波形図。
ィフラグの書き換え制御動作を示す波形図。
【図３】従来のデータ保護回路を有する１チップ・マイ
コンを示すブロック図。
コンを示すブロック図。
１０…ＣＰＵ、 １１…第１のバスライン、 １２…ＲＯＭ、 １３…揮発性メモリ、 １４…不揮発性メモリ、 １５…入出力制御回路部、 １６…入出力端子、 １７…テスト専用メモリ、 １８…テスト用端子、 ２１…バスライン制御回路、 ２２…第２のバスライン、 ２３…第３のバスライン、 ２４…セキュリティフラグ記憶回路、 ２５…セキュリティフラグ監視回路、 ２６…パワーオンリセット回路。
Claims (6)
- 【請求項１】 ＣＰＵとＲＯＭとメモリとが同一チップ
上に形成された１チップ・マイクロコンピュータに設け
られたデータ保護回路において、上記ＣＰＵ、揮発性メ
モリ、不揮発性メモリおよび入出力制御回路に接続され
た第１のバスラインと、システムプログラムを格納して
いるＲＯＭに接続された第２のバスラインと、メモリテ
スト用プログラムを格納しているテスト専用メモリに接
続された第３のバスラインと、複数ビットのセキュリテ
ィフラグが入力され、制御信号が与えられることにより
上記セキュリティフラグの論理レベルが一方向に変化す
るように書き込まれ、一旦書き込まれた後の書き換えが
不可能な状態でセキュリティフラグを記憶するセキュリ
ティフラグ記憶回路と、１チップ・マイクロコンピュー
タの電源投入によりパワーオンリセット信号を出力する
パワーオンリセット回路と、前記パワーオンリセット信
号を受けた時に前記セキュリティフラグ記憶回路に記憶
しているセキュリティフラグを読み取り、その内容を認
識するセキュリティフラグ監視回路と、上記セキュリテ
ィフラグ監視回路の認識結果に応じて前記第１のバスラ
インと第２のバスラインと第３のバスラインとの接続を
制御し、前記セキュリティフラグが出荷前のテストモー
ドである場合にはテストモードへの移行が可能となるよ
うに制御し、前記セキュリティフラグが出荷後の通常動
作モードである場合にはテストモードへの移行が不可能
となるように制御し、前記セキュリティフラグが出荷後
のテストモードである場合には前記ＲＯＭを第２のバス
ラインから切り離した状態でのテストモードへの移行が
可能となるように制御するバスライン制御回路とを具備
することを特徴とするデータ保護回路。 - 【請求項２】 請求項１記載のデータ保護回路におい
て、前記セキュリティフラグ記憶回路は、チップイネー
ブル信号入力および書込み／読み出し制御信号入力の論
理レベルの組み合わせに応じて前記複数ビットのセキュ
リティフラグが所定のパターンとなるように書き換えら
れることを特徴とするデータ保護回路。 - 【請求項３】 請求項１記載のデータ保護回路におい
て、前記バスライン制御回路は、前記セキュリティフラ
グが出荷後のテストモードである場合には、さらに、前
記ＣＰＵが最初に実行すべき命令のアドレスを特定のア
ドレスに切り換えるように制御し、前記ＣＰＵは上記特
定のアドレスの内容を実行することことにより、前記不
揮発性メモリに格納されているデータを消去するように
制御することを特徴とするデータ保護回路。 - 【請求項４】 請求項１記載のデータ保護回路におい
て、前記セキュリティフラグ監視回路は、前記セキュリ
ティフラグが出荷後のテストモードである場合には、さ
らに、前記不揮発性メモリのデータを消去する信号を出
力すことを特徴とするデータ保護回路。 - 【請求項５】 ＣＰＵとＲＯＭとメモリとが同一チップ
上に形成された１チップ・マイクロコンピュータに設け
られたデータ保護回路において、上記ＣＰＵ、揮発性メ
モリ、不揮発性メモリおよび入出力制御回路に接続され
た第１のバスラインと、システムプログラムを格納して
いるＲＯＭに接続された第２のバスラインと、複数ビッ
トのセキュリティフラグが入力され、制御信号が与えら
れることにより上記セキュリティフラグの論理レベルを
一方向に変化させるように書き込まれ、一旦書き込まれ
た後の書き換えが不可能な状態でセキュリティフラグを
記憶するセキュリティフラグ記憶回路と、１チップ・マ
イクロコンピュータの電源投入によりパワーオンリセッ
ト信号を出力するパワーオンリセット回路と、前記パワ
ーオンリセット信号を受けた時に前記セキュリティフラ
グ記憶回路に記憶しているセキュリティフラグを読み取
り、その内容を認識するセキュリティフラグ監視回路
と、上記セキュリティフラグ監視回路の認識結果に応じ
て前記第１のバスラインと前記ＣＰＵとの接続を制御
し、前記セキュリティフラグが出荷前のテストモードで
ある場合には前記第１のバスラインから前記ＣＰＵを完
全に切り離すと共に前記入出力制御回路部を制御して全
てのメモリに対するアクセスを入出力端子から直接に制
御するように切り換えることによりテストモードへの移
行が可能となるように制御し、前記セキュリティフラグ
が出荷後の通常動作モードである場合にはテストモード
への移行が不可能となるように制御し、前記セキュリテ
ィフラグが出荷後のテストモードである場合には前記Ｒ
ＯＭを第２のバスラインから切り離した状態でのテスト
モードへの移行が可能となるように制御するバスライン
制御回路とを具備することを特徴とするデータ保護回
路。 - 【請求項６】 請求項５記載のデータ保護回路におい
て、前記セキュリティフラグ監視回路は、前記セキュリ
ティフラグが出荷後のテストモードである場合には、さ
らに、前記不揮発性メモリのデータを消去する信号を出
力することを特徴とするデータ保護回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00849996A JP3461234B2 (ja) | 1996-01-22 | 1996-01-22 | データ保護回路 |
| TW086100549A TW464804B (en) | 1996-01-22 | 1997-01-20 | Data protection circuit |
| US08/785,297 US5826007A (en) | 1996-01-22 | 1997-01-21 | Memory data protection circuit |
| KR1019970001741A KR100246873B1 (ko) | 1996-01-22 | 1997-01-22 | 데이터 보호회로 |
| CN97101883A CN1078721C (zh) | 1996-01-22 | 1997-01-22 | 数据保护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00849996A JP3461234B2 (ja) | 1996-01-22 | 1996-01-22 | データ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198316A true JPH09198316A (ja) | 1997-07-31 |
| JP3461234B2 JP3461234B2 (ja) | 2003-10-27 |
Family
ID=11694816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00849996A Expired - Lifetime JP3461234B2 (ja) | 1996-01-22 | 1996-01-22 | データ保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5826007A (ja) |
| JP (1) | JP3461234B2 (ja) |
| KR (1) | KR100246873B1 (ja) |
| CN (1) | CN1078721C (ja) |
| TW (1) | TW464804B (ja) |
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| JP2017059797A (ja) * | 2015-09-18 | 2017-03-23 | 東芝情報システム株式会社 | 半導体装置 |
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|---|---|---|---|---|
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