JPH04313891A - Ｉｃカード - Google Patents

Ｉｃカード

Info

Publication number
JPH04313891A
JPH04313891A JP3079391A JP7939191A JPH04313891A JP H04313891 A JPH04313891 A JP H04313891A JP 3079391 A JP3079391 A JP 3079391A JP 7939191 A JP7939191 A JP 7939191A JP H04313891 A JPH04313891 A JP H04313891A
Authority
JP
Japan
Prior art keywords
memory semiconductor
signal line
card
enable signal
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3079391A
Other languages
English (en)
Other versions
JP2837970B2 (ja
Inventor
Yoshikado Sanemitsu
良門 實光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7939191A priority Critical patent/JP2837970B2/ja
Priority to DE69215417T priority patent/DE69215417T2/de
Priority to US07/866,488 priority patent/US5343030A/en
Priority to EP92303260A priority patent/EP0508829B1/en
Publication of JPH04313891A publication Critical patent/JPH04313891A/ja
Application granted granted Critical
Publication of JP2837970B2 publication Critical patent/JP2837970B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
    • G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
    • G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
    • G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/357—Cards having a plurality of specified features

Landscapes

  • Engineering & Computer Science (AREA)
  • Business, Economics & Management (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Accounting & Taxation (AREA)
  • Strategic Management (AREA)
  • General Business, Economics & Management (AREA)
  • Theoretical Computer Science (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＩＣカードに係り、
特にコマンド入力タイプの電気的書き込み及び一括消去
可能なメモリ半導体素子を複数個内蔵するＩＣカードに
関する。
【０００２】
【従来の技術】図２は従来のこの種のＩＣカードの回路
構成を示すブロック図である。アドレスデコーダ１に、
互いに同様の構成を有する二つのメモリ半導体素子２及
び３が接続されている。これらのメモリ半導体素子２及
び３は、それぞれ外部からコマンドを入力してそのコマ
ンドにより動作モードが決定されるコマンド入力タイプ
の素子であると共に電気的書き込み及び一括消去をする
ことができる。アドレスデコーダ１にはアドレスバス７
のうちの一部の信号線７ａとカードイネーブル信号線６
とが接続されている。各メモリ半導体素子２及び３には
、それぞれアドレスバス７、読み出し制御信号線８、書
き込み制御信号線９、データバス１０及びプログラム電
源線１１が接続されている。また、アドレスデコーダ１
とメモリ半導体素子２及び３とがそれぞれチップイネー
ブル信号線１２及び１３により接続されている。カード
イネーブル信号線６、読み出し制御信号線８及び書き込
み制御信号線９はそれぞれ抵抗１６、１７及び１８によ
り電源にプルアップされている。
【０００３】ここで、メモリ半導体素子２の内部構成を
図３に示す。メモリセルアレイ２０にＸアドレスデコー
ダ２１及びＹアドレスデコーダ２２を介してアドレスバ
ス７が接続されると共にデータ入出力回路２４を介して
データバス１０が接続されている。データバス１０には
コマンドラッチ回路２５も接続されており、さらにＸア
ドレスデコーダ２１、Ｙアドレスデコーダ２２、データ
入出力回路２４及びコマンドラッチ回路２５に制御論理
回路２３が接続されている。この制御論理回路２３にチ
ップイネーブル信号線１２、読み出し制御信号線８、書
き込み制御信号線９及びプログラム電源線１１が接続さ
れている。
【０００４】このメモリ半導体素子２の読み出し時には
、チップイネーブル信号線１２を“Ｌ”レベル、読み出
し制御信号線８を“Ｌ”レベル、書き込み制御信号線９
を“Ｈ”レベルにすると共にプログラム電源線１１に通
常の電源電圧を印加する。そして、アドレスバス７上に
所望のアドレスを指定すると、そのアドレスに対応する
メモリセルがＸアドレスデコーダ２１及びＹアドレスデ
コーダ２２によりメモリセルアレイ２０の中から選択さ
れ、そのメモリセルに記憶されていたデータがデータ入
出力回路２４を介してデータバス１０に出力される。
【０００５】一方、書き込み及び一括消去の場合は、プ
ログラム電源線１１のプログラム電圧を印加し、チップ
イネーブル信号線１２を“Ｌ”レベル、読み出し制御信
号線８を“Ｈ”レベル、書き込み制御信号線９を“Ｌ”
レベルにする。この状態で、データバス１０からコマン
ドを入力すると、コマンドはコマンドラッチ回路２５に
保持され、このコマンドの内容により書き込みとなるか
一括消去となるかが決定される。
【０００６】そして、書き込みの場合は、チップイネー
ブル信号線１２を“Ｌ”レベル、読み出し制御信号線８
を“Ｈ”レベル、書き込み制御信号線９を“Ｌ”レベル
としてデータバス１０にデータを入力することによりこ
れを所望のアドレスのメモリセルに書き込み、さらにチ
ップイネーブル信号線１２を“Ｌ”レベル、読み出し制
御信号線８を“Ｌ”レベル、書き込み制御信号線９を“
Ｈ”レベルとして書き込んだデータをデータバス１０上
に読み出し、所定のアルゴリズムによりベリファイを行
う。
【０００７】また、一括消去の場合は、書き込みの場合
と同様にチップイネーブル信号線１２を“Ｌ”レベル、
読み出し制御信号線８を“Ｈ”レベル、書き込み制御信
号線９を“Ｌ”レベルとしてメモリセルアレイ２０内の
全てのメモリセルの内容を消去した後、チップイネーブ
ル信号線１２を“Ｌ”レベル、読み出し制御信号線８を
“Ｌ”レベル、書き込み制御信号線９を“Ｈ”レベルと
して書き込み動作のときとは異なるアルゴリズムにより
一括消去のベリファイを行う。
【０００８】なお、チップイネーブル信号線１２が“Ｈ
”レベルの場合には、他の信号線のレベルに拘わらずに
メモリ半導体素子２は非活性な状態となり、いずれの動
作をも行わない。
【０００９】このようなメモリ半導体素子２及び３を内
蔵した図２のＩＣカードを作動させるときには、プログ
ラム電源線１１に所定の電圧を印加すると共にカードイ
ネーブル信号線６を“Ｌ”レベルとするが、このカード
イネーブル信号は信号線７ａを介してアドレスデコーダ
１に入力されるアドレス信号の一部に基づいてデコード
される。その結果、アドレス信号により指定されるアド
レスに応じてメモリ半導体素子２及び３のうちいずれか
一方にアドレスデコーダ１から“Ｌ”レベルのチップイ
ネーブル信号が出力され、そのメモリ半導体素子が活性
状態となる。これにより、上述した各動作を行うことが
可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、アドレ
スデコーダ１はメモリ半導体素子２及び３に接続されて
いるチップイネーブル信号線１２及び１３の内いずれか
一方を“Ｌ”レベル、他方を“Ｈ”レベルとするので、
ＩＣカード内の全てのメモリ半導体素子２及び３の記憶
内容を消去しようとする場合には、メモリ半導体素子２
及び３を一つずつ動作させて消去しなければならず、Ｉ
Ｃカード全体としての一括消去ができないという問題点
があった。このため、多数のメモリ半導体素子を内蔵す
るＩＣカードでは、カード全体の記憶内容の消去に多大
の時間と手間を要していた。この発明はこのような問題
点を解消するためになされたもので、内蔵する全てのメ
モリ半導体素子の記憶内容を一括消去することができる
ＩＣカードを提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るＩＣカー
ドは、外部から入力されたコマンドに基づいて動作モー
ドが決定され且つ電気的書き込み及び一括消去可能な複
数のメモリ半導体素子と、アドレス信号に基づいてカー
ドイネーブル信号をデコードし、前記複数のメモリ半導
体素子のうちの一つに選択的にチップイネーブル信号を
出力するアドレスデコーダと、外部から入力されたコマ
ンドが所定のコマンドであるときに前記アドレスデコー
ダのデコード動作を禁止することによりカードイネーブ
ル信号をチップイネーブル信号として全てのメモリ半導
体素子に供給させるデコード禁止手段とを備えたもので
ある。
【００１２】
【作用】この発明においては、外部から入力されたコマ
ンドが所定のコマンドであるときに、デコード禁止手段
がアドレスデコーダのデコード動作を禁止し、これによ
りカードイネーブル信号をチップイネーブル信号として
全てのメモリ半導体素子に供給させる。
【００１３】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例に係るＩＣカー
ドの回路構成を示すブロック図である。アドレスデコー
ダ３１に、互いに同様の構成を有する二つのメモリ半導
体素子２及び３が接続されている。これらのメモリ半導
体素子２及び３は、それぞれ外部からコマンドを入力し
てそのコマンドにより動作モードが決定されるコマンド
入力タイプの素子であると共に電気的書き込み及び一括
消去をすることができる。アドレスデコーダ３１にはア
ドレスバス７のうちの一部の信号線７ａとカードイネー
ブル信号線６と読み出し制御信号線８が接続されている
。各メモリ半導体素子２及び３には、それぞれアドレス
バス７、読み出し制御信号線８、書き込み制御信号線９
、データバス１０及びプログラム電源線１１が接続され
ている。また、アドレスデコーダ３１とメモリ半導体素
子２及び３とがそれぞれチップイネーブル信号線１２及
び１３により接続されている。また、カードイネーブル
信号線６、読み出し制御信号線８及び書き込み制御信号
線９はそれぞれ抵抗１６、１７及び１８により電源にプ
ルアップされている。
【００１４】また、このＩＣカードはコマンドデコーダ
４を有しており、コマンドデコーダ４にカードイネーブ
ル信号線６、書き込み制御信号線９、データバス１０及
びプログラム電源線１１が接続されている。コマンドデ
コーダ４の出力１４がラッチ回路５に接続され、ラッチ
回路５の出力１５がアドレスデコーダ３１に接続されて
いる。さらに、ラッチ回路５には書き込み制御信号線９
が接続されている。これらコマンドデコーダ４及びラッ
チ回路５によりデコード禁止手段が形成されている。な
お、メモリ半導体素子２及び３はそれぞれ図３に示した
ものと同様の内部構成を有している。
【００１５】コマンドデコーダ４は、カードイネーブル
信号線６及び書き込み制御信号線９が共に“Ｌ”レベル
で且つプログラム電源線１１にプログラム電圧が印加さ
れたときに、データバス１０に入力されたデータをデコ
ードし、その内容が一括消去を示す特定のコードである
場合に出力１４を“Ｈ”レベルとする。ラッチ回路５は
、コマンドデコーダ４の出力を書き込み制御信号線９の
立ち上がりでラッチし、これを出力する。アドレスデコ
ーダ３１は、ラッチ回路５の出力１５が“Ｌ”レベルの
とき、及びラッチ回路５の出力１５が“Ｈ”レベルで且
つ読み出し制御信号線８が“Ｌ”レベルであるときは、
通常の動作モードとなり、信号線７ａを介して入力され
る一部のアドレス信号に基づいてメモリ半導体素子２及
び３のいずれか一方を選択し、カードイネーブル信号線
６に入力されたカードイネーブル信号をチップイネーブ
ル信号としてチップイネーブル信号線１２あるいは１３
に出力する。一方、ラッチ回路５の出力１５及び読み出
し制御信号線８が共に“Ｈ”レベルのときには、信号線
７ａを介して入力される一部のアドレス信号に拘わらず
、カードイネーブル信号をそのままチップイネーブル信
号として双方のチップイネーブル信号線１２及び１３に
出力する。すなわち、このときアドレスデコーダ３１の
デコード動作が禁止される。
【００１６】次に、このＩＣカードの動作について説明
する。まず、読み出し動作及び書き込み動作を行うとき
には、データバス１０を介して読み出しコマンドあるい
は書き込みコマンドが入力される。これらのコマンドに
対しては、コマンドデコーダ４はその出力１４を“Ｈ”
レベルとすることはない。すなわち、ラッチ回路５の出
力１５は“Ｌ”レベルのままであるので、アドレスデコ
ーダ３１は通常の動作モードとなり、アドレス信号に基
づいてメモリ半導体素子２及び３のいずれか一方を選択
する。従って、図２に示した従来のＩＣカードと同様に
して読み出し動作及び書き込み動作を行うことができる
。
【００１７】次に、一括消去動作を行うときには、プロ
グラム電源線１１にプログラム電圧を印加すると共にカ
ードイネーブル信号線６及び書き込み制御信号線９を“
Ｌ”レベル、読み出し制御信号線８を“Ｈ”レベルにし
、この状態でデータバス１０を介して一括消去を示す特
定のコードのデータを入力する。その結果、コマンドデ
コーダ４は出力１４を“Ｈ”レベルとし、ラッチ回路５
を介してアドレスデコーダ３１に“Ｈ”レベルの信号が
入力される。このとき、読み出し制御信号線８も“Ｈ”
レベルであるので、アドレスデコーダ３１はデコード禁
止のモードとなり、アドレスデコーダ３１からチップイ
ネーブル信号線１２及び１３の双方に“Ｌ”レベルのチ
ップイネーブル信号が出力され、双方のメモリ半導体素
子２及び３は共に活性状態となる。従って、データバス
１０を介して一括消去のコマンドを入力することにより
、メモリ半導体素子２及び３の記憶内容は同時に一括消
去されることとなる。
【００１８】その後、カードイネーブル信号線６を“Ｌ
”レベル、読み出し制御信号線８を“Ｌ”レベル、書き
込み制御信号線９を“Ｈ”レベルとして一括消去のベリ
ファイを行う。このとき、ラッチ回路５の出力１５は“
Ｈ”レベルのままであるので、アドレスデコーダ３１は
通常の動作モードとなり、アドレス信号に基づいてメモ
リ半導体素子２及び３のいずれか一方を選択する。従っ
て、正常なベリファイ動作を行うことができる。
【００１９】なお、上記の実施例では、二つのメモリ半
導体素子２及び３を内蔵したＩＣカードについて述べた
が、ＩＣカードが三つ以上のメモリ半導体素子を内蔵し
ていても同様の効果が得られる。また、メモリ半導体素
子２及び３は通常の電源電圧とプログラム電圧との二種
類の電源電圧を使用しているが、コマンド入力によって
その動作モードが決定されるタイプのメモリ半導体素子
であれば、単一電源動作のメモリ半導体素子であっても
よい。さらに、メモリ半導体素子の動作モードとしては
、読み出し、書き込み及び一括消去の三つに限定される
ものではなく、例えば部分消去等の他のモードが含まれ
ていてもよい。
【００２０】
【発明の効果】以上説明したように、この発明に係るＩ
Ｃカードは、外部から入力されたコマンドに基づいて動
作モードが決定され且つ電気的書き込み及び一括消去可
能な複数のメモリ半導体素子と、アドレス信号に基づい
てカードイネーブル信号をデコードし、前記複数のメモ
リ半導体素子のうちの一つに選択的にチップイネーブル
信号を出力するアドレスデコーダと、外部から入力され
たコマンドが所定のコマンドであるときに前記アドレス
デコーダのデコード動作を禁止することによりカードイ
ネーブル信号をチップイネーブル信号として全てのメモ
リ半導体素子に供給させるデコード禁止手段とを備えて
いるので、内蔵する全てのメモリ半導体素子の記憶内容
を一括消去することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＩＣカードの回路構
成を示すブロック図である。
【図２】従来のＩＣカードの回路構成を示すブロック図
である。
【図３】この発明で用いられるメモリ半導体素子の内部
構成を示す回路図である。
【符号の説明】
２　　　　メモリ半導体素子 ３　　　　メモリ半導体素子 ４　　　　コマンドデコーダ ５　　　　ラッチ回路 ３１　　アドレスデコーダ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　外部から入力されたコマンドに基づい
    て動作モードが決定され且つ電気的書き込み及び一括消
    去可能な複数のメモリ半導体素子と、アドレス信号に基
    づいてカードイネーブル信号をデコードし、前記複数の
    メモリ半導体素子のうちの一つに選択的にチップイネー
    ブル信号を出力するアドレスデコーダと、外部から入力
    されたコマンドが所定のコマンドであるときに前記アド
    レスデコーダのデコード動作を禁止することによりカー
    ドイネーブル信号をチップイネーブル信号として全ての
    メモリ半導体素子に供給させるデコード禁止手段とを備
    えたことを特徴とするＩＣカード。
JP7939191A 1991-04-12 1991-04-12 Ｉｃカード Expired - Lifetime JP2837970B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7939191A JP2837970B2 (ja) 1991-04-12 1991-04-12 Ｉｃカード
DE69215417T DE69215417T2 (de) 1991-04-12 1992-04-10 IC-Karte
US07/866,488 US5343030A (en) 1991-04-12 1992-04-10 IC card having flash erase means
EP92303260A EP0508829B1 (en) 1991-04-12 1992-04-10 IC card

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7939191A JP2837970B2 (ja) 1991-04-12 1991-04-12 Ｉｃカード

Publications (2)

Publication Number Publication Date
JPH04313891A true JPH04313891A (ja) 1992-11-05
JP2837970B2 JP2837970B2 (ja) 1998-12-16

Family

ID=13688567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7939191A Expired - Lifetime JP2837970B2 (ja) 1991-04-12 1991-04-12 Ｉｃカード

Country Status (4)

Country Link
US (1) US5343030A (ja)
EP (1) EP0508829B1 (ja)
JP (1) JP2837970B2 (ja)
DE (1) DE69215417T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442091B1 (ko) * 2002-07-09 2004-07-27 삼성전자주식회사 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07200767A (ja) * 1993-12-28 1995-08-04 Mitsubishi Electric Corp メモリカード
KR0167644B1 (ko) * 1995-11-30 1999-02-01 김광호 다수의 통신 전송 방식을 선택적으로 사용하기 위한 통신시스템
JP3743173B2 (ja) 1998-09-08 2006-02-08 富士通株式会社 半導体集積回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3318123A1 (de) * 1983-05-18 1984-11-22 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung mit einem datenspeicher und einer ansteuereinheit zum auslesen, schreiben und loeschen des speichers
US4631670A (en) * 1984-07-11 1986-12-23 Ibm Corporation Interrupt level sharing
JPS61253695A (ja) * 1985-05-07 1986-11-11 Hitachi Ltd 半導体記憶装置
US4931997A (en) * 1987-03-16 1990-06-05 Hitachi Ltd. Semiconductor memory having storage buffer to save control data during bulk erase
US4970692A (en) * 1987-09-01 1990-11-13 Waferscale Integration, Inc. Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin
KR900019027A (ko) * 1988-05-23 1990-12-22 미다 가쓰시게 불휘발성 반도체 기억장치
US5200600A (en) * 1988-08-29 1993-04-06 Hitachi Maxell, Ltd. IC card and method for writing information therein
JPH0283892A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体記憶装置
JPH07114077B2 (ja) * 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
JPH0365745A (ja) * 1989-08-03 1991-03-20 Mitsubishi Electric Corp Ｉｃカード
JP2854680B2 (ja) * 1990-06-15 1999-02-03 株式会社東芝 Ｉｃメモリカード
KR940006611B1 (ko) * 1990-08-20 1994-07-23 삼성전자 주식회사 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442091B1 (ko) * 2002-07-09 2004-07-27 삼성전자주식회사 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩

Also Published As

Publication number Publication date
US5343030A (en) 1994-08-30
JP2837970B2 (ja) 1998-12-16
DE69215417D1 (de) 1997-01-09
EP0508829A1 (en) 1992-10-14
EP0508829B1 (en) 1996-11-27
DE69215417T2 (de) 1997-03-27

Similar Documents

Publication Publication Date Title
US5295108A (en) Electrically erasable and programmable read only memory device with simple controller for selecting operational sequences after confirmation
KR940002754B1 (ko) 반도체 집적회로 장치의 제어방법
KR100810182B1 (ko) 불휘발성 메모리장치
US7155589B2 (en) Permanent memory block protection in a flash memory device
US5991849A (en) Rewriting protection of a size varying first region of a reprogrammable non-volatile memory
US20060140027A1 (en) Semiconductor memory device and method of operating the same
JPH1050078A (ja) 電気的に消去およびプログラムが可能なリード・オンリ・メモリの消去およびプログラミング保護方法および装置
JPH08263996A (ja) 半導体メモリ装置の動作モード制御方法とその回路
US5694611A (en) Microcomputer including internal and direct external control of EEPROM and method of making the microcomputer
JP2837970B2 (ja) Ｉｃカード
KR100242453B1 (ko) 반도체 장치
US7898860B2 (en) Semiconductor memory device and method of controlling semiconductor memory device
US6842371B2 (en) Permanent master block lock in a memory device
US20030076730A1 (en) Nonvolatile semiconductor memory device of dual-operation type with data protection function
JPH06215590A (ja) フラッシュ消去型不揮発性メモリ
US20050141275A1 (en) Flash memory device
JP3370804B2 (ja) 半導体メモリ装置
US20030075716A1 (en) Semiconductor device with high speed switching of test modes
KR940006075B1 (ko) 반도체집적회로
JPH02205354A (ja) 半導体集積回路装置
JPH0697442B2 (ja) マイクロコンピユ−タ
JPH04267448A (ja) マイクロコンピュータ
KR19990065224A (ko) 내부적으로 프로그램 패스/페일이 검출 가능한 플래시 메모리장치
JPH04370856A (ja) メモリ回路
JPH04336694A (ja) メモリーカード