KR100810182B1

KR100810182B1 - 불휘발성 메모리장치

Info

Publication number: KR100810182B1
Application number: KR1020010080349A
Authority: KR
Inventors: 고토우히로유키; 시오타시게마사; 타무라타카유키; 시부야히로후미; 나카무라야스히로
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시키가이샤 히타치초에루.에스.아이.시스테무즈
Priority date: 2000-12-28
Filing date: 2001-12-18
Publication date: 2008-03-07
Also published as: US20020085418A1; JP2002202911A; KR20020071710A; US6535422B2; JP4014801B2; TWI243381B

Abstract

기억용량의 변경을 용이하게 행할 수 있는 불휘발성 메모리장치를 제공한다.

복수의 메모리 모듈(MOD0 ~ MOD7)과, 외부에서의 액세스 요구에 따라서 상기 복수의 메모리 모듈의 동작을 제어하기 위한 컨트롤러(210)와, 이 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 메모리 모듈을 선택적으로 이네이블상태로 하기 위한 모듈선택 디코더(220)를 설치하여, 상기 메모리 모듈이 착탈 자유롭게 장착됨으로써, 메모리 모듈의 증감에 의한 기억용량의 변경을 가능하게 한다.

불휘발성 메모리장치, 플래시 메모리, MPU, 호스트 시스템, 컨트롤러, 메모리 모듈

Description

불휘발성 메모리장치{nonvolatile memory system}

도1은 본 발명에 관한 불휘발성 메모리장치의 일예인 플래시 메모리 시스템의 구성예 블럭도,

도2는 상기 플래시 메모리 시스템의 더욱 상세한 구성예 블럭도,

도3은 상기 플래시 메모리 시스템에서의 리드시의 주요부의 동작 타이밍도,

도4는 상기 플래시 메모리 시스템에서의 라이트시의 주요부의 동작 타이밍도,

도5는 상기 플래시 메모리 시스템에서의 리셋트시의 동작 타이밍도,

도6은 상기 플래시 메모리 시스템에 포함되는 컨트롤러의 구성예 블럭도,

도7은 상기 플래시 메모리 시스템에서의 라이트 인터리브의 기본동작 설명도,

도8은 상기 플래시 메모리 시스템에서의 라이트 인터리브가 행해지는 경우의 동작 타이밍도,

도9는 상기 플래시 메모리 시스템에 포함되는 플래시 메모리의 구성예 블럭도이다.

(부호의 설명)

51 칩 선택 디코더

52 트랜시버

53 제어신호 마스크부

100 호스트 시스템

200 플래시 메모리 시스템

210 컨트롤러

211 MPU

212 MPU 인터페이스

213 호스트 인터페이스

214 버퍼

215 에러 정정부

216 메모리 제어부

220 모듈선택 디코더

230 리셋트 제어부

240 주기판

MOD0 ~ MOD7 메모리 모듈

FM0 ~ FM15 플래시 메모리

FF 플립플롭회로

본 발명은, 불휘발성 메모리장치에 관한 것으로, 예컨대 전기적으로 소거 및 기록 가능한 플래시 메모리를 구비한 플래시 메모리 시스템에 적용하는 유효한 기술에 관한 것이다.

부유 게이트에 대한 전자의 주입이나 전자의 인출에 의해 정보를 기억시킬 수 있는 불휘발성 반도체 메모리로서, 플래시 메모리를 들 수 있다. 플래시 메모리는 플로팅 게이트(부유 게이트), 컨트롤 게이트, 소스 및 드레인을 가진 메모리셀 트랜지스터를 가진다. 이 메모리셀 트랜지스터는, 상기 플로팅 게이트에 전자가 주입되면 문턱치전압이 상승하고, 또 상기 플로팅 게이트에서 전자를 인출하면 문턱치전압이 저하한다. 상기 메모리셀 트랜지스터는, 데이터 판독을 위한 워드선 전압(컨트롤 게이트 인가전압)에 대한 문턱치전압의 고저에 따른 정보를 기억하게 된다. 특히 제한되지 않지만, 본 명세서에서 메모리셀 트랜지스터의 문턱치전압이 낮은 상태를 소거상태, 높은 상태를 기록상태라 칭한다.

이와 같은 플래시 메모리를 복수개 설치하여, 데이터 버스 및 어드레스 버스를 공통화한 메모리 모듈로서, 일본 특개평11-273370호 공보에 기재된 IC 메모리가 있다. 이 IC 메모리에 있어서는, 데이터 제어부에서 데이터 버스와 각 메모리 칩과의 사이의 커맨드나 각종 데이터의 입출력을 행하고, 커맨드 제어부에서 외부에서의 커맨드에 따라 외부에서 입력된 칩 이네이블신호에서 메모리 칩에 대한 칩 이네이블을 생성하며, 시리얼 클럭 발생기에서 메모리 칩에 대한 내부 시리얼 클럭신호를 생성하여 출력하고, 메모리 칩의 동일 섹터 어드레스에 대해서 연속한 데이터의 판독, 데이터의 기록 또는 데이터의 소거를 1회의 커맨드 및 섹터 어드레스의 입력 으로 행하도록 하고 있다.

플래시 메모리 등의 불휘발성 메모리를 사용한 메모리 시스템은, 그곳에 탑재되는 메모리 칩수가 고정적이며, 예컨대 64MB 제품이나 128MB 제품 등과 같이, 기억용량 별로 제품화되어 있다. 유저 시스템에 있어서는, 유저 시스템의 구성에 따라 필요한 기억용량을 구비한 메모리 시스템이 장착된다.

그러나, 하나의 기판에 복수의 불휘발성 메모리 칩을 직접 실장함으로써, 기억용량 별로 메모리 시스템을 제조하는 경우에는, 메모리 시스템에서 기억용량을 변경시킬 수 없으므로, 제조 메이커는 기억용량마다 재고를 떠안고 있을 염려가 있다. 또, 메모리 시스템에서 기판에 탑재된 복수의 메모리 칩 중 하나에 이상이 있으면, 그와 같은 칩을 포함하는 메모리 시스템은 불량품으로 취급된다.

또한, 하드디스크 대신에 사용되는 메모리 시스템이 적용되는 경우 등에는, 당해 메모리 시스템의 기억용량은 대용량인 것이 바람직하다. 그리고 그 경우에는 다수의 메모리 칩이 탑재되는 메모리 시스템에 대해서 본원 발명자가 검토한 결과, 하나의 보드에 복수의 불휘발성 메모리가 탑재되어 있는 경우에 있어서, 그곳에 탑재되어 있는 복수의 불휘발성 메모리가 일제히 리셋트된 경우에는, 당해 리셋트에 기인하여 순간적으로 대전류가 흘러, 전원회로의 공급전압의 저하에 의해 리셋트 기간이 장기화하거나, 리셋트 처리가 충분히 행해지지 않거나, 또는 전원회로의 손상을 초래할 염려가 있는 것이 발견되었다.

본 발명의 목적은, 기억용량의 변경을 용이하게 행할 수 있는 불휘발성 메모 리장치를 제공하는데 있다.

본 발명의 다른 목적은, 불휘발성 메모리의 리셋트 동작에 기인하는 대전류를 완화하기 위한 기술을 제공하는데 있다.

본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.

즉, 각각 복수의 불휘발성 메모리를 포함하여 이루어지는 복수의 메모리 모듈과, 외부에서의 액세스 요구에 따라 상기 복수의 메모리 모듈의 동작을 제어하기 위한 컨트롤러와, 상기 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 메모리 모듈을 선택적으로 이네이블 상태로 하기 위한 모듈 이네이블신호를 얻는 모듈선택 디코더를 포함하여, 상기 메모리 모듈이 착탈 자유롭게 장착되어 이루어진다.

상기의 수단에 의하면, 모듈선택 디코더는, 상기 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 메모리 모듈을 선택적으로 이네이블 상태로 하기 위한 모듈 이네이블신호를 형성한다. 이 모듈 이네이블신호에 의해, 메모리 모듈의 선택이 행해진다. 메모리 모듈은 착탈 자유로우므로, 메모리 모듈의 증감에 의해, 불휘발성 메모리장치 전체의 기억용량의 변경이 가능하게 된다.

이때, 상기 복수의 메모리 모듈은, 상기 컨트롤러에서 출력된 선택신호를 디 코드 함으로써, 상기 불휘발성 메모리를 선택하기 위한 칩 선택 디코더와, 상기 모듈선택 디코더의 출력신호와, 상기 칩 선택 디코더의 출력신호에 기초하여, 상기 불휘발성 메모리를 선택하기 위한 칩 선택신호를 형성하는 제1 제어논리를 각각 포함하여 용이하게 구성할 수 있다.

또, 상기 복수의 메모리 모듈은, 상기 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 불휘발성 메모리를 선택하기 위한 칩 선택 디코더와, 상기 모듈선택 디코더의 출력신호와, 상기 칩 선택 디코더의 출력신호에 기초하여, 상기 불휘발성 메모리를 선택하기 위한 칩 선택신호를 형성하는 제1 제어논리와, 상기 모듈선택 디코더의 출력신호에 의해 비선택상태로 되어 있는 메모리 모듈에서의 상기 복수의 불휘발성 메모리에 대해 상기 컨트롤러에서의 제어신호전달을 저지하기 위한 제2 제어논리를 각각 포함하여 용이하게 구성할 수 있다.

상기와 같이 상기 모듈선택 디코더의 출력신호에 의해 비선택상태로 되어 있는 메모리 모듈에서의 상기 복수의 불휘발성 메모리에는, 상기 컨트롤러에서 출력된 제어신호의 전달이 저지되기 때문에, 메모리 모듈수가 증가된 경우라도, 상기 컨트롤러의 출력부에서 본 부하가 원치않게 증대하는 것을 회피할 수 있고, 대용량화에 의해 메모리 모듈수가 증가된 경우라도, 상기 컨트롤러의 출력부의 구동능력을 높일 필요는 없으므로, 컨트롤러의 설계변경을 하지 않고 끝낼 수 있다.

상기 컨트롤러에서의 지시에 따라서 상기 복수의 메모리 모듈을, 상기 메모리 모듈마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 제어부를 설치할 수 있다. 이 리셋트 제어부에 의하면, 상기 메모리 모듈마다 서로 다른 타이밍으로 순 차 리셋트되는 것으로부터, 리셋트에 기인하는 전류가 경시적으로 분산되어, 각 메모리 모듈마다 리셋트에 기인하는 전류가 집중하는 것을 회피할 수 있다.

상기 컨트롤러에서의 지시에 따라서 상기 복수의 메모리 모듈을, 상기 불휘발성 메모리마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 제어부를 설치할 수 있으며, 그 경우에 있어서도, 상기 복수의 메모리 모듈은, 상기 불휘발성 메모리마다 서로 다른 타이밍으로 순차 리셋트되는 것으로부터, 리셋트에 기인하는 전류가 경시적으로 분산되어, 각 불휘발성 메모리마다 리셋트에 기인하는 전류가 집중하는 것을 회피할 수 있다.

상기 리셋트 제어부는, 상기 메모리 모듈마다 리셋트 신호의 입력단자에 대응하는 출력단자를 가지는 정보유지수단을 구비함으로써 용이하게 형성할 수 있고, 그 경우에 있어서도, 상기 컨트롤러에 의해 상기 정보유지수단의 유지정보를 갱신함으로써 상기 리셋트 신호가 순차 네게이트(negate)된다. 이때, 상기 정보유지수단은 플립플롭회로나 시프트 레지스터에 의해 용이하게 형성할 수 있다.

또, 복수의 불휘발성 메모리를 가질때, 상기 컨트롤러는, 상기 복수의 불휘발성 메모리의 일부의 불휘발성 메모리에 대한 기록동작에 병행하여 다른 불휘발성 메모리에 기록 데이터를 전송 제어함으로써 라이트 인터리브를 가능하게 하는 메모리 제어부와, 상기 컨트롤러 전체의 동작을 제어하기 위한 마이크로·프로세서·유닛을 포함하여 구성할 수 있다.

상기 인터리브에 의하면, 예컨대 제1 불휘발성 메모리에 대해 기록 데이터를 전송 제어하고, 상기 제1 불휘발성 메모리에서 상기 기록 데이터의 기록처리가 행 해지고 있는 기간에, 다음의 기록 데이터를 상기 제1 불휘발성 메모리와는 다른 제2 불휘발성 메모리에 전송 제어할 수 있으므로, 데이터 기록의 퍼포먼스의 향상을 달성할 수 있다. 이때, 인터리브는, 동일의 메모리 모듈에서의 불휘발성 메모리를 이용하여 행할 수도 있으며, 서로 다른 메모리 모듈에 설치되어 있는 불휘발성 메모리를 이용하여 행할 수도 있다. 또, 제1 불휘발성 메모리, 제2 불휘발성 메모리가 모두 기록처리하고 있는 기간에, 상기 제1 불휘발성 메모리, 제2 불휘발성 메모리와는 다른 제3 불휘발성 메모리에 전송 제어함으로써 퍼포먼스를 더욱 향상시키는 것도 가능하다. 마찬가지로 제4 불휘발성 메모리, 제5 불휘발성 메모리, 더 다수의 불휘발성 메모리를 포함하여, 동일한 순서로 전송 제어함으로써, 더욱 나은 퍼포먼스의 향상을 달성하는 것도 가능하다.

(발명의 실시형태)

도1에는, 본 발명에 관한 불휘발성 메모리장치의 일예인 플래시 메모리 시스템이 나타나 있다. 도1에 나타나 있는 플래시 메모리 시스템(200)은, 특히 제한되지 않지만, 8개의 메모리 모듈(MOD0 ~ MOD7), 모듈선택 디코더(220), 리셋트 제어부(230) 및 컨트롤러(210)가 주기판(240)에 탑재되어 이루어지며, 예컨대 컴퓨터 시스템 등의 호스트 시스템(100)에 의해 액세스 가능하게 된다. 즉, 호스트 시스템(100)에서의 기록 요구에 의해 기록용 데이터를 메모리 모듈(MOD0 ~ MOD7)에 기록할 수 있으며, 또, 호스트 시스템(100)에서의 판독 요구에 의해, 메모리 모듈(MOD0 ~ MOD7)의 기억정보를 판독할 수 있다. 메모리 모듈(MOD0 ~ MOD7)은, 특히 제한되지 않지만, 각각 복수의 플래시 메모리가 탑재되어 이루어지며, 주기판(240)에 설치된 소켓을 통해서 주기판(240)에 장착된다. 컨트롤러(210)는, 플래시 메모리 시스템(200)의 외부에서의 액세스 요구에 따라서 상기 복수의 메모리 모듈의 동작을 제어한다. 모듈선택 디코더(220)는, 상기 컨트롤러(210)에서 출력된 복수비트 구성의 선택신호의 일부를 디코드 함으로써, 상기 복수의 메모리 모듈(MOD0 ~ MOD7)에서 하나의 메모리 모듈을 선택적으로 이네이블 상태로 하기 위한 모듈 이네이블신호를 얻는다. 리셋트 제어부(230)는, 상기 컨트롤러에서의 지시에 따라서 상기 복수의 메모리 모듈(MOD0 ~ MOD7)을, 상기 메모리 모듈마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 신호를 생성한다.

도2에는, 상기 플래시 메모리 시스템(200)의 더욱 상세한 구성예가 나타나 있다.

컨트롤러(210)에서는, 7비트 구성의 선택신호(CS)가 출력된다. 이 7비트 구성의 선택신호 중, 상위 3비트는 모듈선택 디코더(220)에 전달되고, 하위 4비트는 각 메모리 모듈(MOD0 ~ MOD7)에 전달된다. 모듈선택 디코더(220)는, 모듈 이네이블신호(ME_N00 ~ ME_N07)를 생성하고, 상기 컨트롤러(210)에서 출력된 7비트 구성의 선택신호 중, 상위 3비트를 디코드 함으로써 모듈 이네이블신호(ME_N00 ~ ME_N07) 중 하나를 선택레벨로 한다. 이 모듈 이네이블신호(ME_N00 ~ ME_N07)는, 메모리 모듈(MOD0 ~ MOD7)을 개별적으로 이네이블상태로 하기 위한 신호로서, 각각 대응하는 메모리 모듈(MOD0 ~ MOD7)에 전달된다. 또, 컨트롤러(210)에는 8비트 구성의 데이터 입출력단자가 설치되어 있으며, 이 데이터 입력단자는 I/O버스를 통해서 상기 복수의 메모리 모듈(MOD0 ~ MOD7)에 결합됨과 동시에, 리셋트 제어부(23)에 결합된 다. 또한, 컨트롤러(210)에서는, 커맨드 데이터 이네이블신호(CDE_N), 아웃풋 이네이블신호(OE_N), 라이트 이네이블신호(WE_N) 및 시리얼 클럭신호(SC)가 출력되며, 그들은 상기 복수의 메모리 모듈(MOD0 ~ MOD7)에 전달된다. 그리고 컨트롤러(210)에서는, 리셋트 기록 이네이블신호(RST_CTRL_WE) 및 리셋트 신호(RST_N)가 출력되며, 그들은 리셋트 제어부(230)에 전달된다. 리셋트 제어부(230)는, 특히 제한되지 않지만, 상기 메모리 모듈마다 리셋트 신호의 입력단자에 대응하는 출력단자를 가지는 플립플롭회로(FF)에 의해 구성된다. 플립플롭회로(FF)의 유지정보의 갱신은 컨트롤러(210)에 의해 행해진다. 즉, 컨트롤러(210)에 의해서 리셋트 기록 이네이블신호(RST_CTRL_WE)가 상승했을 때, I/O버스를 통해서 전달된 정보가 플립플롭회로(FF)에 기록된다. 이 플립플롭회로(FF)의 유지정보가 컨트롤러(210)에 의해 갱신됨으로써, 메모리 모듈(MOD0 ~ MOD7)의 리셋트가 서로 다른 타이밍으로 행해지도록, 메모리 모듈마다 리셋트 신호(RES_N_M0 ~ RES_N_M7)의 네게이트 타이밍이 제어된다.

다음에, 메모리 모듈(MOD0 ~ MOD7)의 상세한 구성에 대해서 설명한다. 또한, 메모리 모듈(MOD0 ~ MOD7)은 서로 동일 구성으로 되기 때문에, 대표적으로 나타내는 메모리 모듈(MOD0)에 대해서만 상세하게 설명한다.

메모리 모듈(MOD0)은, 특히 제한되지 않지만, 16개의 플래시 메모리(FM00 ~ FM15), 칩 선택 디코더(51), 게이트(G00 ~ G15), 트랜시버(52) 및 제어신호 마스크부(53)를 포함한다.

플래시 메모리(FM00 ~ FM15)는 서로 동일 구성으로 되며, 각각 독립하여 데 이터의 판독 및 기록이 가능하게 된다. 예컨대 플래시 메모리(FM00)는 다음과 같이 구성된다.

도9에는 플래시 메모리(FM00)의 전체적인 회로블럭도가 나타나 있다. 동 도면에 나타내는 플래시 메모리(FM00)는, 특히 제한되지 않지만, 하나의 메모리셀에 2비트의 정보를 기억하는 4치(値) 플래시 메모리로 된다.

동 도면에서 메모리 어레이(3)는, 메모리 매트, 데이터 래치회로 및 센스 래치회로를 가진다. 이 메모리 매트는 전기적으로 소거 및 기록 가능한 불휘발성의 메모리셀 트랜지스터를 다수 가진다. 메모리셀 트랜지스터(플래시 메모리셀이라고 기록한다)는, 예컨대 반도체기판 혹은 웰 내에 형성된 소스 및 드레인과, 소스와 드레인과의 사이의 채널영역에 터널산화막을 통해서 형성된 플로팅 게이트, 그리고 플로팅 게이트에 층간절연막을 통해서 포개진 컨트롤 게이트에 의해 구성된다. 컨트롤 게이트는 워드선(6)에, 드레인은 비트선(5)에, 소스는 도시를 생략하는 소스선에 접속된다.

플래시 메모리(FM00)의 외부 입출력단자(I/O000)는 8비트 구성이며, 이 외부 입출력단자(I/O000)는 어드레스 입력단자, 데이터 입력단자, 데이터 출력단자, 커맨드 입력단자에 병용된다. 외부입출력단자(I/O000)에서 입력된 X어드레스 신호는 멀티플렉서(7)를 통해서 X어드레스 버퍼(8)에 공급된다. X어드레스 디코더(9)는 X어드레스 버퍼(8)에서 출력되는 내부 보상어드레스 신호를 디코드하여 워드선을 구동한다.

상기 비트선(5)의 일단측에는, 센스 래치회로가 설치되어 있으며, 타단에는 데이터 래치회로가 설치되어 있다. 비트선(5)은 Y어드레스 데코더(11)에서 출력되는 선택신호에 기초하여 Y게이트 어레이회로(13)에서 선택된다. 외부 입출력단자(I/O000)에서 입력된 Y어드레스 신호는 Y어드레스 카운터(12)로 프리셋트되어, 프리셋트 값을 기점으로 순차 인크리먼트된 어드레스 신호가 상기 Y어드레스 디코더(11)에 부여된다.

Y게이트 어레이회로(13)에서 선택된 비트선은, 데이터 출력동작시에는 출력버퍼(15)의 입력단자에 도통되고, 데이터 입력동작시에는 입력버퍼(17)를 통해서 데이터 제어회로(16)의 출력단자에 도통된다. 출력버퍼(15), 입력버퍼(17)와 상기 입출력단자(I/O000)와의 접속은 상기 멀티플렉서(7)에서 제어된다. 입출력단자(I/O000)에서 공급되는 커맨드는 멀티플렉서(7) 및 입력버퍼(17)를 통해서 모드제어회로(18)에 부여된다.

제어신호 버퍼회로(19)에는, 액세스 제어신호로서 칩 이네이블신호(CE_N00)의 입력단자(CE_N000), 아웃풋 이네이블신호(OE_N)의 입력단자(OE_N000), 라이트 이네이블신호(WE_N)의 입력단자(WE_N000), 시리얼 클럭신호(SC)의 입력단자(SC000), 리셋트 신호(RES_N_M0)의 입력단자(RES_N00) 및 커맨드 데이터 이네이블신호(CDE_N)의 입력단자(CDE_N000)가 결합된다. 모드제어회로(18)는, 그들 신호의 상태에 따라서 외부와의 신호 인터페이스 기능등을 제어하고, 또, 입력된 커맨드에 따라서 내부동작을 제어한다. 입출력단자(I/O000)에 대한 커맨드 입력 또는 데이터 입력의 경우, 상기 단자(CDE_N000)에서 입력된 커맨드 데이터 이네이블신호가 어절트되고, 커맨드 입력이면 더욱 단자(WE_N000)의 신호가 어절트되며, 데 이터 입력이면 단자(WE_N000)의 신호가 네게이트된다. 어드레스 입력이면, 상기 단자(CDE_N000)의 신호가 네게이트되어, 단자(WE_N000)의 신호가 어절트된다. 이것에 의해, 모드제어회로(18)는, 외부 입출력단자(I/O000)에서 멀티플렉스되어 입력되는 커맨드, 데이터 및 어드레스를 구별할 수 있다. 또한, 도시되어 있지는 않지만, 소거나 기록동작 중에 레디(RDY)신호, 비지(BSY)신호를 어절트하여 그 상태를 외부에 알릴 수 있다.

내부전원회로(내부전압 발생회로)(20)는, 기록, 소거, 배리파이, 판독 등을 위한 각종 내부전압이 되는 동작전원(21)을 생성하여, 상기 X어드레스 디코더(9)나 메모리셀 어레이(3)에 공급한다.

상기 모드제어회로(18)는, 입력 커맨드에 따라서 플래시 메모리(FM00)를 전체적으로 제어한다. 플래시 메모리(FM00)의 동작은, 기본적으로 커맨드에 의해 결정된다. 플래시 메모리의 커맨드에는, 예컨대 판독, 소거, 기록 및 추가기록의 각 커맨드가 있다. 커맨드 코드는 16진수로 표기된다. 16진수인 것은 기호「h」로 나타낸다.

플래시 메모리(FM00)는 그 내부상태를 나타내기 위해 스테이터스 레지스터(180)를 가지고 있으며, 그 내용은 신호(OE_N000)를 어절트 함으로써 입출력단자(I/O000)에서 판독할 수 있다.

플래시 메모리(FM00)가 실현하려고 하는 다치(多値) 정보기억기술에 있어서, 하나의 메모리셀의 정보기억상태는, 소거상태("11"), 제1의 기록상태("10"), 제2의 기록상태("00"), 제3의 기록상태("01") 중에서 선택된 하나의 상태로 된다. 전부 4 가지의 정보기억상태는, 2비트의 데이터에 의해 결정되는 상태로 된다. 즉, 2비트의 데이터를 하나의 메모리셀로 기억한다.

예컨대 소거 후의 기록동작시에 워드선에 인가하는 기록 배리파이전압을 상호 다른 3종류의 전압으로 설정하고, 이들의 3종류의 전압을 순차 전환하여 3회로 나누어 기록동작을 행한다. 기록선택의 비트선에는 0V, 비선택의 비트선에는 6V를 인가한다. 특히 제한되지 않지만, 워드선은 예컨대 17V가 된다. 상기 기록 고전압 인가시간을 많게 함에 따라 메모리셀의 문턱치전압이 상승된다. 3종류의 기록 문턱치전압 제어는, 그와 같은 고전압상태의 시간제어, 또는 워드선에 인가하는 고전압의 레벨제어에 의해 행할 수 있다.

비트선에 0V를 인가할것인가, 6V를 인가할것인가는 센스래치회로에 래치시키는 기록제어정보의 논리치로 결정된다. 기록동작 선택 메모리 매트측에서 센스래치의 래치데이터가 논리치"1"에서 기록 비선택, 논리치"0"에서 기록선택이 되도록 제어된다. 그 제어의 상세는 후술한다. 또한, 섹터 일괄 소거시에는, 선택 워드선이 -16V가 되며 비선택 워드선이 0V로 되어, 선택 비트선은 2V가 된다.

또한, 도2에서 칩 선택 디코더(51)는, 상기 컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS)에서의 하위 4비트(제2선택신호)를 취하여, 그것을 디코드 함으로써, 상기 복수의 플래시 메모리(FM00 ~ FM15)에서 하나의 플래시 메모리를 선택하기 위한 신호를 얻는다. 16개의 논리 게이트(G00 ~ G15)는, 상기 칩 선택 디코더(51)의 출력신호와, 메모리 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N00)와의 오아(OR)논리를 얻음으로써, 플래시 메모리(FM00 ~ FM15)를 선택적으로 이네이블상태로 하기 위한 칩 이네이블신호(CE_N00 ~ CE_N15)가 형성된다. 예컨대 칩 이네이블신호(CE_N00)가 로레벨로 어절트 됨으로써 플래시 메모리(FM00)가 이네이블 상태로 되며, 칩 이네이블신호(CE_N15)가 로레벨로 어절트 됨으로써 플래시 메모리(FM15)가 이네이블 상태가 된다.

트랜시버(52)는, 데이터의 전송방향을 결정하는 것으로, 서로 역방향으로 병렬접속된 트라이 스테이트 버퍼(B1, B2)와, 이 트라이 스테이트 버퍼(B1, B2)를 선택적으로 도통상태로 하기 위한 논리 게이트(521, 522)를 포함한다. 논리 게이트(521, 522)의 한쪽의 입력단자에는, 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N00)가 전달되며, 논리 게이트(521, 522)의 다른쪽의 입력단자에는, 컨트롤러(210)에서의 아웃풋 이네이블신호(OE_N)가 DIR신호로서 전달된다. 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N00)가 로레벨로 어절트된 상태에서, 아웃풋 이네이블신호(OE_N(DIR))가 하이레벨인 경우에는, 논리 게이트(522)의 출력신호가 하이레벨로 됨으로써 트라이 스테이트 버퍼(B1)가 도통상태로 된다. 이때, 논리 게이트(521)의 출력신호는 로레벨로 되기 때문에, 트라이 스테이트 버퍼(B2)는 비도통상태가 된다. 트라이 스테이트 버퍼(B1)가 도통상태로 된 경우에는, 컨트롤러(210)에서 I/O버스를 통해서 전달된 데이터가 플래시 메모리(FM00 ~ FM15)에 전달된다. 또, 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N00)가 로레벨로 어절트된 상태에서, 아웃풋 이네이블신호(OE_N(DIR))가 로레벨인 경우에는, 논리 게이트(521)의 출력신호가 하이레벨로 됨으로써, 트라이 스테이트 버퍼(B2)가 도통상태가 된다. 이때, 논리 게이트(522)의 출력신호는 로레벨이 되기 때문에, 트라이 스테이트 버퍼(B1)는 비도통상태로 된다. 트라이 스테이트 버퍼(B2)가 도통상태로 된 경우에는, 플래시 메모리(FM00 ~ FM15)에서 판독된 데이터가 트라이 스테이트 버퍼(B2)를 통해서 컨트롤러(210)나 다른 메모리 모듈(MOD0 ~ MOD7)에 전달된다.

제어신호 마스크부(53)는 입력신호의 오아(OR)논리를 얻는 4개의 논리 게이트(531 ~ 534)를 포함한다. 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N00)가 로레벨로 어절트되어 있는 기간에 있어서, 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)가 대응하는 논리 게이트(531 ~ 534)를 통해서 플래시 메모리(FM00 ~ FM15)에 전달된다. 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N00)가 하이레벨로 네게이트 되어 있는 기간에 있어서, 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)는, 논리 게이트(531 ~ 534)에서 마스크되기 때문에, 플래시 메모리(FM00 ~ FM15)에는 전달되지 않는다.

도6에는, 상기 컨트롤러(210)의 구성예가 나타나 있다.

상기 컨트롤러(210)는, 특히 제한되지 않지만, 마이크로 프로세싱 유닛(MPU)(211), 이 MPU(211)와 컨트롤러의 내부 블럭과의 데이터 전송을 중개하기 위한 MPU 인터페이스(212), 데이터 전송에서의 에러정정을 행하기 위한 에러정정부(215), 호스트 시스템(100)과의 사이의 데이터 전송을 중개하기 위한 호스트 인터페이스(213), 메모리 모듈(MOD0 ~ MOD7)의 동작제어를 위한 메모리 제어부(216) 및 데이터 전송속도차를 완충하기 위한 버퍼(214)를 포함하여 이루어진다. 상기 버퍼(214)는 호스트 시스템(100)과 호스트 인터페이스(213)와의 사이의 데이터 전송속도와, 메모리 모듈(MOD0 ~ MOD7)과 메모리 제어부(216)와의 사이의 데이 터 전송속도와의 차를 완충시키기 위해 배치된다. 상기 호스트 인터페이스(213)는, 특히 제한되지 않지만, ATA 규격 혹은 PCMCIA 규격 등에 의한 인터페이스로 된다.

여기서, 도2에 나타내는 각종 신호(CS, CDE_N, OE_N, WE_N, SC, RST_CTRL_WE, RST_N) 및 I/O버스에 출력되는 데이터 등은, 모두 컨트롤러(210) 내의 메모리 제어부(216)에서 출력된다.

도3에는, 메모리 모듈(MOD0)에서의 플래시 메모리(FM15)에의 리드시의 동작 타이밍이 나타나 있다.

컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS[6:0])가 「0Fh」인 경우, 그것의 상위 3비트가 모듈선택 디코더(220)에서 디코드되어, 모듈 이네이블신호(ME_N00)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)이 선택된다. 이때, 다른 메모리 모듈(MOD1 ~ MOD7)은 비선택상태가 된다. 또, 상기 선택신호(CS[6:0])의 하위 4비트가 칩 선택 디코더(51)에서 디코드되어, 그 디코드 출력신호와, 상기 모듈선택 디코더(220)의 디코드 출력신호에 기초하여, 논리 게이트(G15)의 출력신호인 칩 이네이블신호(CE_N15)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)에서의 플래시 메모리(FM15)가 선택된다. 이때, 메모리 모듈(MOD0)에서의 다른 플래시 메모리(FM00 ~ FM14)는 비선택상태가 된다.

모듈선택 디코더(220)에 의해 모듈 이네이블신호(ME_N00)가 로레벨로 어절트되어 있기 때문에, 메모리 모듈(MOD0)에서는, 제어신호 마스크부(53)에서의 마스크가 해제되고, 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)가 메모리 모듈(MOD0)에서의 제어신호 마스크부(53)를 통해서 플래시 메모리(FM15)에 전달 된다. 또한, 이때, 다른 메모리 모듈(MOD1 ~ MOD7)에서는, 모듈선택 디코더(220)에서의 모듈 이네이블신호(ME_N01 ~ ME_N07)가 하이레벨로 네게이트 되어 있는 것으로부터, 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)는, 각 메모리 모듈(MOD1 ~ MOD7)에서의 제어신호 마스크부(53)에서 마스크되기 때문에, 플래시 메모리(FM00 ~ FM15)에는 전달되지 않는다. 이와 같이 비선택상태의 메모리 모듈에 있어서는, 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)가 마스크되기 때문에, 컨트롤러(210)에서의 각종 신호(CDE_N, OE_N, WE_N, SC)의 출력버퍼에서 본 부하의 경감을 도모할 수 있다.

또, 아웃풋 이네이블신호(OE_N)의 논리에 의해, 트랜시버(52)가 제어됨으로써, 버스의 전송방향성이 결정된다. 즉, 아웃풋 이네이블신호(OE_N)가 하이레벨로 네게이트되어 있는 기간에서는, 트라이 스테이트 버퍼(B1)가 도통됨으로써, 컨트롤러(210)에서 플래시 메모리(FM00 ~ FM15)로 향하는 데이터 전송이 가능하게 된다. 또, 아웃풋 이네이블신호(OE_N)가 로레벨로 어절트되어 있는 기간에서는, 트라이 스테이트 버퍼(B2)가 도통됨으로써 플래시 메모리(FM00 ~ F15)에서 컨트롤러(210)로 향하는 데이터 전송이 가능하게 된다.

모듈 이네이블신호(ME_N00)가 로레벨로 어절트되어 있는 기간에 있어서, 먼저, 「00h」의 컨맨드 수신이 행해지고, 「SA1」의 어드레스 수신, 「SA2」의 어드레스 수신이 행해진 후, 아웃풋 이네이블신호(OE_N)가 로레벨로 네게이트된 기간에서는, 트라이 스테이트 버퍼(B2)가 도통됨으로써, 플래시 메모리(FM00 ~ FM15)에서 컨트롤러(210)로 향하는 데이터 전송이 가능하게 되어, 플래시 메모리(FM15)에서 판독된 데이터(D1 ~ D2111)가 트라이 스테이트 버퍼(B2)를 통해서 컨트롤러(210)에 전송된다.

그리고, 컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS[6:0])가 「7Fh」로 되며, 그리고 모듈 이네이블신호(ME_N00)가 하이레벨로 네게이트됨으로써, 메모리 모듈(MOD0)에서의 제어신호 마스크부(53)의 작용에 의해 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)가 마스크된다.

또한, 다른 메모리 모듈(MOD1) 등은, 비선택상태로 되며, 그곳에 입력되는 각종 신호등도 하이레벨로 네게이트되어 있다.

도4에는, 메모리 모듈(MOD0)에서의 플래시 메모리(FM15)에의 라이트를 행하는 경우의 동작 타이밍이 나타나 있다.

컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS[6:0])가 「0Fh」인 경우, 그것의 상위 3비트가 모듈선택 디코더(220)에서 디코드되어, 모듈 이네이블신호(ME_N00)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)이 선택된다. 또, 상기 선택신호(CS[6:0])의 하위 4비트가 칩 선택 디코더(51)에서 디코드되어, 그 디코드 출력신호와, 상기 모듈선택 디코더(220)의 디코드 출력신호에 기초하여, 논리 게이트(G15)의 출력신호인 칩 이네이블신호(CE_N15)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)에서의 플래시 메모리(FM15)가 선택된다.

모듈 이네이블신호(ME_N00)가 로레벨로 어절트되어 있는 기간에 있어서, 먼저, 「1Fh」의 커맨드 수신이 행해지고, 「SA1」의 어드레스 수신, 「SA2」의 어드레스 수신, 기록 데이터(프로그램 데이터)의 수신 및 데이터 기록(프로그램)이 행 해진다. 또한, 프로그램의 경우에는, 스테이터스 레지스터(180)의 값이 판독됨으로써, 프로그램(기록)이 종료되었는지 여부의 판별이 행해진다.

아웃풋 이네이블신호(OE_N)는 하이레벨로 네게이트되어 있으며, 이 기간에서 트라이 스테이트 버퍼(B1)가 도통됨으로써, 컨트롤러(210)에서 플래시 메모리(FM00 ~ FM15)로 향하는 데이터 전송이 가능하게 된다. 기록 데이터는, PD0 ~ PD2111로 나타내어진다. 「40h」의 커맨드 수신에 의해, 메모리셀에의 프로그램(기록)이 개시된다.

도5에는, 리셋트시의 동작 타이밍이 나타나 있다.

컨트롤러(210)에 의해 리셋트 신호(RST_N)가 로레벨로 어절트되면, 리셋트 제어부(230) 내의 플립플롭회로(FF)는, 「00h」에서 초기화된다. 플립플롭회로(FF) 출력은 8비트 구성이며, 이 8비트 구성의 각 비트는, 각 메모리 모듈(MOD0 ~ MOD7)마다 리셋트 입력단자에 접속되어 있다. 이것에 의해, 플립플롭회로(FF)에, 논리치 "1"이 기록된 비트에 대응하는 메모리 모듈은 리셋트 해제된다. 컨트롤러(210)에 의해 리셋트 기록 이네이블신호(RST_CTRL_WE)가 하이레벨로 어절트될 때마다, I/O버스의 값의 취입이 행해짐으로써, 플립플롭회로(FF)의 유지정보가 순차 갱신된다. 도5에 나타내는 예에서는, 플립플롭회로(FF)의 유지정보가 「00h」「01h」「03h」「07h」와 같이 갱신됨으로써, 플립플롭회로(FF)의 출력비트는, 최하위 비트에서 순차 논리치 "1"로 반전된다. 도5에 나타내는 예에서는, 플립플롭회로(FF)의 출력이 「00h」인 경우, 메모리 모듈(MOD0 ~ MOD7)이 모두 리셋트 상태에 있다. 플립플롭회로(FF)의 출력이 「01h」인 경우에, 메모리 모듈(MOD0)에서의 리셋트 신호(RES_N_M0)가 하이레벨로 됨으로써, 메모리 모듈(MOD0)에서의 모든 플래시 메모리(FM00 ~ FM15)에 대해서의 리셋트가 해제된다. 또, 플립플롭회로(FF)의 출력이 「03h」인 경우에, 메모리 모듈(MOD1)에서의 리셋트 신호(RES_N_M1)가 하이레벨로 됨으로써, 메모리 모듈(MOD1)에서의 모든 플래시 메모리(FM00 ~ FM15)에 대해서의 리셋트가 해제된다. 메모리 모듈은, 리셋트가 해제된 직후에 많은 전류가 흐르기 때문에, 상기와 같이 메모리 모듈마다 리셋트 해제의 타이밍이 어긋남으로써 리셋트에 기인하는 전류를 경시적으로 분산할 수 있으므로, 각 메모리 모듈마다 리셋트에 기인하는 전류가 집중하는 것을 회피할 수 있다. 또, 동일한 기능을 실현하기 위해서는, 플립플롭회로(FF)의 입력측에, I/O버스 대신에 시프트 레지스터를 접속해도 실현 가능하며, 또한 플립플롭회로가 아니라도, 각 모듈에 공급하는 리셋트 신호 공급 타이밍을 어긋나게 하는 것이 가능하면 좋다.

상기 컨트롤러(210)에서의 제어에 의해 라이트 인터리브를 행할 수 있다.

플래시 메모리(FM00 ~ FM15)는, 기록용 데이터가 전송된 후, 내부의 기록처리(프로그램)에 많은 시간을 필요로 한다. 플래시 메모리는 이 프로그램 중에는, 컨트롤러(210)에서 다음의 커맨드를 접수할 수 없다. 그래서, 라이트 인터리브에서는, 하나의 플래시 메모리의 프로그램 중에, 다음의 플래시 메모리에의 기록 데이터 전송을 개시한다. 프로그램이 완료할 때가지의 기다리는 시간에 기록 데이터의 전송을 행함으로써, 플래시 메모리에의 기록 데이터의 전송을 행함으로써, 기록의 퍼포먼스를 향상시킬 수 있다.

도7에는, 라이트 인터리브의 기본동작이 나타나 있다.

동일의 메모리 블럭(MOD0)에서의 플래시 메모리(FM00)와 플래시 메모리(FM01)(도시되어 있지 않음)를 사용하여 라이트 인터리브가 행해지는 경우가 나타나 있다.

먼저, 플래시 메모리(FM00)가 선택되어, 그 상태에서 커맨드 발행 및 섹터 어드레스의 지정이 행해진다(a). 다음에, 플래시 메모리(FM00)에의 기록 데이터가 전송되고(b), 커맨드(PS)에 의해 플래시 메모리(FM00)에의 프로그램(기록) 개시가 지시되며(c), 그것에 따라 플래시 메모리(FM00)에서는 프로그램이 행해진다.

상기 플래시 메모리(FM00)에의 프로그램 중에, 이번은, 플래시 메모리(FM01)가 선택되어, 그 상태에서 커맨드 발행 및 섹터 어드레스의 지정이 행해진다(d). 다음에, 플래시 메모리(FM01)에의 기록 데이터가 전송되고(e), 커맨드(PS)에 의해 플래시 메모리(FM01)에의 프로그램(기록) 개시가 지시되며(f), 그것에 따라서 플래시 메모리(FM01)에서의 프로그램이 행해진다.

다음에, 플래시 메모리(FM00)가 선택되어 이 프래시 메모리(FM00)의 스테이터스(RS)가 판독된다(g). 비지(BSY)가 되돌아 온 경우, 그것은, 플래시 메모리(FM00)는 프로그램 계속중인 것을 나타내고 있다. 비지(VSY)가 되돌아 온 경우에는, 이어서 스테이터스 판독이 반복된다. 그리고 이 스테이터스 판독에서 레디(RDY)가 되돌아 온 경우에는, 그것은, 플래시 메모리(FM00)는 프로그램이 완료된 것을 나타내고 있다.

마찬가지로, 플래시 메모리(FM01)가 선택되어 이 플래시 메모리(FM01)의 스테이터스(RS)가 판독되고(h), 플래시 메모리(FM01)에서의 프로그램이 완료되었는지 여부의 판별이 행해진다.

도8에는, 라이트 인터리브에서의 각부의 동작 타이밍이 나타나 있다.

도8에 있어서는, 동일의 메모리 블럭(MOD0)에서의 플래시 메모리(FM00)와 플래시 메모리(FM01)(도시되어 있지 않음)를 사용하여 라이트 인터리브가 행해지는 경우가 나타나 있다.

먼저, 기간 T1에서는 플래시 메모리(FM00)는, 커맨드 수신,「SA1」의 어드레스 수신, 「SA2」의 어드레스 수신, 기록 데이터(프로그램 데이터)의 수신이 행해진다. 즉, 컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS[6:0])가 「00h」인 경우, 이들의 상위 3비트가 모듈선택 디코더(220)에서 디코드되어, 모듈 이네이블신호(ME_N00)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)이 선택된다. 또, 상기 선택신호(CS[6:0])의 하위 4비트가 칩 선택 디코더(51)에서 디코드되어, 그 디코드 출력신호와, 상기 모듈선택 디코더(220)의 디코드 출력신호에 기초하여, 논리 게이트(G00)의 출력신호인 칩 이네이블신호(CE_N00)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)에서의 플래시 메모리(FM00)가 선택된다.

모듈선택 디코더(220)에 의해 모듈 이네이블신호(ME_N00)가 로레벨로 어절트되어 있기 때문에, 메모리 모듈(MOD0)에 있어서는, 제어신호 마스크부(53)에서의 마스크가 해제되어, 컨트롤러(210)에서 출력된 각종 신호(CDE_N, OE_N, WE_N, SC)가, 메모리 모듈(MOD0)에서의 제어신호 마스크부(53)를 통해서 플래시 메모리(FM00)에 전달된다.

아웃풋 이네이블신호(OE_N)가 하이레벨로 네게이트되어 있는 것으로부터, 트 랜시버(52)에서는, 트라이 스테이트 버퍼(B1)가 도통됨으로써, 컨트롤러(210)에서 플래시 메모리(FM00)로 향하는 데이터 전송이 가능하게 된다.

칩 이네이블신호(CE_N00)가 로레벨로 어절트되어 있는 기간에 있어서, 먼저, 「1Fh」의 커맨드 수신이 행해지고, 「SA1」의 어드레스 수신, 「SA2」의 어드레스 수신이 행해진 후, 컨트롤러(210)에서 전달된 시리얼 클럭신호(SC)에 기초하는 시리얼 클럭신호에 동기하여 기록 데이터(PD0₀ ~ PD2111₀)의 취입이 행해진다. 또한, 기록 데이터의 취입은, 기간 T2에까지 미친다.

기간 T2에 있어서, 「40h」의 커맨드 수신이 행해짐으로써, 플래시 메모리(FM00)에서는, 상기 기록 데이터(PD0₀ ~ PD2111₀)의 프로그램(기록)이 개시된다. 상기 기록 데이터(PD0₀ ~ PD2111₀)의 프로그램(기록)이 개시된 후, 컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS[6:0])가 「00h」에서 「01h」로 변경된다. 이 선택신호의 변경에 의해, 논리 게이트(G01)의 출력신호인 칩 이네이블신호(CE_N01)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)에서의 플래시 메모리(FM01)가 선택된다.

칩 이네이블신호(CE_N01)가 로레벨로 어절트되어 있는 기간에 있어서, 먼저, 「1Fh」의 커맨드 수신이 행해지고, 「SA1」의 어드레스 수신, 「SA2」의 어드레스 수신이 행해진 후, 컨트롤러(210)에서 전달된 시리얼 클럭신호(SC)에 기초하는 시리얼 클럭신호에 동기하여, 기록 데이터(PD0₁ ~ PD2111₁)의 취입이 행해진다. 또한, 기록 데이터의 취입은, 기간 T3에까지 미친다.

기간 T3에 있어서, 「40h」의 커맨드 수신이 행해짐으로써, 플래시 메모리(FM01)에서는, 상기 기록 데이터(PD0₁ ~ PD2111₁)의 프로그램(기록)이 개시된다.

상기 기록 데이터(PD0₁ ~ PD2111₁)의 프로그램(기록)이 개시된 후, 컨트롤러(210)에서 출력된 7비트 구성의 선택신호(CS[6:0])가 「01h」에서 「00h」로 변경된다. 이 선택신호의 변경에 의해, 논리 게이트(G00)의 출력신호인 칩 이네이블신호(CE_N00)가 로레벨로 어절트 됨으로써, 메모리 모듈(MOD0)에서의 플래시 메모리(FM00)가 선택되어, 컨트롤러(210)에 의해 플래시 메모리(FM00)의 스테이터스 판독이 행해진다(T4). 이 스테이터스 판독에 있어서, 레디(RDY)가 되돌아 온 경우에는, 그것은 프로그램의 완료를 나타내고 있으므로, 7비트 구성의 선택신호(CS[6:0])가 「00h」에서 「01h」로 변경되어, 플래시 메모리(FM01)의 스테이터스 판독이 행해진다(T5).

이와 같이 라이트 인터리브에 있어서는, 플래시 메모리(FM00)의 프로그램 중에, 다른 플래시 메모리(FM01)로의 기록 데이터 전송을 개시하도록 하고 있기 때문에, 기록의 퍼포먼스를 향상시킬 수 있다.

상기의 예에 의하면, 이하의 작용효과를 얻을 수 있다.

(1) 복수의 메모리 모듈(MOD0 ~ MOD7)과, 외부에서의 액세스 요구에 따라서 상기 복수의 메모리 모듈의 동작을 제어하기 위한 컨트롤러(210)와, 이 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 복수의 메모리 모듈에서 하나의 메모 리 모듈을 선택적으로 이네이블 상태로 하기 위한 모듈 이네이블신호를 얻는 모듈선택 디코더(220)가 설치되어, 상기 메모리 모듈이 착탈 자유롭게 장착됨으로써, 메모리 모듈의 증감에 의해 플래시 메모리 시스템의 기억용량의 변경을 용이하게 행할 수 있다. 이와 같이 플래시 메모리 시스템의 기억용량의 변경을 용이하게 행할 수 있으므로, 용량마다 플래시 메모리 시스템의 재고를 떠안고 있는 것을 회피할 수 있다. 또, 메모리 모듈의 증감에 의해, 불휘발성 메모리장치 전체의 기억용량의 변경이 가능하게 되기 때문에, 불휘발성 메모리 혹은 메모리 모듈이 파손한 경우에 있어서도, 메모리 모듈의 교환에 의해 수복 가능하게 된다.

(2) 상기 복수의 메모리 모듈(MOD0 ~ MOD7)은, 컨트롤러(210)에서 출력된 7비트 구성의 선택신호 중 상위 3비트를 디코드 함으로써, 상기 복수의 플래시 메모리에서 하나의 플래시 메모리를 선택하기 위한 신호를 얻는 칩 선택 디코더(51)와, 모듈선택 디코더(220)의 출력신호와, 상기 칩 선택 디코더(51)의 출력신호에 기초하여, 상기 복수의 불휘발성 메모리에서 하나의 불휘발성 메모리를 선택하기 위한 칩 선택 신호를 형성하는 논리 게이트(G00 ~ G15)를 각각 포함함으로써, 메모리 모듈(MOD0 ~ MOD7)마다 칩 선택신호(CE_N00 ~ CE_N15)를 간단하게 생성할 수 있다.

(3) 모듈선택 디코더(220)의 출력신호에 의해 비선택상태로 되어 있는 메모리 모듈에서의 상기 복수의 불휘발성 메모리에는, 상기 컨트롤러에서 출력된 제어신호의 전달을 저지하기 위한 제어신호 마스크부(53)가 설치됨으로써, 메모리 모듈수가 증가된 경우라도, 상기 컨트롤러(210)의 출력부에서 본 부하가 원치않게 증대하는 것을 회피할 수 있으므로, 대용량화에 의해 메모리 모듈수가 증가된 경우라 도, 상기 컨트롤러(210)의 출력부의 구동능력을 높일 필요는 없으므로, 컨트롤러(210)의 설계변경을 하지 않고 끝낼 수 있다.

(4) 컨트롤러(210)에서의 지시에 따라서 복수의 메모리 모듈(MOD0 ~ MOD7)을, 당해 메모리 모듈마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 제어부(230)를 설치함으로써, 메모리 모듈마다 서로 다른 타이밍으로 순차 리셋트되는 것으로부터, 리셋트에 기인하는 전류가 경시적으로 분산되어, 각 메모리 모듈마다 리셋트에 기인하는 전류가 집중하는 것을 회피할 수 있다.

(5) 리셋트 제어부(230)는, 메모리 모듈마다 리셋트 신호의 입력단자에 대응하는 출력단자를 가지는 플립플롭회로(FF)를 구비함으로써 용이하게 형성할 수 있고, 그 경우에 상기 컨트롤러(210)에 의해 상기 플립플롭회로(FF)의 유지정보를 갱신함으로써 상기 리셋트 신호를 순차 네게이트할 수 있다.

(6) 컨트롤러(210)는, 복수의 플래시 메모리(FM00 ~ FM15) 중 소정의 플래시 메모리(FM00)에 대해서 기록 데이터를 전송 제어하고, 상기 플래시 메모리(FM00)에서 상기 기록 데이터의 기록처리가 행해지고 있는 기간에, 다음의 기록 데이터를, 예컨대 플래시 메모리(FM01)에 전송 제어함으로써 라이트 인터리브를 행하도록 하고 있으므로, 데이터 기록의 퍼포먼스의 향상을 도모할 수 있다.

이상 본 발명자에 의해 행해진 발명을 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.

예컨대, 메모리 모듈(MOD0 ~ MOD7)은 적어도 1개의 플래시 메모리를 포함하 여 구성할 수 있다. 또, 플래시 메모리 시스템(200)은, 적어도 1개의 메모리 모듈을 포함하여 구성할 수 있다.

상기의 예에서는, 플래시 메모리(FM00 ~ FM15)를 다치 메모리로 하고, 하나의 메모리셀의 정보기억상태는, 소거상태("11"), 제1의 기록상태("10"), 제2의 기록상태("00"), 제3의 기록상태("01")의 중에서 선택된 하나의 상태로 되며, 전부 4가지의 정보기억상태를 2비트의 데이터에 의해 결정하도록 했지만, 이것 대신에, 1비트의 데이터를 하나의 메모리셀로 기억하는, 이른바 2치 메모리에 의해 플래시 메모리(FM00 ~ FM15)를 구성해도 좋다.

리셋트 제어부(230)의 기능으로서는, 복수의 출력비트에서의 특정의 논리치를 순차 변경되면 좋으므로, 리셋트 제어부(230)는, 플립플롭회로(FF) 대신에 시프트 레지스터에 의해 구성할 수도 있다.

플래시 메모리 시스템의 리셋트는, 상기의 예에서는 메모리 모듈마다 서로 다른 타이밍으로 행하도록 했지만, 리셋트 제어부(230)의 제어에 의해, 플래시 메모리마다 서로 다른 타이밍으로 리셋트를 행하도록 해도, 리셋트에 기인하는 전류의 집중화를 회피할 수 있다. 이 경우, 리셋트 제어부(230)에 있어서는, 각 플래시 메모리(FM00 ~ FM15)에 입력되는 리셋트 신호의 네게이트 타이밍이 서로 다르도록 리셋트 신호가 형성된다.

상기의 예에서는, 도6에 나타내는 바와 같이 컨트롤러(210) 내에 버퍼(214)를 포함하는 구성에 대해서 설명했지만, 이 내장버퍼(214) 대신에, 당해 컨트롤러(210)의 외부에 배치된 버퍼를 사용하도록 해도 좋다.

상기의 예에서는 칩 선택 디코더(51)의 디코드 출력신호에 기초하여, 복수의 플래시 메모리(FM00 ~ FM15) 중에서 하나의 플래시 메모리가 선택되는 경우에 대해서 설명했지만, 칩 선택 디코더(51)에 의해 복수의 플래시 메모리가 동시에 선택되도록 해도 좋다. 예컨대 칩 선택 디코더(51)의 디코드 출력에 의해, 칩 이네이블신호(CE_N00, CE01_N01) 두개가 동시에 로레벨로 어절트 됨으로써, 플래시 메모리(FM00, FM01)의 상방이 동시에 선택되어, 플래시 메모리(FM00, FM01)에의 동시 액세스가 가능하게 된다. 복수의 플래시 메모리에의 동시 액세스를 가능하게 하기 위해서는, 동시 액세스되는 플래시 메모리의 수에 따라서 I/O버스의 버스폭이 넓혀진다. 예컨대 하나의 플래시 메모리에의 데이터 기록이나 데이터 판독을 위해 8비트의 버스폭이 필요로 되는 경우로서, 두개의 플래시 메모리에의 동시 액세스를 가능하게 하기 위해서는, I/O버스의 버스폭을 16비트 구성으로 하고, 상위 8비트를 하나의 플래시 메모리로 할당하여, 하위 8비트를 다른 플래시 메모리에 할당하도록 한다.

상기의 예에서는, 2개의 플래시 메모리 사이에서 라이트 인터리브를 행하는 경우에 대해서 설명했지만, 라이트 인터리브는 3개 이상의 플래시 메모리 사이에서 행할 수 있다. 예컨대 3개의 플래시 메모리 사이에서의 라이트 인터리브는 다음과 같이 행할 수 있다.

먼저, 플래시 메모리(FM00)가 선택되어, 그 상태에서 커맨드 발행 및 섹터 어드레스의 지정이 행해지고, 이어서 플래시 메모리(FM00)에의 기록 데이터가 전송되며, 커맨드에 의해 플래시 메모리(FM00)에 프로그램(기록) 개시가 지시되어, 그 것에 따라서 플래시 메모리(FM00)에의 프로그램이 행해진다.

그리고, 상기 플래시 메모리(FM00)의 프로그램 중에, 이번은, 플래시 메모리(FM01)가 선택되어, 그 상태에서 커맨드 발행 및 섹터 어드레스의 지정이 행해진다. 다음에, 플래시 메모리(FM01)에의 기록 데이터가 전송되고, 커맨드에 의해 플래시 메모리(FM01)에 프로그램(기록) 개시가 지시되며, 그것에 따라서 플래시 메모리(FM01)의 프로그램이 행해진다.

다음에, 상기 플래시 메모리(FM00, FM01)에의 프로그램 중에, 이번은, 플래시 메모리(FM02)가 선택되고, 그 상태에서 커맨드 발행 및 섹터 어드레스의 지정이 행해진다. 그리고, 이 플래시 메모리(FM02)에의 기록 데이터가 전송되고 커맨드에 의해 플래시 메모리(FM02)에 프로그램(기록) 개시가 지시되며, 그것에 따라서 플래시 메모리(FM02)의 프로그램이 행해진다.

이와 같이 플래시 메모리의 프로그램 중에, 다른 플래시 메모리에의 커맨드 발행 및 섹터 어드레스의 지정, 그리고 기록 데이터의 전송이 행해짐으로써, 3개 이상의 플래시 메모리 사이의 라이트 인터리브가 가능하게 된다.

또한, 라이트 인터리브에 의한 기록은, 서로 다른 메모리 모듈(MOD0 ~ MOD7)사이에서 행할 수도 있다.

이상의 설명에서는 주로 본 발명자에 의해 행해진 발명을 그 배경이 된 이용분야인 플래시 메모리 시스템에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되는 것이 아니고, 각종 불휘발성 메모리를 포함하여 이루어지는 불휘발성 메모리장치에 적용할 수 있다.

본 발명은, 적어도 불휘발성 메모리를 포함하는 것을 조건으로 적용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.

즉, 모듈선택 디코더는, 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 메모리 모듈을 선택적으로 이네이블 상태로 하기 위한 모듈 이네이블신호를 형성하고, 이 모듈 이네이블신호에 의해, 메모리 모듈의 선택이 행해진다. 메모리 모듈은 착탈 자유로우므로, 메모리 모듈의 증감에 의해서, 불휘발성 메모리장치 전체의 기억용량의 변경이 가능하게 된다.

이때, 상기 복수의 메모리 모듈은, 상기 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 불휘발성 메모리를 선택하기 위한 신호를 얻는 칩 선택 디코더와, 상기 모듈선택 디코더의 출력신호와, 상기 칩 선택 디코더의 출력신호에 기초하여, 상기 불휘발성 메모리를 선택하기 위한 칩 선택신호를 형성하는 제1 제어논리를 각각 포함하여 용이하게 구성할 수 있다.

모듈선택 디코더의 출력신호에 의해 비선택상태로 되어 있는 메모리 모듈에서의 복수의 불휘발성 메모리에는, 컨트롤러에서 출력된 제어신호의 전달이 저지되기 때문에, 메모리 모듈수가 증가된 경우라도, 컨트롤러의 출력부에서 본 부하가 원치않게 증대하는 것을 회피할 수 있고, 대용량화에 의해 메모리 모듈수가 증가된 경우라도, 상기 컨트롤러의 출력부의 구동능력을 높일 필요는 없으므로, 컨트롤러 의 설계변경을 하지 않고 끝낼 수 있다.

컨트롤러에서의 지시에 따라서 복수의 메모리 모듈을, 메모리 모듈마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 제어부를 설치함으로써, 그것에 의해 상기 메모리 모듈마다 또는 불휘발성 메모리마다 서로 다른 타이밍으로 순차 리셋트되는 것으로부터, 리셋트에 기인하는 전류가 경시적으로 분산되어, 각 메모리 모듈마다 리셋트에 기인하는 전류가 집중하는 것을 회피할 수 있기 때문에, 불휘발성 메모리의 리셋트 동작에 기인하는 대전류를 완화할 수 있다.

또, 상기 복수의 불휘발성 메모리에서의 제1 불휘발성 메모리에 대해서 기록 데이터를 전송 제어하고, 상기 제1 불휘발성 메모리에서 상기 기록 데이터의 기록처리가 행해지고 있는 기간에, 다음의 기록 데이터를, 상기 제1 불휘발성 메모리와는 다른 제2 불휘발성 메모리에 전송 제어함으로써 라이트 인터리브를 가능하게 하는 메모리 제어부가 설치됨으로써, 데이터 기록의 퍼포먼스의 향상을 도모할 수 있다.

Claims

각각 1개 이상의 불휘발성 메모리를 포함하여 이루어지는 1개 이상의 메모리 모듈과,

외부에서의 액세스 요구에 따라서 상기 1개 이상의 메모리 모듈의 동작을 제어하기 위한 컨트롤러와,

상기 컨트롤러에서 출력된 선택신호를 디코드 함으로써, 상기 메모리 모듈을 선택적으로 이네이블상태로 하기 위한 모듈 이네이블신호를 얻는 모듈선택 디코더를 포함하여, 상기 메모리 모듈이 착탈 자유롭게 장착되어 이루어지는 것을 특징으로 하는 불휘발성 메모리장치.
제 1 항에 있어서,

상기 메모리 모듈은, 상기 컨트롤러에서 출력된 선택신호를 디코드 함으로써 불휘발성 메모리를 선택하기 위한 칩 선택 디코더와,

상기 모듈선택 디코더의 출력신호와, 상기 칩 선택 디코더의 출력신호에 기초하여, 상기 불휘발성 메모리를 선택하기 위한 칩 선택신호를 형성하는 제1 제어논리를 각각 포함하여 이루어지는 것을 특징으로 하는 불휘발성 메모리장치.
제 1 항에 있어서,

상기 메모리 모듈은, 상기 컨트롤러에서 출력된 선택신호를 디코드 함으로 써, 상기 불휘발성 메모리를 선택하기 위한 칩 선택 디코더와,

상기 모듈선택 디코더의 출력신호와, 상기 칩 선택 디코더의 출력신호에 기초하여, 상기 불휘발성 메모리를 선택하기 위한 칩 선택신호를 형성하는 제1 제어논리와,

상기 모듈선택 디코더의 출력신호에 의해 비선택상태로 되어 있는 메모리 모듈에서의 상기 1개 이상의 불휘발성 메모리에 대한 상기 컨트롤러에서의 제어신호전달을 저지하기 위한 제2 제어논리를 각각 포함하여 이루어지는 것을 특징으로 하는 불휘발성 메모리장치.
제 3 항에 있어서,

상기 컨트롤러에서의 지시에 따라서 상기 1개 이상의 메모리 모듈을, 상기 메모리 모듈마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 제어부를 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
제 3 항에 있어서,

상기 컨트롤러에서의 지시에 따라서 상기 1개 이상의 메모리 모듈을, 상기 불휘발성 메모리마다 서로 다른 타이밍으로 순차 리셋트 가능한 리셋트 제어부를 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
제 4 항에 있어서,

상기 리셋트 제어부는, 상기 메모리 모듈마다 리셋트 신호의 입력단자에 대응하는 출력단자를 가지는 정보유지수단을 구비하여,

상기 컨트롤러에 의해서 상기 정보유지수단의 유지정보가 갱신됨으로써 상기 리셋트 신호가 순차 네게이트되는 것을 특징으로 하는 불휘발성 메모리장치.
제 6 항에 있어서,

복수의 불휘발성 메모리를 가지며, 상기 컨트롤러는, 상기 복수의 불휘발성 메모리의 일부의 불휘발성 메모리에 의한 기록동작에 병행하여, 다른 불휘발성 메모리에 기록 데이터를 전송 제어함으로써 라이트 인터리브를 가능하게 하는 메모리 제어부와,

상기 컨트롤러 전체의 동작을 제어하기 위한 마이크로·프로세서·유닛을 포함하여 이루어지는 것을 특징으로 하는 불휘발성 메모리장치.