CN100437458C

CN100437458C - 存储器件和主机装置

Info

Publication number: CN100437458C
Application number: CNB2005800137751A
Authority: CN
Inventors: 藤本曜久
Original assignee: Toshiba Corp
Current assignee: Japanese Businessman Panjaya Co ltd; Kioxia Corp
Priority date: 2004-07-12
Filing date: 2005-07-08
Publication date: 2008-11-26
Anticipated expiration: 2025-07-08
Also published as: CN1950792A

Abstract

本发明提供一种存储器件，包括存储数据的半导体存储器。控制器根据该控制器接收的请求，指示将数据写入半导体存储器。寄存器保存性能等级信息，该信息表示允许存储器件展示在根据性能指定的性能等级中该存储器件支持的最佳性能所需的一个性能等级。

Description

存储器件和主机装置

相关申请的交叉引用

本申请基于并要求2004年7月12日提交的在先日本专利申请No.2004-204028，以及2004年11月26日提交的No.2004-342275的优先权，其全部内容在此引入以供参考。

技术领域

本发明涉及存储器件以及使用存储器件的主机装置(电子装置)。特别地，本发明涉及存储器件，诸如非易失性半导体存储器件和使用它的存储卡。另外，本发明涉及诸如记录装置的电子装置，例如内置存储器件的数码照相机和数字视频摄像机。例如，诸如通用串行总线(USB)闪存的存储器件和诸如个人计算机(PC)和个人数字助理(PDA)的电子装置包括在本发明的种类中。

背景技术

近年来，具有内置非易失性半导体存储器的存储卡已经广泛用作存储各种数字信息诸如图像数据和音乐数据的存储器件。非易失性半导体存储器的数据即使在断电时也没有丢失的风险，并且是可重写的。NAND flash^TM存储器经常用作非易失性存储器(例如，参见日本专利申请KOKAI公开号No.2003-30993)。

最近，闪存的存储容量随着制造半导体的技术进步而增加。

例如，经主机装置使用具有内置闪存的存储器件例如存储卡。在这种情况下，主机装置直接控制内置在传统情况下的存储器件中的闪存。由此，主机装置获得闪存的程序时间，并且能在某种程度上根据该程序时间预测存储性能和可存储时间。

然而，现在通常是存储器件具有内置控制器；因此，控制变得复杂。结果，不可能使用简单的计算预测存储性能。定义连接主机装置和存储器件的总线的传送速率参数。然而，当主机装置将数据写入存储器件时，这不是实际速率。因此，传送速率不充当用于识别性能的手段。

为预测包括NAND flash^TM存储器的存储器件的性能，要求通过主机装置而结合块处理方法进行计算。因此，难以仅使用存储器件来确定性能。

因此，希望提供一种电子装置，即使经由控制器控制大容量存储器件时，其也能在某种程度上简单地预测存储器件性能，以及希望提供一种预测性能的方法，以及存储器件。

发明内容

根据本发明的第一方面，提供一种存储器件，包括：存储数据的半导体存储器；控制器，用于根据该控制器接收的请求，指示将数据写入半导体存储器；以及寄存器，其被设置在控制器中并用于保存性能等级信息，该信息显示由性能分类的一个性能等级，该一个性能等级表示该存储器件保证由该一个性能等级指定的最小性能；其中，所述存储器件被配置成响应于来自该存储器件外部的指令输出性能等级信息。。

根据本发明的第二方面，提供一种主机装置，用于支持多种数据传送速率模式并与存储性能等级信息的存储器件进行数据传送，其中通过根据所述多种数据传送速率模式的性能等级信息来确定最大数据传送速率模式，至少一种数据传送速率模式可从最大数据传送速率模式和低于该最大数据传送速率模式的数据传送速率模式中选择。

附图说明

图1是根据本发明的第一实施例的NAND flash^TM存储器的结构的框图；

图2是表示具有第一实施例的内置存储器的存储器件的结构以及使用该存储器件的主机装置的框图；

图3是说明由第一实施例中的主机装置采用的存储器件的区域划分以及存储器件中的实际存储区区域划分的视图；

图4是说明第一实施例中的数据移动的视图；

图5是说明当使用多块写命令时的写入操作定时的视图；

图6是表示在第一实施例中的性能的例子的视图；

图7是说明在第一实施例中，在实时记录期间的文件系统更新的视图；

图8A至8C是表示写序列的视图；

图9是表示根据第一实施例的主机装置和存储器件的外观的透视图；

图10是表示第一实施例中的性能曲线分类的视图；

图11是表示每一等级的卡需求特性的表；

图12是表示每一等级的卡需求特性的测量条件的表；

图13是表示在SD^TM存储卡的寄存器中存储的内容的视图；

图14是表示相对于第一实施例中的存储卡区的AU分类的视图；

图15是说明第一实施例中的主机缓冲器的原理的视图；

图16是表示将所有已使用RU收集在AU的前位置上的情形的视图；

图17是表示根据本发明的第二实施例的存储卡的结构的视图；

图18是说明对于第二实施例的存储卡的信号管脚的信号分配的表；

图19是表示第二实施例的存储卡的硬件结构的框图；

图20是表示第二实施例的存储卡的寄存器的结构的框图；

图21是表示第二实施例的存储卡中的存储单元和缓冲器的结构的视图；以及

图22是说明对于各个操作模式中的SD总线信号管脚的信号分配的表。

具体实施方式

下面，将参考附图描述本发明的实施例。这些实施例不限制本发明。

(第一实施例)

第一实施例涉及具有内置非易失性半导体存储器件的存储器件，以及使用该存储器件的主机装置。

[1]存储器件和主机装置的结构

在下文的描述中，根据本发明的第一实施例，NAND flash^TM存储器用作内置在用于主机装置的存储器件中的非易失性半导体存储器件。

图1是表示使用NAND flash^TM存储器，在实现根据第一实施例的半导体存储器件的情况下半导体存储器件(半导体存储器)的结构的框图。

在图1中，附图标记11表示存储单元阵列。存储单元阵列11具有几条字线、选择栅极线和位线(未示出)。该几条字线和位线连接到几个存储单元(未示出)。该几个存储单元划分成几个块，如下所述。

存储单元阵列11连接到数据保存电路12和行解码器电路13。数据保存电路12包括多个锁存电路。行解码器电路13有选择地驱动几条字线和选择栅极线。

数据保存电路12临时保存在从存储单元阵列11读取的数据中经位线读取的数据。数据保存电路12临时保存在相对于存储单元阵列11写入的数据中的写入数据，然后经位线将其提供给存储单元阵列11。

数据保存电路12连接到输入/输出缓冲器(I/O缓冲器)14和列解码器电路15。在数据读取中，在数据保存电路12中保存的读取数据，即，仅被选数据，通过根据列解码器电路15的输出读出到半导体存储器件之外。在数据写入中，经输入/输出缓冲器14，从半导体存储器件之外提供的写入数据由数据保存电路12的锁存电路保持，该数据是根据列解码器电路15的输出选择的。

在数据读取和写入中，行解码器电路13有选择地驱动包括在存储单元阵列11中的在前字线和选择栅极线。通过这样做，同时选择对应于存储单元阵列11的一页的存储单元。

地址锁存器16锁存地址输入，然后将行地址提供给行解码器电路13，同时将列地址提供给列解码器电路15。

地址锁存器17接收命令输入。命令锁存器17被连接到命令解码器18。命令解码器18解码该命令以输出各种控制信号。基于从命令解码器18输出的控制信号，控制数据保存电路12、行解码器电路13、输入/输出缓冲器14、列解码器电路15和地址锁存器16的操作。

在NAND flash^TM存储器中，地址锁存器和命令锁存器连接到输入/输出缓冲器14(未示出)。因此，从NAND flash^TM缓冲器的输入/输出管脚提供地址和命令。

除了这些电路以外，半导体存储器件还具有高压和中间电压生成器电路(未示出)。高压和中间电压生成器电路在数据写入和擦除中，生成提供给行解码器电路13和存储单元阵列11的高压和中间电压。

图2表示内置有图1的存储器的存储器件，以及使用该存储器件的主机装置。存储器件19是存储卡，例如SD^TM存储卡。稍后将对使用SD^TM存储卡的情形进行说明。

如图2所示，闪存(即图2的存储区21)和用于控制闪存的器件控制器22内置在存储卡中。闪存具有如图1所示的结构。

器件控制器22包括型号信息寄存器23、性能标识码寄存器24和性能参数寄存器25。型号信息寄存器23保存型号信息。型号信息用于识别存储卡的型号。性能识别码寄存器24保存性能识别码。性能识别码用于识别性能组合(性能等级)。性能参数寄存器25保存存储器件的性能参数(稍后描述)。

当存储器件19连接到主机装置20时，主机装置20使用内置处理器28来控制内置主机控制器26，以便与存储器件19进行数据交换。

为从主机装置20发送数据，该数据被临时存储在内置主机缓冲器(缓冲存储器)27中，此后，经主机控制器26被发送到存储器件19。在这种情况下，主机缓冲器27能根据时间，在某种程度上缓冲存储器件的性能变化。

使用系统存储器29的部分能实现主机缓冲器27。通过这样做，不需要提供专用存储器，例如主机缓冲器27，另外，在系统存储器29上预留它是有效的，因为通常需要大的主机缓冲器27。

主机装置20能使用一次多块写入命令(即，用于使用一次写入命令来写入几个连续块的命令)来写入数据。

[2]卡标准的性能定义

存储器件19保存对应于自性能和各个性能参数信息的性能等级，以便主机装置20能了解存储器件19的性能。下面将说明性能参数的定义。在下述说明中，将存储卡，特别是SD^TM存储卡作为存储器件19的例子。

使从主机装置20到存储器件(存储卡)19的数据传送性能呈现为是控制总线30上的传送速率。在这种情况下，在图2中，控制总线30对应于双向连接主机控制器26和器件控制器22的粗箭头。在假定主机装置20在最佳状态下执行写入的情况下设置传送速率。

[2-1]性能曲线定义

[2-1-1]存储区的分区

首先，下面，将说明通过主机装置20和存储器件19进行的存储区划分。因为这对说明用于指定性能等级的性能曲线是必要的。

主机装置20将存储区21划分成称为16kB记录单元(RU)的单元，以便为每一RU写入例如视频数据的数据。特别地，RU(写单元区)与通过一次多块写入命令写入的单元等效。

例如，RU与由SD^TM文件系统定义的簇相同，或具有簇的整数倍大小。

RU的单元可以设置为32KB、64KB、128KB等等。如下所述，主机装置20计数能记录数据的RU的数量，由此能计算剩余记录时间。

图3表示由主机装置20采取的存储区21的划分，以及由存储卡19采取的存储区21的实际划分。图3的左侧对应于由主机装置20采取的存储区21的划分。另一方面，图3的右侧对应于由存储器件19采取的存储区21的实际划分。

从图3看出，RU 32是当从主机装置20看时的存储单元。分配单元(AU)被定义为一组几个RU32。AU(管理单元区)是管理单元，并被定义为用于将存储器件19的所有存储区21划分成AU大小S_AU的单元。

RU 32和AU 31间的关系类似于当从存储器件19(器件控制器22)看存储区21时页34和块33间的关系。页34是当器件控制器22对于存储区21执行写或读时的存取单元。块33由几个页34组成，并被用作当器件控制器22擦除存储区21时的单元。

例如，如果由Toshiba制造的NAND flash^TM存储器TC58512FT用作存储区21，页34的大小为512B，块33的大小为16KB(在这种情况下，为简化起见，忽略冗余容量)。也可以使用其页大小为2KB或4KB的NAND flash^TM存储器。

页34和RU 32不需要彼此对应。RU 32可以设置成是页34的整数倍。同样地，AU大小S_AU是RU大小的整数倍。AU 31可以设置成是块33的整数倍。在下文中，将以RU 32和AU 31作为基本单元进行说明。

[2-1-2]如何确定性能曲线

在下文中，将参考图4描述性能曲线，图4给出下述情况作为例子。即，主机装置20将RU单元数据从位置A接连地写入存储区21中的位置B。

典型地，从A至B的区域对应于AU 31。在下文的描述中，将数据重新写入包括所使用的RU 31的AU作为例子。如图4所示，将AU 31的逻辑地址设置为LA。当将数据重新写入AU 31的每一RU 32时，实际上需要下述工作。首先，将数据保存在现有的物理块PAA中的RU 32(由图4中“已使用”所示)中的数据写入另一物理块PAB的RU 32。接着，必须向其写入新写入数据。然后，将物理块PAB重新映射到逻辑地址LA上。

将数据重新写入初始未保存数据的RU 32(如图4中的“空闲”所示)的时间对应于写入时间。写入时间定义为写入性能Pw。

另一方面，当将已经写入的数据被拷贝到另一RU 32时，除了将数据写入新物理块PAB的RU 32(例如RU 32b)的时间外，还要花费时间从旧RU 32(例如RU 32a)读取数据。

当已使用RU 32存在于旧物理块PAA中时，跳过已使用RU 32并将数据写入空闲RU 32(例如具有“数据3”的RU)。在写入新数据前，已使用RU 32中的数据需要写入目的地RU 32(例如RU 32b)。当移动已使用RU 32中的数据时，停止写入新数据。将该操作所花费的时间定义为“数据移动性能Pm”。因此，用于写入新数据所花费的总时间是总写入时间和总移动时间之和。

根据上文描述，当公式化平均性能P(Nu)时，获得下述数学表达式1。

[数学表达式1]

平均性能：P(Nu)

＝[Sc×(Nt-Nu)]/[Sc×(Nt-Nu)/Pw+Sc×

Nu/Pm]

＝[(Nt-Nu)×Pm×Pw]/[(Nt-Nu)×Pm+Nu×

Pw]

其中，

Sc：RU的大小

Nt：从A到B连续写入的RU的总数量(形成AU的RU的数量)

Nu：A和B之间已使用RU的数量(包括在AU中的已使用RU的数量)

Pw：写入性能(单位：MB/秒)

Pm：移动性能(单位：MB/秒)

在假定使用写入性能Pw和移动性能Pm确定性能的情况下定义上述数学表达式。

写入性能Pw根据存储卡19(闪存[存储区21])的程序时间而改变。此外，写入性能Pw定义为当对包括空闲RU 32的AU 31的所有RU 32连续地执行写入时，性能平均值的最低值。

注意，写入性能根据由前端消耗的处理时间而改变。前端处理时间由SD时钟频率而定，其中把SD^TM存储卡用作例子。下面，将说明这一问题。图5是表示当使用多块写入命令时写入操作定时的视图。在写入操作的第一阶段，后端等待，直到写入数据从前端到来为止。在第二阶段，与前端一起操作后端。因此，必须与前端和后端无关地考虑为多块写入而消耗的写入时间。在第二阶段，与前端处理时间相比，后端写入时间比该写入时间占优势。

后端写入时间t_WB是在启动写入闪存(存储区21)之后直到完成所有写入所花费的时间总和。

另一方面，前端处理时间t_WF是从多块写入命令开始到写入闪存开始的时间总和。如上所述，如果将SD^TM存储卡用作例子，前端处理时间t_WF由SD时钟频率而定。因此，使用系数C_SD和SD时钟频率f_SD，表示前端处理时间t_WF。因此，在SD^TM存储卡中，使用下述数学表达式2表示前端处理时间t_WF。

[数学表达式2]

前端处理时间：t_WF＝C_SD/f_SD

如果将数据记录到一个AU 31，则前端处理时间t_WF与写命令的数量成比例。写命令的数量等于RU 32的数量N_RU。如果数量N_RU增加，即，RU大小S_RU变小，写效率降低。

将移动性能Pm定义为平均移动性能的最低值。当移动连续RU32以便形成一个完整的AU 31时，移动性能Pm计算为平均值。移动时间在后端侧定义，并且不受SD时钟频率的影响。如果存储卡19不需要移动RU 32，则将移动性能Pm定义为无限。这表示为“1/Pm＝0”。

此外，除了闪存的程序时间之外，移动性能Pm根据稍后所述的读取时间和数据移动而改变。在这种情况下，在存储卡19内执行数据移动，因此，主机装置20不直接控制数据移动。

当开始讨论读取性能时，定义下面两个值。

1)相对于数据的读取性能

相对于数据的读取性能(在下文中，称为“读取性能”)Pr定义为当以RU 32为单元随机读取数据时的性能的平均值的最低值。可基于以RU 32为单元的256次随机读取来计算平均值。此外，在相对于每一块33使用纠错码(ECC)执行校正所花费的时间中，应当考虑最糟情形。读取性能Pr必须大于或至少等于写入性能Pw。

2)文件系统的读取时间(FAT)

文件系统，例如文件分配表(FAT)的读取时间T_FR(4kB)定义为当读取4kB FAT时的最大时间。在这种情况下，在AU写入期间，FAT读取必定可能。这是因为：考虑实时记录的情形，主机装置20必须在AU写入期间读出FAT。此外，在相对于每一块33使用ECC，进行校正所花费的时间中，应当考虑最糟情形。使用如下的CEIL函数表示相对于文件系统大小(FR大小)S_FR的FAT读取时间。

相对于文件系统大小S_FR[kB]的FAT读取时间：

表示将二进制分数x转换成大于或等于x的最小整数的CEIL函数。

图6表示根据数学表达式1所计算的存储卡19的性能。在图6中，示出了当将形成AU 31的RU 32的数量Nt设置成16时的性能。

如从图6看出的，为每一已使用RU比率r(水平轴)确定性能(垂直轴)。然后，连接每一已使用RU比率r的性能，由此获得性能曲线。该性能曲线是对主机装置制造者的重要信息。

使用写入性能Pw和移动性能Pm指定性能曲线。写入性能Pw等于当已使用RU比率r＝0时的完整性能。

利用AU 31的RU 32的数量Nt和已使用RU 32的数量Nu，已使用RU比率r表示为下述数学表达式。

r＝Nu/Nt

该等式也表示如下。

Nu＝r×Nt

已使用RU比率r在从0至1的范围中改变。当r＝0时，这表示所有RU 32未使用。另一方面，当r＝1时，这表示使用了所有RU 32，即，性能为0，换句话说，假设P(1)＝0。

可以看出，任何性能曲线都通过点(1，0)。当使用“r”重写数学表达式1时，获得下述数学表达式3。

[数学表达式3]

平均性能曲线：P(r)

＝[(1-r)×Pw×Pm]/[r×Pw+(1-r)×Pm]

其中，0≤r≤1

使用表达式3绘制该性能，由此获得图6所示的性能曲线。

[2-1-3]存储区的位置和性能精度

如果RU 32的数据写入开始地址不是存储区21的块33的边界，则要求下述时间。特别地，要求用于移动所写数据的时间，以便写开始位置对应于块33的边界。为此，在这种情况下，实际性能次于期望性能。为了测量精确性能，需要满足地址A和B对应于擦除单元(块33)的边界的要求。指定分配单元由上述原因导致的。

[2-2]与记录期间文件系统更新有关的参数

文件系统更新插入写序列，由此，一般(实际所获得的)写入性能降低。为此，如下所述，当计算存储卡19的性能时，主机装置20要求与文件系统更新有关的参数。主机装置20能计算受文件系统更新插入写序列影响而导致的实际性能的降低。

图7表示在实时记录期间文件系统更新的典型顺序。在下述描述中，FAT用作文件系统的典型例子。

文件系统(FAT)的更新可能在对RU 20的任何写入后发生。定期地更新FAT。由文件系统更新周期T_FU指定某一文件系统更新和下一文件系统更新期间所写的RU 32的数量。在文件系统更新之间所写的RU 32的数量为Nd。

FAT写周期包括三个写入操作。在图7中，FAT1和FAT2分别表示使用一个多块写入命令写入FAT1和FAT2的FAT信息。文件系统(FAT)写入可以从任意字节地址开始，并且可以定义为从16kB至任意长度的写入。

在图7中，DIR表示目录项。在记录前生成DIR，并且仅对具有变化目录项的512B部分进行写入。将文件系统写入时间T_FW定义为文件系统写入周期的总时间，即，FAT1、FAT2和DIR的总写入时间。文件系统写入时间T_FW根据器件控制器22的规格改变。

[2-2-1]测量文件系统写入时间T_FW的平均值的条件

将文件系统写入时间T_FW定义为从一些测量值的平均值获得的值。下述数学表达式4用于指定平均文件系统写入时间T_FW(ave.)。如从下述数学表达式4看出的，将任意八次文件系统写入周期的平均值的最坏值用作平均文件系统写入时间T_FW(ave.)。

[数学表达式4]

平均文件系统写入时间：(T_FW(ave.))

＝[max(T_FW(1)+T_FW(2)+...T_FW(7)+T_FW(8))]/8

[2-2-2]最大文件系统写入时间

如下所述，在文件系统更新期间，主机装置20使用主机缓冲器27临时保存数据。因此，当确定主机缓冲器27的最小尺寸时，需要考虑最大文件系统更新周期。在下文中[4-5]，将说明对主机缓冲器27的大小的要求。

使用下述数学表达式5来指定文件系统(FAT)写入时间的最坏值。

[数学表达式5]

文件系统(FAT)写入时间的最坏值：(T_FW(max))≤750[ms]

[2-2-3]与数据写和文件系统写无关

在实时记录期间，文件系统写入可以插在RU或AU之间。器件控制器22需要能进行控制而不影响数据本身的写入性能Pw。

用下述方式，可以消除文件系统写入对写入性能Pw的影响。特别地，从在中断前最后写入数据的物理区之后的物理区，执行由文件系统中断写入后的写入恢复。

为实现该控制，可提供用于文件系统写入的高速缓存块，器件控制器22可以按如下控制。如图8A所示，存储区21包括正常的物理块和高速缓存块。当在将连续数据顺序地写入正常物理块期间请求文件系统写入时，如图8A所示，将文件管理信息连续地写入高速缓存块的空闲区(页34)，如图8B所示。此后，如从图8C看出，从中断前最后写入数据的区域后的区域(页34)重启数据写入。

当不是在恢复前最后写入数据的物理区(例如新块中的区域，或块2)的下一物理区的物理区上恢复所中断的数据写入的写入时(象现有技术中那样)，发生伴随写入的数据移动。结果，写入性能Pw由于文件系统写入而改变。

研究地址、大小和顺序使得分类正常数据和文件管理信息成为可能。

[3]存储卡的分类

为了易于将存储卡19的性能与主机装置20所需的性能匹配，根据卡性能将存储卡19分成几个等级(性能等级)。可以根据性能参数，例如前述的性能曲线和文件系统写入时间T_FW，分类该等级。设备控制器将等级信息保存为存储卡19的性能标识码24。

存储卡19相应地显示其自己的等级。在图9中，示出了显示等级标识的标签。图9表示存储器件19是SD^TM存储卡的情形。

如从图9看出的，存储卡19具有壳体71和在壳体71上显示其等级的标签72。壳体71至少部分地覆盖存储区21和器件控制器22。

此外，主机装置20具有预定等级。主机装置20的等级表示当将具有相同等级的存储卡19用作主机装置20时，其性能最佳。主机装置20能记录当使用较低等级存储卡19时的信息，尽管其性能不是最佳的。图9表示主机装置20具有在其上显示其等级的标签74的壳体73。

[3-1]来自应用的请求

主机装置20中的应用请求由该应用所使用的存储卡19的高性能。典型的例子如下所述。

(1)数字视频记录

在MPEG2和运动JPEG中，要求直接记录到存储卡19。要求约2MB/秒的卡性能以便获得标准的电视图像质量和分辨率。要求约4MB/秒的卡性能以便记录高质量图像。

(2)具有连续拍摄功能的数码照相机

数码照相机制造商要求具有高性能的存储卡19以便实现连续拍摄功能。数码照相机制造商能使用卡性能和主机装置的控制方法来计算用户的可用连续拍摄速率。

[3-2]分类

图10是说明性能曲线与等级之间的关系的图。在图10中，存在由两条性能曲线划分的三个区域。如从图10看出的，由等级2和等级4的性能曲线，将由垂直轴P(r)和水平轴r形成的区域划分成三个区域。垂直轴P(r)表示性能，以及水平轴r表示已使用RU比率。

传统的存储卡属于与三个区域中与原点最接近的区域，即，等级0(图10中的等级0卡的区域)。在图10中，该区域包括具有最低性能的存储卡。

等级2的性能曲线暗指等级2卡的最低性能。该性能曲线由两个参数Pw1(等级2的性能曲线和Y轴的交点)和Pm1指定。

同样地，等级4的性能曲线暗指等级4卡的最低性能。该性能曲线由两个参数Pw2(等级4的性能曲线和Y轴的交点)和Pm2指定。

当应用产生进一步的增强请求时，必须指定具有更高级别的等级8，等级10的性能曲线。然而，不需要改变原理。如果定义等级8的性能曲线，则等级6的区域占据表示比等级6性能曲线更高性能和比等级8性能曲线与更低性能的区域。等级8的区域占据表示比等级8性能曲线的性能更高的区域。

图11是表示每一等级所需的特性的表。等级2(CLASS2)、等级4(CLASS4)和等级6(CLASS6)卡所需的参数如下所述并在图11中示出。

CLASS2：Pw＝2[MB/秒]，Pm＝1[MB/秒]，Pr＝2[MB/秒]

CLASS4：Pw＝4[MB/秒]，Pm＝2[MB/秒]，Pr＝4[MB/秒]

CLASS6：Pw＝6[MB/秒]，Pm＝3[MB/秒]，Pr＝6[MB/秒]

平均文件系统写入时间T_FW(ave.)、最大文件系统写入时间T_FW(max)以及文件系统读取时间T_FR(4kB)在每一等级中是相同的参数，例如分别为100[ms]，750[ms]和4[ms]。

根据图11所示的参数，等级2卡的性能曲线与Y轴相交于点2[MB/秒]，与X轴相交于点1，并且更接近中间的原点。在第一象限中等级2的区域占据表示比等级2性能曲线更高的性能以及比等级4性能曲线(如下所述)更低的性能的区域。

同样地，等级4卡性能曲线与Y轴相交于点4[MB/秒]，与X轴相交于点1，并且比等级2卡的性能曲线更远离远点。等级4卡的区域是与等级4卡的性能曲线的原点相反的一侧上的区域。

同样地，定义与Y轴相交于点6[MB/秒]的等级6的性能曲线。

图12是表示如图11所示的每一等级的卡请求特性的测量条件的表。如上所述，前端处理时间t_WF和RU大小S_RU影响写入性能Pw。SD时钟频率f_SD影响前端处理时间t_WF。SD时钟频率f_SD和RU大小S_RU设置成图12所示的值，作为测量每一等级的请求特性的条件。主机装置20期望使用较大RU大小来存取存储卡19以便增强性能。

[3-3]容量和最大AU大小之间的关系

主机装置20请求与块大小有关的另一参数。根据存储卡19的物理标准，指定发送AU大小S_AU的寄存器。然而，存储卡能向主机装置20显示其自己的最佳AU大小S_AU。因此，主机装置20有效地使用AU 31。如下所述，根据AU 31的最大值指定主机缓冲器27所需的大小。

对应于存储卡19的容量的最大AU大小可以如下所述。

卡容量/最大AU大小＝

16至128MB/128kB，256MB/256kB，512MB/512kB，1GB/1MB，2GB/2MB，4至32GB/4MB

[3-4]读取性能请求

当以RU 32为单元执行读取时，分别指定用于等级2、4和6卡的至少2[MB/秒]、4[MB/秒]和6[MB/秒]的读取性能。然而，这不确保主机装置20的读取性能。这是因为在上述说明中，不考虑主机装置20的环境。

[3-5]指定卡的物理标准的要求

当使用等级和各种参数指定性能并将其标准化时，性能标准需要包括当前和下一代标准。因此，性能标准必须包括除上述标准以外的下一代存储卡。因此，在当前SD^TM存储卡中，必须依照物理标准1.01，1.10，指定参数，例如写入性能Pw、移动性能Pm和文件系统写入时间T_FW。

给定某一等级(例如未来定义的高等级)。该等级的存储卡不依照某一物理标准(例如物理标准1.01)制造，因为存在对用于定义该等级所需的条件(例如SD时钟频率)的限制。这种存储卡19必须依照更高物理标准制造。例如，等级6卡不能依照物理标准1.01制造，因为它们具有高速模式。因此，它们需要依照物理标准1.10。

[3-6]保存等级数据和参数

根据该新颖的标准，寄存器可以将等级、AU大小S_AU、移动性能Pm和系数C_SD保存作为存储卡的状态信息。更具体地说，等级存储在性能标识码寄存器24中。AU大小S_AU、移动性能Pm和系数C_SD存储在性能参数寄存器25中。

如上所述，存储卡19保存等级和参数。然后，能够识别等级的主机装置20能更精确地计算性能，同时有效地使用存储卡19。

图13是表示SD^TM存储卡中的寄存器信息的位宽度的表。在SD^TM存储卡中，在性能参数寄存器中描述AU大小S_AU、移动性能Pm和系数C_SD。将这些数据可以记录到单独制备的寄存器中。用于这些数据的字段可以将0保存在不支持性能标准的存储卡中。这种存储卡识别为等级0卡。

在传统的存储器件中，可以将等级信息设置在保存固定值(例如0)的字段中。由此，不支持本实施例的传统的器件可以识别为在性能分类的对象之外。

注意，写入性能Pw在每一等级中是唯一的(确定每一等级所需的写入性能)。因此，主机装置20读取等级，从而了解写入性能Pw。

当存储卡19从主机装置20接收预定命令时，可以将性能标识码寄存器24和性能参数寄存器25中的信息输出到主机装置20。

在性能标识码寄存器24和性能参数寄存器25中设置的值可以被写为在制造中先前计算的值，或者可以在初始化中由存储卡19确定。

当前SD^TM存储卡不具有用于显示性能参数的装置(专用寄存器)。性能码和性能参数可以添加到可编程寄存器的预留区。主机装置检测性能码以便了解卡的性能。因此，在不改变当前卡控制器的情况下当前SD^TM存储卡不可用。

[4]当执行实时记录时主机装置的操作顺序和需求

[4-1]当执行实时记录时主机装置的操作顺序

当执行实时记录时，主机装置20执行写入操作，同时使用性能曲线、等级和参数，根据下述顺序执行计算。优选地，当执行实时记录时主机装置20执行下述顺序。

(1)确定由包括在主机装置20中的应用所请求的性能Pa(在下文中，称为“应用性能”)。

(2)选择文件系统更新之间的写入RU的适当数量Nd。

(3)确定用于实现应用性能Pa所需的卡性能Pc，其中考虑文件系统更新。

(4)确定最大已使用RU比率r(Pc)。

(5)将AU 31划分成AU_fast和AU_slow。

(6)估计可用记录时间T_rec。

(7)调节在文件系统更新之间所写的RU的数量Nd。当在文件系统更新之间所写的RU的数量Nd较大时，性能提高。

(8)当在这些计算后未获得充分的性能和充分的可用记录时间时，需要擦除卡。

下面，将描述执行操作(1)至(8)的特定方法以及主机装置20的需求。

[4-2]通过文件系统更新的性能计算方法

实时记录中的典型文件系统(FAT)更新周期顺序如图7所示。优选地，主机装置20执行文件系统更新中的顺序。

[4-2-1]考虑文件系统更新的卡性能条件

主机装置20根据应用性能Pa和平均文件系统写入时间T_FW，确定用于满足Pa所需的卡性能Pc。如上所述，插入文件系统写入序列，由此，总写入性能恶化。因此，主机装置20要求提供高于通常应用性能Pa的卡性能Pc的卡。

一些主机装置20可以根据应用类型支持不同一种位速率模式。在这种情况下，主机装置20根据由用户选择的模式来确定应用性能Pa。

希望主机装置20应当不拒绝不与应用性能Pa匹配的存储卡19，但根据存储卡19的等级调整主机装置20的性能。

例如，当存储卡19的卡性能次于应用性能Pa时，希望主机装置20将模式改变到请求较低应用性能Pa的较低的一种模式。例如，可以增加数据压缩比，可以降低图像分辨率或可以减少帧频，以便允许主机装置20符合较低应用性能Pa。为实现该方法，主机装置20最好具有使用具有低性能的存储卡19的一些写入模式。

主机装置20配备有不同记录性能的几个模式，由此即使出现故障，也能保持以低速率模式写入。当使用等级0卡时，可能出现故障，因为主机装置20不知道它是否能在实际尝试某一模式前在该模式中操作。

分别由下述数学表达式6和7表示应用性能Pa和用于满足Pa所需的卡性能Pc(在下文中称为卡性能)。

[数学表达式6]

由应用所请求的性能：Pa

＝(Sc×Nd)/(Sc×Nd/Pc+T_FW)

[数学表达式7]

用于满足Pc所需的卡性能Pc：

＝(Sc×Nd×Pa)/(Sc×Nd-Pa×T_FW)

卡性能Pc根据文件系统更新之间写入RU的数量Nd改变。如从图7看出的，在文件系统更新之间写入RU的数量Nd根据文件系统更新的频率改变。因此，文件系统更新的频率影响卡性能Pc。在下文[4-2-2]中将描述确定文件系统更新的频率的方法。

[4-2-2]文件系统更新周期的条件

通过将文件系统写入序列插入数据传送中，确定文件系统(FAT)更新时间(从文件系统更新到下一文件系统更新)。因此，文件系统更新周期由写入速度而定。然而，时间精度不重要。可以采用简单的方法以便主机装置20简单地计算文件系统更新周期。

使用下述数学表达式8表示文件系统更新周期。

[数学表达式8]

文件系统更新周期：T_PF

＝Sc×Nd/Pa

＝Sc×Nd/Pc+T_FW(ave.)

考虑由文件系统写入所产生的卡性能的降低，主机装置20可以调节文件系统更新之间所写的RU的数量。在这种情况下，文件系统更新周期T_PF最好是一秒或更长。

当选择更多RU时，卡性能Pc达到应用性能Pa。通过这样做，具有低性能的存储卡19能够满足应用性能Pa。

下述方法作为确定文件系统更新周期的另一方法给出。根据该方法，使用包括在主机装置20中的定时器，确定文件系统更新周期T_FU(等于T_PF)。在这种情况下，T_FU是恒定的。在RU写入之间插入文件系统更新。于是，文件系统更新之间所写的RU的数量根据文件系统更新周期T_FU而改变。

在这种情况下，使用下述数学表达式9表示文件系统更新周期T_FU的数据量。

[数学表达式9]

T_FU时间的数据量：Pa×T_FU

变换数学表达式9，由此，使用下述数学表达式10表示卡性能Pc。

[数学表达式10]

用于满足Pa的卡性能：Pc

＝(Pa×T_FU)/(T_FU-T_FW(ave.))

[4-3]分配单元(AU)的分类

主机装置20确定哪一个AU 31可用于实时记录。换句话说，主机装置20确定是否每一AU 31都满足所请求的卡性能Pc。每一AU 31的性能根据使用RU比率改变，如从图6所看到的。因此，将已使用RU比率用作阈值来确定每一AU 31。

[4-3-1]最大已使用RU比率

如图4所示，如果写入开始位置A和写入结束位置B均位于AU31的边界，则使用数学表达式3计算AU 31的性能。

因此，可以作为数学表达式3的反函数，由卡性能Pc导出最大已使用RU比率r(Pc)。

具有低于最大已使用RU比率r(Pc)的已使用RU比率r的AU 31是满足卡性能Pc的AU 31。AU 31具有的已使用RU比率越小，越适合于实时记录。将最大已使用RU比率r(Pc)用作边界，把AU 31划分成AU_fast和AU_slow，如下所述。

使用下述数学表达式11表示最大已使用RU比率r(Pc)。

[数学表达式11]

最大已使用RU比率：r(Pc)

＝[(Pw-Pc)×Pm]/[(Pw-Pm)×Pc+Pw×Pm]

[4-3-2]将AU分成两个种类

主机装置20将AU 31分成两类。一类是AU_fast(自适应管理单元区)。这种AU 31具有利用卡性能Pc足以执行实时记录的速率。另一种是AU_slow(非自适应管理单元区)。这种AU 31不适合于实时记录，因为存储区太碎。

主机装置20计算用于每一AU 31的已使用RU的数量Nu，此后，由已使用RU的数量Nu计算已使用RU比率r。使用下述数学表达式12确定AU是AU_fast还是AU_slow。

[数学表达式12]

如果Nu/Nt＜r(Pc)，则AU是AU_fast。

如果Nu/Nt≥r(Pc)，则AU是AU_slow。

具体地说，如果(已使用RU的数量Nu)/(AU中RU的总数量Nt)小于最大已使用RU比率r(Pc)，则AU被分类为AU_fast。另一方面，如果Nu/Nt1等于或大于最大已使用RU比率r(Pc)，则AU被分类为AU_slow。

图14表示存储区21中UA 31的分配，以及表示AU 31的两种存储区21中的分布。最上的AU 31包括文件系统，为此，其是不适合于实时记录的区域。因此，最上的AU 31被分类为AU_slow。此外，在AU 31记录数据期间，不应当产生目录项。

AU1和AU4不包括文件系统；然而，确定它们太碎，因为(已使用RU的数量Nu)/(AU中RU的总数量Nt)大于最大已使用RU比率r(Pc)。

[4-4]可用记录时间

主机装置20能使用下述数学表达式13计算用于实时记录的可用时间。在该表达式中，Nr表示确定为AU_fast的所有AU 31的可用RU32的数量Nr。如果未准备足够的可用记录时间，主机装置20用户将记录数据传送到另一位置的指示，或重新格式化存储卡19。

[数学表达式13]

可用记录时间：T_REC

＝Sc×Nr/Pa

当主机装置20设置在文件系统更新之间写入RU的数量Nd时，即，文件系统更新周期T_PF更大时，主机装置20再次计算可用记录时间。这是因为，文件系统更新之间的RU的更大数量Nd提高性能。换句话说，增加最大已使用RU比率r(Pc)，以及增加AU_fast的数量；因此，可用记录时间增加。

[4-5]对于主机缓冲器的需求

主机缓冲器27必须具有足以临时存储数据的容量。主机缓冲器27必须满足下述需求。

[4-5-1]主机缓冲器的大小需求

主机缓冲器27需要具有满足下述请求的容量

(1)来自文件系统(FAT)更新的请求

当主机装置20更新文件系统时，主机缓冲器27用于临时存储应当在文件系统写入期间写入的数据。为此，需要大的缓冲器大小。缓冲器大小被指定为文件系统写入时间的最大值T_FW(max)。例如，如从数字表达式5看出的，文件系统写入时间的最大值T_FW(max)是750[ms]。通常，缓冲器大小表示为缓冲器能存储的记录时间数据。

(2)来自纠错的请求

主机缓冲器27用来补充当校正写入数据错误时的延时。如果写入错误发生，存储卡19不返回CRC状态或停止多块写入以及显示错误发生。主机缓冲器27需要存储数据直到完成写入为止，以便如果错误发生则允许执行重新写入。

主机缓冲器27必须具有适当的大小，例如250[ms]，以便即使错误发生，主机装置20也能继续实时记录。这是因为将值250[ms]指定为完成写入的最大时间。因此，结合文件系统写入时间的最大值T_FW(max)来要求该大小。如果文件系统写入时间的最大值T_FW(max)为750[ms]，则要求能存储总共等于1[s]的数据的缓冲器。

(3)来自AU写入延迟补偿的请求

如果写入的RU 32存在于包括其中已使用RU 32收集在AU 31的上部的情形的AU 31中，则能不写入数据，除非在已使用RU 32中存储的数据被移动到另一RU 32。因此，写入数据必须存储在主机缓冲器27中，同时移动写入的RU 32。

图15表示主机缓冲器27的原理。如图15所示，假定将数据从主机装置20以固定速率Pa连续地输入到主机缓冲器27，以及主机装置20读取在主机缓冲器27中存储的数据以便将该数据写入AU 31。

另一方面，从主机缓冲器27输出的数据的速率由AU 31的碎片状态而定。特别地，如果写入的RU 32存在于如上所述的AU 31中，由主机缓冲器保存写入数据；因此，不输出它。如果没有写入的RU 32存在于AU 31中，或者当完成RU 32的移动时，主机缓冲器27以速率Pw输出数据。

如从说明书可以看出的，根据花费多长时间来移动AU 31中的所有已使用RU 32，确定主机缓冲器27所需的大小。

如果主机缓冲器27的大小变得不足，则根据AU_fast中的数据碎片状态，可能发生主机缓冲器27的溢出(缓冲器短缺)。为此，根据主机缓冲器27的大小和AU_fast的数据碎片状态，需要进一步考虑。

(4)准备写入数据

主机装置20花费一些时间来准备写入数据，由此，离散地生成写入数据。在这种情况下，数据可以一次存储在缓冲器27中，并且可以由主机控制器26写入。通过这样做，可连续地执行传送，因此能实现有效传送。

具体地，在实时记录中，将实时数据一次存储在充当FIFO的主机缓冲器27中，并且此后写入存储卡19。通过这样做，可以阻止花费时间准备(计算)实时数据。换句话说，将数据有效地记录到存储卡19。

如果在系统存储器上计算后，将数据直接写入存储卡19，则过程是连续的。为此，必须交替地执行数据计算和写入。如果执行交替操作，在计算期间没有数据可被写入存储卡19，由此，存储卡19比它呈现的等级更差地工作。

将所需缓冲器大小表示为使用应用性能Pa、移动性能Pw、最大已使用RU比率r(Pc)以及AU大小S_AU的函数。

在下述数学表达式14中，示出了所需缓冲器大小S_BUF。在表达式14中，右侧的第一项(Pa)对应于列(1)和(2)的描述。右侧的第二项对应于列(3)的描述。列(4)的描述不包括在数学表达式14中。此外，根据主机装置20的标准，可以要求附加的缓冲器。

[数学表达式14]

所需缓冲器大小：

S_BUF＞Pa+[r(Pc)×S_AU×Pa]/Pm

如果应用性能Pa小于移动性能Pm，以及主机缓冲器27具有超出(Pa+S_AU)的大的大小，则总是满足数学表达式14。

[4-5-2]当主机缓冲大小为小时的处理

与上述描述无关地，下文是有关如果主机缓冲器27不足时查找具有小碎片程度的AU_fast的方法的说明。主机缓冲器27最好具有足够的大小，而不是采用在此所述的方法。

图16表示在AU 31的上部中所有已使用RU 32收集的情形。最大已使用RU比率r(Pc)表示通过已使用RU 32c和空闲RU 32d划分的边界。当主机装置20将数据写入第一空闲RU 32d时，存储卡19输出长久忙(long busy)，直到完全移动所有已使用RU 32c为止。对于该持续时间，将写入数据存储在主机缓冲器27中。在这种情况下，移动AU 31中所有已使用RU 32所需的时间表示如下。

(r(Pc)×S_AU)/Pm

因此，由下述表达式15表示在这种情况下所需的主机缓冲器27的大小。

[数学表达式15]

主机缓冲器大小：S_BUF＞Pa×[(r(Pc)×S_AU)/Pm]

由数学表达式15获得下述数学表达式16。

[数学表达式16]

由主机缓冲器大小限制的已使用RU比率

＝r(Pc)＜[(Pm×S_BUF)/(Pa×S_AU)]

如从数学表达式16看出的，如果主机缓冲器27的大小为小，则最大已使用RU比率r(Pc)受主机缓冲器27的大小限制。在这种情况下，必须将由主机缓冲器27的大小限制的最大已使用RU比率r(Pc)用作数学表达式12中的r(Pc)来对AU 31进行分类。

此外，如果主机缓冲器27的大小为小，则观察在实时数据记录期间在主机缓冲器27中存储的数据的大小。根据所观察的结果，可以执行控制，以便使数据位速率暂时变较小，或者可以控制文件系统更新周期以便事前防止缓冲器溢出。存在主机缓冲器27溢出的问题。因此丢失数据。为此，即使数据质量降低，也必须防止数据丢失。

如果使用基于存储器件19的性能信息(性能参数)预测的写入性能进行记录，则主机装置20进行模式改变。具体地，如果在存取存储器件19期间，缓冲器溢出发生或错误频繁地发生，则主机装置20改变到比基于存储器件19的性能信息的速度模式更低的速度模式。

[4-6]其他

主机装置20可以具有用于将性能信息(例如等级，性能参数)与其性能信息(同上)进行比较的装置。

主机装置20可以具有比较装置，用于将从存储卡19读取的性能信息与其自己的性能信息进行比较。这是基于下述原因。例如，即使存储卡19和主机装置中的一个具有非常高的性能，另一个也可能不具有与上述等同的性能。在这种情况下，较低性能毕竟限制主机装置20与存储卡19间的数据传送。

当使用较低等级存储卡19时，可能未获得用户期望的性能。为避免该缺陷，主机装置20可以将从存储卡19读取的性能信息与其性能信息进行比较，并经显示器通知用户该结果。

例如，将存储卡19插入主机装置20中，此后，主机装置20在屏幕上显示下述消息。即，“该装置属于等级M，然而，因为插入存储卡等级为N，所以执行基于等级N的操作(N＜M)”。通过这样做，用户能理解即使使用等级N存储卡，为何未获得所期望的操作速度。在将存储卡19插入主机装置20后，可以自动地进行屏幕显示，或者用户可以执行预定操作以便使消息出现在屏幕上。

上述性能信息比较功能对使用存储性能信息的存储卡19的主机装置20来说不是重要的。

(第二实施例)

下面，将说明可适用第一实施例的SD^TM存储卡。

图17是表示根据本发明第二实施例的SD^TM存储器卡的结构的示意图。SD^TM存储卡(在下文中简称为“存储卡”)41经总线接口45与主机装置20交换信息。存储卡41包括NAND flash^TM存储器(在下文中简称为“闪存”)芯片42、控制闪存芯片42的卡控制器43，以及几个信号管脚(第一至第九管脚)44。附图标记45表示总线接口。

卡控制器43等同于第一实施例中的器件控制器22(见图2)。闪存42等同于图2中的存储区21。

信号管脚44电连接到卡控制器43。对信号管脚44，即第一至第九管脚的信号分配如图18所示。

将数据0至数据3分别分配到第七、第八、第九和第一管脚。第一管脚还分配给卡检测信号。第二管脚分配给命令。将第三和第六管脚分配给地电势Vss，以及把第四管脚分配给电源电势Vdd。第五管脚分配给时钟信号。

存储卡41能插入到在主机装置20中形成的插槽。主机装置的主机控制器26(未示出)经第一至第九管脚与存储卡41的卡控制器43传送各种信号和数据。例如，当将数据写入存储卡41时，主机控制器26经第二管脚将写命令发送到卡控制器43作为串行信号。在这种情况下，卡控制器43响应提供到第五管脚的时钟信号，提取提供到第二管脚的写入命令。

如上所述，仅使用第二管脚，把写入命令顺序地输入到卡控制器43。分配给命令输入的第二管脚设置在用于数据3的第一管脚和用于地电势Vss的第三管脚间。对应于几个信号管脚44的总线接口45用于主机装置20的主机控制器26与存储卡41的通信。

另一方面，经NAND flash^TM存储器接口，执行闪存42与卡控制器43的通信。因此，尽管在此未示出，但经8位输入/输出(I/O)线连接闪存42和卡控制器43。

例如，当将数据写入闪存42时，经I/O线，卡控制器43将下述信息连续地输入到闪存42。所述信息包括数据输入命令80H、列地址、页地址、数据和程序命令10H。命令80H中的“H”表示十六进制数字，实际上，与8位I/O线并行地提供8位信号“10000000”。即，经NANDflash^TM存储器接口并行提供几位命令。

在NAND flash^TM存储器接口中，在相同I/O线上传送至闪存42的命令和数据。因此，用于主机装置20的主机控制器26与存储卡41的通信的接口不同于用于闪存42与卡控制器43的通信的接口。

图19是表示根据第二实施例的存储卡的硬件结构的框图。

主机装置20包括用于经总线接口存取45所连接的存储卡41的硬件和软件。存储卡41当连接到主机装置并接收电源时进行操作，然后，根据来自主机装置20的存取执行各过程。

如上所述，存储卡41包括闪存42和卡控制器43。在闪存42中，将擦除操作中的擦除块大小(即，以擦除为单元的块大小)设置成预定大小(例如256kB)。此外，以称为页的单元(例如2kB)执行数据写入和读取。

卡控制器43管理闪存42中的物理状态(例如，哪一逻辑扇区地址数据包括在哪一物理块地址中，或擦除哪一块)。卡控制器43具有主机接口模块53、微处理单元(MPU)54、闪速控制器55、只读存储器(ROM)56、随机存取存储器(RAM)57和缓冲器58。

主机接口模块53连接在卡控制器43和主机装置20之间，并且包括寄存器59。图20是表示寄存器59的结构的框图。寄存器59具有卡状态寄存器，以及诸如CID、RCA、DSR、CSD、SCR和OCR的寄存器。

各寄存器定义如下。卡状态寄存器用在正常操作中，并且例如存储稍后所述的错误信息。当初始化存储卡时，主要使用寄存器CID、RCA、DSR、CSD、SCR和OCR。

存储卡41的标识号由卡标识号(CID)存储。相对卡地址(RCA)存储有相对卡地址(在初始化时，由主机装置动态地确定)。驱动器级寄存器(DSR)存储存储卡的总线驱动力。

卡专用数据(CSD)存储存储卡41的特性参数值。CSD进一步保存在第一实施例中所述的型号信息、性能标识码和性能参数。

SD结构数据寄存器(SCR)存储存储卡41的数据阵列。操作条件寄存器(OCR)存储具有有限操作范围电压的存储卡41的操作电压。

MPU 54控制存储卡41的整体操作。当存储卡41接收电源时，MPU 51将在ROM 56中存储的固件(控制程序)读取到RAM 57上以便执行预定处理。通过这样做，MPU 54准备RAM 57上的各种表。

MPU 54还接收写入、读取和擦除命令，以便对闪存42执行预定处理，或者经缓冲器58控制数据传送。

ROM 56存储由MPU 54控制的控制程序。RAM 57用作MPU 54的工作区，并且存储控制程序和各种表。闪存控制器55连接在卡控制器43和闪存42之间。

缓冲器58当将从主机装置20发送的数据写入闪存42时临时存储预定量的数据(例如一页)，以及当将从闪存42读取的数据发送到主机装置20时临时存储预定量的数据。

图21表示存储卡41中闪存42的数据阵列。闪存42的每一页具有2112字节(512字节存储区×4+10字节冗余区×4+24字节管理数据存储区)。128页是一个擦除单元(256kB+8kB(k是1024))。在下述描述中，为便于说明，将闪存42的擦除单元设置成256kB。

闪存42包括用于将数据输入和输出到闪存42的页缓冲器42A。页缓冲器42A的存储容量为2112字节(2048B+64B)。在数据写入中，页缓冲器42a以等于其自身的存储容量的一页为单元，执行到闪存42的数据输入/输出。

如果闪存具有1Gb的存储容量，256kB块(擦除单元)的数量为512。

图21表示擦除单元为256kB的情形。然而，建立16kB的擦除单元实际上是有效的。在这种情况下，每一页具有528B(512字节数据存储区+16字节冗余区)，32页是一个擦除单元(16kB+0.5kB)。

根据如图19所示的存储数据，将写入闪存42的数据的区域(数据存储区)划分成几个区域。闪存42具有下述数据存储区，即，管理数据区61、机密数据区62、保护数据区63和用户数据区64。

管理数据区61主要存储与存储卡有关的管理信息，即，存储卡41的安全信息和卡信息，例如介质ID。

机密数据区62存储用于加密的密钥信息和用于验证的机密数据，并且其是不能从主机装置20存取的区域。

保护数据区63存储重要数据，并且是仅当通过与连接到存储卡41的主机装置20相互验证确认了主机装置20时才可存取的区域。

用户数据区64存储用户数据，并且是可自由存取以及对于存储卡41的用户是可用的区域。

有关第二实施例的说明针对其中存储卡41的操作模式是SD4位模式的情形。本发明可应用于其中存储卡41的操作模式是SD1位模式和SPI模式的操作模式。图22表示对应于SD4位模式、SD1位模式和SPI模式的信号管脚的信号分配。

存储卡41的操作模式主要划分类成SD模式和SPI模式。在SD模式中，根据来自主机装置20的总线宽度改变命令，存储卡41被设置成SD4位模式或SD1位模式。

在以4位宽度为单位传送数据的SD4位模式中，四个管脚(数据0管脚(DAT0)至数据3管脚(DAT3))均用于数据传送。

在以1位宽度为单位传送数据的SD1位模式中，仅将数据0(DAT0)管脚用于数据传送，并且根本不使用数据1(DAT1)和数据2管脚(DAT2)。例如，数据3管脚(DAT3)被用于来自存储卡19的至主机装置20的非同步中断。

在SPI模式中，将数据0管脚(DAT0)用作从存储卡19至主机装置20的数据信号线(DATA OUT)。将命令管脚(CMD)用作从主机装置20至存储卡19的数据信号线(DATA IN)。不使用数据管脚(DAT1)和数据2管脚(DAT2)。在SPI模式中，数据3管脚(DAT3)用于将片选信号CS从主机装置20传送到存储卡19。

当闪存42包括一个芯片时，存储卡19用于非如此高速的操作，以及分类为等级M(M为0或正整数)。

当闪存42具有比单片存储卡19更高速度的等级N(N为大于M的正整数)时，一些闪存芯片42可以包括存储卡19中的一些芯片。通过这样做，卡控制器将数据写入一个闪速芯片存储器，同时将数据传送到另一闪速存储器芯片。于是，卡控制器43和闪存42之间的表面数据传送率得到提高。

此外，可以采用具有页复制(或复录)功能的闪存芯片，因此，在闪存芯片的页中存储的数据被复制到相同闪存芯片的另一页。通过这样做，移动性能Pm提高。

基于第一和第二实施例描述了本发明，然而，本发明不限于该范围。将数码照相机、数字视频摄像机、PC和PDA作为本发明可适用的主机装置。

除了NAND flash^TM存储器外，AND闪速存储器、NOR flash^TM存储器，即，具有作为电荷存储层的浮动栅的存储器，可以用作半导体存储器，该半导体存储器用作第一和第二实施例中的存储器件。此外，可以使用具有作为电荷存储层的MONOS绝缘层的存储器。此外，可以使用非易失性半导体存储器，例如磁性随机存取存储器(MRAM)和铁磁随机存取存储器(FeRAM)。

本领域的普通技术人员很容易想到另外的优点和改进。因此，本发明在更宽范围方面不限于在此所示和所述的具体细节和代表性实施例。因此，在不背离本发明一般原理的精神或范围的情况下，可以做出各种改进，如由附加权利要求及它们的等同限定的那样。

Claims

1.一种存储器件，包括：

存储数据的半导体存储器；

控制器，用于根据该控制器接收的请求，指示将数据写入半导体存储器；以及

寄存器，其被设置在控制器中并用于保存性能等级信息，该信息显示由性能分类的一个性能等级，该一个性能等级表示该存储器件保证由该一个性能等级指定的最小性能；

其中，所述存储器件被配置成响应于来自该存储器件外部的指令输出性能等级信息。

2.如权利要求1所述的存储器件，其中，所述寄存器还保存与半导体存储器和控制器的性能有关的性能参数信息。

3.如权利要求2所述的器件，其中，所述性能参数信息包括用于在半导体存储器中移动数据所需的移动速度以及由使用该存储器件的主机装置所使用的存储区的管理单元区的大小中的至少一个。

4.如权利要求1所述的存储器件，其中，该存储器件被配置成维持在文件信息更新之前和之后相同的用于写数据的写入性能。

5.如权利要求1所述的存储器件，进一步包括：

用于覆盖半导体存储器和控制器的盖；以及

在盖上提供的显示部，用于显示性能等级。

6.一种主机装置，用于支持多种数据传送速率模式并与存储性能等级信息的存储器件进行数据传送，其中

通过根据所述多种数据传送速率模式的性能等级信息来确定最大数据传送速率模式，

至少一种数据传送速率模式可从最大数据传送速率模式和低于该最大数据传送速率模式的数据传送速率模式中选择。

7.如权利要求6所述的主机装置，其中从存储器件读取与该存储器件的性能有关的性能参数，以及使用该性能参数执行计算。

8.如权利要求7所述的主机装置，其中通过管理单元区来管理该半导体存储器的存储区，每一管理单元区包括写入单元区，以及

使用性能参数，根据管理单元区的条件，将管理单元区分类成能以所请求的性能存储数据的适当的管理单元区，以及不能以所请求的性能存储数据的不适当的管理单元区。

9.如权利要求8所述的主机装置，其中将适当的管理单元区用于实时写入。

10.如权利要求9所述的主机装置，其中，使用该主机装置将数据传送到存储器件所利用的平均数据传送速率来计算以所请求的性能写入数据可用的记录时间，以及计算适当的管理单元区有多少仍然未使用。

11.如权利要求6所述的主机装置，其中当存储器件的性能等级信息为“0”时，确定在该存储器件中未定义性能等级。

12.如权利要求6所述的主机装置，其中当该存储器件的性能不满足主机装置所需的第一性能时，利用低于该第一性能的第二性能将数据写入该存储器件。

13.如权利要求6所述的主机装置，其中当不可能将数据写入该存储器件时，将请求写入的数据存储到主机装置的缓冲器。

14.如权利要求6所述的主机装置，进一步包括：

盖；以及

在该盖上提供的显示部，其用于显示设置到该主机装置的性能等级。