JPH04267448A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04267448A JPH04267448A JP3028466A JP2846691A JPH04267448A JP H04267448 A JPH04267448 A JP H04267448A JP 3028466 A JP3028466 A JP 3028466A JP 2846691 A JP2846691 A JP 2846691A JP H04267448 A JPH04267448 A JP H04267448A
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- Japan
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- 238000001514 detection method Methods 0.000 claims abstract description 27
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 11
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、とくにＥＥＰＲＯＭとＲＡＭを内蔵するマイクロ
コンピュータに関する。
関し、とくにＥＥＰＲＯＭとＲＡＭを内蔵するマイクロ
コンピュータに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭとＲＡＭを内蔵した従来の
マイクロコンピュータにおいては、規定の電圧の電源が
供給されている通常動作時はＲＡＭに対してリード／ラ
イトアクセスが行なわれ、電源切断後や電源電圧の低下
時、ＲＡＭに書込んである内容の退避は、その必要が生
じてからＲＡＭの内容を命令で読み出し、ＥＥＰＲＯＭ
に書込む構成となっており、ＥＥＰＲＯＭへのデータの
書込みに要する時間は通常１０ｍｓｅｃ程度であった。
マイクロコンピュータにおいては、規定の電圧の電源が
供給されている通常動作時はＲＡＭに対してリード／ラ
イトアクセスが行なわれ、電源切断後や電源電圧の低下
時、ＲＡＭに書込んである内容の退避は、その必要が生
じてからＲＡＭの内容を命令で読み出し、ＥＥＰＲＯＭ
に書込む構成となっており、ＥＥＰＲＯＭへのデータの
書込みに要する時間は通常１０ｍｓｅｃ程度であった。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、電源切断後や電源電圧の低下時、Ｒ
ＡＭに書込んである内容をＥＥＰＲＯＭ退避させる場合
、その必要が生じてからＲＡＭの内容を命令で読み出し
書込む構成となっており、ＥＥＰＲＯＭへの書込み時間
は長いため、退避するデータ量が多いと全てのデータを
退避するのに長時間必要とし、動作不能な電源電圧に低
下する以前に全てのデータを退避できない場合が生じ、
必要なデータが失なわれるという欠点があった。
ロコンピュータは、電源切断後や電源電圧の低下時、Ｒ
ＡＭに書込んである内容をＥＥＰＲＯＭ退避させる場合
、その必要が生じてからＲＡＭの内容を命令で読み出し
書込む構成となっており、ＥＥＰＲＯＭへの書込み時間
は長いため、退避するデータ量が多いと全てのデータを
退避するのに長時間必要とし、動作不能な電源電圧に低
下する以前に全てのデータを退避できない場合が生じ、
必要なデータが失なわれるという欠点があった。
【０００４】本発明の目的は、電源切断時や電源電圧低
下時に必要なデータが失なわれるのを防止することがで
きるマイクロコンピュータを提供することにある。
下時に必要なデータが失なわれるのを防止することがで
きるマイクロコンピュータを提供することにある。
【０００５】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、複数のアドレスをもち、ＣＰＵからの指示に
従って所定の前記アドレスに対してデータの書込み及び
読出し行うと共に、前記ＣＰＵからの指示とは別に、指
定されたアドレスからデータを読出すＲＡＭと、前記Ｃ
ＰＵの指示に従って前記ＲＡＭにデータが書込まれたこ
と及びこの書込まれたアドレスを検出する検出手段と、
前記ＣＰＵの指示による前記ＲＡＭへの書込み，読出し
動作とは別に、前記ＣＰＵの指示により書込まれた前記
ＲＡＭのアドレスからデータを読出す読出し手段と、電
気的に消去，書込みが可能なＥＥＰＲＯＭと、前記ＣＰ
Ｕの指示による前記ＲＡＭへの書込み，読出し動作とは
別に、前記読出し手段からのデータを前記ＥＥＰＲＯＭ
の所定のアドレスへ書込むＥＥＰＲＯＭ書込み手段とを
有している。
ュータは、複数のアドレスをもち、ＣＰＵからの指示に
従って所定の前記アドレスに対してデータの書込み及び
読出し行うと共に、前記ＣＰＵからの指示とは別に、指
定されたアドレスからデータを読出すＲＡＭと、前記Ｃ
ＰＵの指示に従って前記ＲＡＭにデータが書込まれたこ
と及びこの書込まれたアドレスを検出する検出手段と、
前記ＣＰＵの指示による前記ＲＡＭへの書込み，読出し
動作とは別に、前記ＣＰＵの指示により書込まれた前記
ＲＡＭのアドレスからデータを読出す読出し手段と、電
気的に消去，書込みが可能なＥＥＰＲＯＭと、前記ＣＰ
Ｕの指示による前記ＲＡＭへの書込み，読出し動作とは
別に、前記読出し手段からのデータを前記ＥＥＰＲＯＭ
の所定のアドレスへ書込むＥＥＰＲＯＭ書込み手段とを
有している。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００７】図１は、本発明の一実施例を示すブロック
図である。
図である。
【０００８】まず、構成要素について説明する。
【０００９】図１には示していないＣＰＵがＲＡＭ４に
対してデータバス２を介してデータのリード／ライトを
行なう場合、アドレスバス１を介してＲＡＭ４のアドレ
スを転送し、アドレスデコーダ６によりアクセスするア
ドレスが指定される。
対してデータバス２を介してデータのリード／ライトを
行なう場合、アドレスバス１を介してＲＡＭ４のアドレ
スを転送し、アドレスデコーダ６によりアクセスするア
ドレスが指定される。
【００１０】ＥＥＰＲＯＭ３は、電源が切れてもデータ
保持する不揮発性メモリで電気的消去／書込みが可能で
あり、ＣＰＵからのリード／ライト動作とは独立に、Ｒ
ＡＭ４から読み出されてデータラッチ１３にラッチされ
たデータを書込み制御回路９により、アドレスポインタ
８で示されたアドレスへ書込む。
保持する不揮発性メモリで電気的消去／書込みが可能で
あり、ＣＰＵからのリード／ライト動作とは独立に、Ｒ
ＡＭ４から読み出されてデータラッチ１３にラッチされ
たデータを書込み制御回路９により、アドレスポインタ
８で示されたアドレスへ書込む。
【００１１】ＲＡＭ４は、データバス２を介してのＣＰ
Ｕによるリード／ライト動作とは別に、アドレスポイン
タ８で示されるアドレス、即ちアドレスデコーダ５によ
って指定されるアドレスの内容を、読み出し回路１２に
よって読み出すことができる。
Ｕによるリード／ライト動作とは別に、アドレスポイン
タ８で示されるアドレス、即ちアドレスデコーダ５によ
って指定されるアドレスの内容を、読み出し回路１２に
よって読み出すことができる。
【００１２】検出フラグ部７は、ＲＡＭ４の各アドレス
に対応して設けられた検出フラグ７−１，７−２を備え
、ＲＡＭ４へデータバス２を介して書込みアクセスが生
じた場合“１”にセットされ、判別制御回路１０及び判
別フラグ１１に対しアクティブレベルの信号を出力し、
アドレスデコーダ５により指定され、かつ“１”の場合
ＲＡＭ４へのアドレスを出力する。また、アドレスデコ
ーダ５の出力がアクティブレベルからインアクティブレ
ベルになったときに各検出フラグ７−１，７−２はクリ
アされる。
に対応して設けられた検出フラグ７−１，７−２を備え
、ＲＡＭ４へデータバス２を介して書込みアクセスが生
じた場合“１”にセットされ、判別制御回路１０及び判
別フラグ１１に対しアクティブレベルの信号を出力し、
アドレスデコーダ５により指定され、かつ“１”の場合
ＲＡＭ４へのアドレスを出力する。また、アドレスデコ
ーダ５の出力がアクティブレベルからインアクティブレ
ベルになったときに各検出フラグ７−１，７−２はクリ
アされる。
【００１３】判別フラグ１１は、いずれか１つでも検出
フラグ部７の出力がセットされている場合に“１”がセ
ットされ、アドレスポインタ８にアクィブレベルの判別
信号１５を出力しインクリメント動作可能な状態にする
。また、インアクティブレベルの判別信号１５を出力し
ている間はアドレスポインタ８はインクリメント動作禁
止状態となる。
フラグ部７の出力がセットされている場合に“１”がセ
ットされ、アドレスポインタ８にアクィブレベルの判別
信号１５を出力しインクリメント動作可能な状態にする
。また、インアクティブレベルの判別信号１５を出力し
ている間はアドレスポインタ８はインクリメント動作禁
止状態となる。
【００１４】判別制御回路１０は、アドレスデコーダ５
により指定された検出フラグ７−ｎ（ｎ１，２，…）が
“１”かどうかを判別する回路で、検出フラグ７−ｎの
他にアドレスデコーダ５の出力を入力とし、アドレスポ
インタ８で示す検出フラグ７−ｎが記号１の時には、読
み出し回路１２へリード信号１７を出力し、検出フラグ
７−ｎが“０”の時には、アドレスポインタ８へインク
リメント信号１６を出力する。
により指定された検出フラグ７−ｎ（ｎ１，２，…）が
“１”かどうかを判別する回路で、検出フラグ７−ｎの
他にアドレスデコーダ５の出力を入力とし、アドレスポ
インタ８で示す検出フラグ７−ｎが記号１の時には、読
み出し回路１２へリード信号１７を出力し、検出フラグ
７−ｎが“０”の時には、アドレスポインタ８へインク
リメント信号１６を出力する。
【００１５】読み出し回路１２は、判別制御回路１０か
らのリード信号１７が出力されるとアドレスポインタ８
で示されたＲＡＭ４のアドレスの内容を読み出し、デー
タラッチ１３に書込む。
らのリード信号１７が出力されるとアドレスポインタ８
で示されたＲＡＭ４のアドレスの内容を読み出し、デー
タラッチ１３に書込む。
【００１６】書込み制御回路９は、データラッチ１３に
ラッチされたデータをアドレスデコーダ５の出力、即ち
アドレスポインタ８で示されたＥＥＰＲＯＭ３のアドレ
スに書込むために必要な高電圧を発生させ、ＥＥＰＲＯ
Ｍ３の書込み時間の確保を行なう回路で、新たなデータ
の書込み前にデータの消去の制御をも行い、書込みが終
了すると終了信号１４を１パルス出力する。
ラッチされたデータをアドレスデコーダ５の出力、即ち
アドレスポインタ８で示されたＥＥＰＲＯＭ３のアドレ
スに書込むために必要な高電圧を発生させ、ＥＥＰＲＯ
Ｍ３の書込み時間の確保を行なう回路で、新たなデータ
の書込み前にデータの消去の制御をも行い、書込みが終
了すると終了信号１４を１パルス出力する。
【００１７】アドレスポインタ８は、ＲＡＭ４とＥＥＰ
ＲＯＭ３の同一のアドレスを指定するポインタで、判別
制御回路１０からのインクリメント信号１６と書込み制
御回路９からの終了信号１４とによりポインタの値をイ
ンクリメントし、判別信号１５によりインクリメント動
作を許可又は禁止する。
ＲＯＭ３の同一のアドレスを指定するポインタで、判別
制御回路１０からのインクリメント信号１６と書込み制
御回路９からの終了信号１４とによりポインタの値をイ
ンクリメントし、判別信号１５によりインクリメント動
作を許可又は禁止する。
【００１８】アドレスデコーダ５は、アドレスポインタ
８で示された検出フラグ７−ｎのアドレスとそれに対応
したＥＥＰＲＯＭ３のアドレスをデコードする。
８で示された検出フラグ７−ｎのアドレスとそれに対応
したＥＥＰＲＯＭ３のアドレスをデコードする。
【００１９】次に、この実施例の動作について説明する
。ＲＡＭ４に書込みアクセスが行なわれると、そのアド
レスに対応した検出フラグ部７の１つの検出フラグ７−
ｎが“１”にセットされ、判別フラグ１１をセットする
。このときアドレスポインタ８にアクティブレベルの判
別信号１５を出力しインクリメント動作可能状態にする
。
。ＲＡＭ４に書込みアクセスが行なわれると、そのアド
レスに対応した検出フラグ部７の１つの検出フラグ７−
ｎが“１”にセットされ、判別フラグ１１をセットする
。このときアドレスポインタ８にアクティブレベルの判
別信号１５を出力しインクリメント動作可能状態にする
。
【００２０】アドレスポインタ８は判別信号１５により
インクリメント動作可能状態となり、アドレスポインタ
８で示された検出フラグ７−ｎのアドレスに対応してア
ドレスデコーダ５の出力をアクティブレベルにすること
により検出フラグ７−ｎを選択する。
インクリメント動作可能状態となり、アドレスポインタ
８で示された検出フラグ７−ｎのアドレスに対応してア
ドレスデコーダ５の出力をアクティブレベルにすること
により検出フラグ７−ｎを選択する。
【００２１】ここで選択された検出フラグ７−ｎがセッ
トされていた場合とセットされていなかった場合につい
て説明する。
トされていた場合とセットされていなかった場合につい
て説明する。
【００２２】選択された検出フラグ７−ｎがセットされ
ていた場合は、その出力がアクティブレベルになり、判
別制御回路１０はリード信号１７を出力し、読み出し回
路１２はこのリード信号１７によりアドレスポインタ８
で示されたＲＡＭ４のアドレスの内容を読み出し、デー
タラッチ１３に転送する。
ていた場合は、その出力がアクティブレベルになり、判
別制御回路１０はリード信号１７を出力し、読み出し回
路１２はこのリード信号１７によりアドレスポインタ８
で示されたＲＡＭ４のアドレスの内容を読み出し、デー
タラッチ１３に転送する。
【００２３】データラッチ１３に転送されたデータは、
書込み制御回路９によりアドレスポインタ８で示された
ＥＥＰＲＯＭ３のアドレスに書込まれ、所定の書込み時
間終了後に終了信号１４を出力する。
書込み制御回路９によりアドレスポインタ８で示された
ＥＥＰＲＯＭ３のアドレスに書込まれ、所定の書込み時
間終了後に終了信号１４を出力する。
【００２４】アドレスポインタ８はこの書込みの終了信
号１４によりアドレスをインクリメントし次のアドレス
を選択する。このとき、選択されていたアドレスデコー
ダ５の出力がアクティブレベルからインアクティブレベ
ルになり、検出フラグ７−ｎはクリアされ、選択されて
いる検出フラグ７−ｎの出力はインアクティブレベルに
なる。
号１４によりアドレスをインクリメントし次のアドレス
を選択する。このとき、選択されていたアドレスデコー
ダ５の出力がアクティブレベルからインアクティブレベ
ルになり、検出フラグ７−ｎはクリアされ、選択されて
いる検出フラグ７−ｎの出力はインアクティブレベルに
なる。
【００２５】選択された検出フラグ７−ｎがセットされ
ていない場合は、選択された検出フラグ７−ｎが判別制
御回路１０へインアクティブレベルの信号を出力し、判
別制御回路１０はアドレスポインタ８へインクリメント
信号１６を１パルス出力してアドレスポインタ８をイン
クリメトし、次のアドレスをデコードする。
ていない場合は、選択された検出フラグ７−ｎが判別制
御回路１０へインアクティブレベルの信号を出力し、判
別制御回路１０はアドレスポインタ８へインクリメント
信号１６を１パルス出力してアドレスポインタ８をイン
クリメトし、次のアドレスをデコードする。
【００２６】以上のＥＥＰＲＯＭ３への書込み動作は、
判別フラグ１１がセットされている間、つまり判別信号
１５がアクティブレベルの間随時検出フラグ７−ｎの対
応したアドレスをデコードし続行される。
判別フラグ１１がセットされている間、つまり判別信号
１５がアクティブレベルの間随時検出フラグ７−ｎの対
応したアドレスをデコードし続行される。
【００２７】なお、アドレスポインタ８の初期設定はマ
イクロコンピュータへのリセット信号により初期化して
も良いし、ＣＰＵにより設定できるようにしても良い。
イクロコンピュータへのリセット信号により初期化して
も良いし、ＣＰＵにより設定できるようにしても良い。
【００２８】
【発明の効果】以上説明したように本発明は、ＣＰＵの
指示によりＲＡＭの所定のアドレスにデータが書込まれ
たこととこの書込まれたアドレスを検出する検出手段を
設け、ＣＰＵの指示とは別に、ＣＰＵの指示により書込
まれたＲＡＭのアドレスからデータを読出し、ＥＥＰＲ
ＯＭに書込み構成とすることにより、ＲＡＭへの通常の
書込み，読出しと並行してＲＡＭの内容をＥＥＰＲＯＭ
へ書込みが行なわれるので、ＥＥＰＲＯＭのデータの書
込み時間が長くても、電源切断時や電源電圧低下時に、
改めてＲＡＭからＥＥＰＲＯＭへのデータの退避を行な
わなくて済み、必要なデータが失なわれるのを防止する
ことができる効果がある。
指示によりＲＡＭの所定のアドレスにデータが書込まれ
たこととこの書込まれたアドレスを検出する検出手段を
設け、ＣＰＵの指示とは別に、ＣＰＵの指示により書込
まれたＲＡＭのアドレスからデータを読出し、ＥＥＰＲ
ＯＭに書込み構成とすることにより、ＲＡＭへの通常の
書込み，読出しと並行してＲＡＭの内容をＥＥＰＲＯＭ
へ書込みが行なわれるので、ＥＥＰＲＯＭのデータの書
込み時間が長くても、電源切断時や電源電圧低下時に、
改めてＲＡＭからＥＥＰＲＯＭへのデータの退避を行な
わなくて済み、必要なデータが失なわれるのを防止する
ことができる効果がある。
【図１】本発明の実施例を示すブロック図である。
１ アドレスバス
２ データバス
３ ＥＥＰＲＯＭ
４ ＲＡＭ
５ アドレスデコーダ
６ アドレスデコーダ
７ 検出フラグ部
７−１，７−２ 検出フラグ
８ アドレスポインタ
９ 書込み制御回路
１０ 判別制御回路
１１ 判別フラグ
１２ 読み出し回路
１３ データラッチ
Claims (1)
- 【請求項１】 複数のアドレスをもち、ＣＰＵからの
指示に従って所定の前記アドレスに対してデータの書込
み及び読出し行うと共に、前記ＣＰＵからの指示とは別
に、指定されたアドレスからデータを読出すＲＡＭと、
前記ＣＰＵの指示に従って前記ＲＡＭにデータが書込ま
れたこと及びこの書込まれたアドレスを検出する検出手
段と、前記ＣＰＵの指示による前記ＲＡＭへの書込み，
読出し動作とは別に、前記ＣＰＵの指示により書込まれ
た前記ＲＡＭのアドレスからデータを読出す読出し手段
と、電気的に消去，書込みが可能なＥＥＰＲＯＭと、前
記ＣＰＵの指示による前記ＲＡＭへの書込み，読出し動
作とは別に、前記読出し手段からのデータを前記ＥＥＰ
ＲＯＭの所定のアドレスへ書込むＥＥＰＲＯＭ書込み手
段とを有することを特徴とするマイクロコンピュータ。 【請求項１】 検出手段が、ＲＡＭの各アドレスとそ
れぞれ対応して設けられた複数の検出フラグを備え、Ｃ
ＰＵの指示により前記ＲＡＭへのデータの書込みが行れ
たとき、このＣＰＵが指定するアドレスと対応する前記
検出フラグの内容をセットすることにより、前記ＲＡＭ
に前記ＣＰＵによりデータが書込まれたこと及びこの書
込まれたアドレスを検出する構成とした請求項１記載の
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028466A JPH04267448A (ja) | 1991-02-22 | 1991-02-22 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028466A JPH04267448A (ja) | 1991-02-22 | 1991-02-22 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267448A true JPH04267448A (ja) | 1992-09-24 |
Family
ID=12249434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028466A Pending JPH04267448A (ja) | 1991-02-22 | 1991-02-22 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997219A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | バックアップ回路 |
| WO2004057472A1 (ja) * | 2002-12-19 | 2004-07-08 | Fujitsu Limited | プロセッサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194187A (ja) * | 1982-05-06 | 1983-11-12 | Mitsubishi Electric Corp | メモリ装置 |
| JPS61100849A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 記憶装置 |
-
1991
- 1991-02-22 JP JP3028466A patent/JPH04267448A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194187A (ja) * | 1982-05-06 | 1983-11-12 | Mitsubishi Electric Corp | メモリ装置 |
| JPS61100849A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997219A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | バックアップ回路 |
| WO2004057472A1 (ja) * | 2002-12-19 | 2004-07-08 | Fujitsu Limited | プロセッサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |