JPH05128016A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH05128016A JPH05128016A JP31196591A JP31196591A JPH05128016A JP H05128016 A JPH05128016 A JP H05128016A JP 31196591 A JP31196591 A JP 31196591A JP 31196591 A JP31196591 A JP 31196591A JP H05128016 A JPH05128016 A JP H05128016A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- writing
- address
- register
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 電源のダウンに対してもデータの書き込み，
読み出しを確実に行なうことができるＥＥＰＲＯＭを提
供する。 【構成】 電源ダウン時に電源検出回路１８によりセッ
トされる判定用レジスタ３１と、アドレスバックアップ
用の専用ＥＥＰＲＯＭセル３０を設ける。これにより、
ＥＥＰＲＯＭが書き込み中もしくは読み出し中に電源の
ダウンによりその動作が途中で終わっても、判定用レジ
スタ３１及び専用ＥＥＰＲＯＭセル３０の内容によって
コントローラ側から再度の書き込み，読み出しができ
る。
読み出しを確実に行なうことができるＥＥＰＲＯＭを提
供する。 【構成】 電源ダウン時に電源検出回路１８によりセッ
トされる判定用レジスタ３１と、アドレスバックアップ
用の専用ＥＥＰＲＯＭセル３０を設ける。これにより、
ＥＥＰＲＯＭが書き込み中もしくは読み出し中に電源の
ダウンによりその動作が途中で終わっても、判定用レジ
スタ３１及び専用ＥＥＰＲＯＭセル３０の内容によって
コントローラ側から再度の書き込み，読み出しができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、電気的に書き換え可
能な不揮発性半導体記憶装置（以後、ＥＥＰＲＯＭと呼
ぶ）に係わり、特にその電源ダウン時の信頼性向上に関
するものである。
能な不揮発性半導体記憶装置（以後、ＥＥＰＲＯＭと呼
ぶ）に係わり、特にその電源ダウン時の信頼性向上に関
するものである。
【０００２】
【従来の技術】図３は、従来のこの種のＥＥＰＲＯＭの
構成を示すブロック図である。図において、１０はＥＥ
ＰＲＯＭセルがアレイ状に配列されたメモリアレイ、１
１はメモリアレイ１０に書き込みを行なうための書き込
み回路、１２は同じく読み出しを行なうための読み出し
回路、１３は書き込みデータ及び読み出しデータを保持
するデータレジスタ、１４は入力アドレスをデコードし
てメモリアレイ１０内の特定のＥＥＰＲＯＭセルを選択
するアドレスデコーダ、１５はこれらの制御回路であ
り、１６，１７は制御用外部端子を示す。また、１８は
誤書き込みを防ぐための電源検出回路であり、電源電圧
が所定値以下に降下したことを検出して制御回路１５に
通知する。なお、１９はアドレスデコーダ１４に接続さ
れるアドレス入力用外部端子（Ａ0〜Ａn）を表わし、２
０はデータレジスタ１３に接続されるデータ入出力用外
部端子（Ｄ0〜Ｄ7）を表わす。
構成を示すブロック図である。図において、１０はＥＥ
ＰＲＯＭセルがアレイ状に配列されたメモリアレイ、１
１はメモリアレイ１０に書き込みを行なうための書き込
み回路、１２は同じく読み出しを行なうための読み出し
回路、１３は書き込みデータ及び読み出しデータを保持
するデータレジスタ、１４は入力アドレスをデコードし
てメモリアレイ１０内の特定のＥＥＰＲＯＭセルを選択
するアドレスデコーダ、１５はこれらの制御回路であ
り、１６，１７は制御用外部端子を示す。また、１８は
誤書き込みを防ぐための電源検出回路であり、電源電圧
が所定値以下に降下したことを検出して制御回路１５に
通知する。なお、１９はアドレスデコーダ１４に接続さ
れるアドレス入力用外部端子（Ａ0〜Ａn）を表わし、２
０はデータレジスタ１３に接続されるデータ入出力用外
部端子（Ｄ0〜Ｄ7）を表わす。
【０００３】次に動作について説明する。メモリアレイ
１０をアクセスするためのアドレスはアドレス入力用外
部端子（Ａ0〜Ａn）１９によって設定され、入力された
アドレスがアドレスデコーダ１４によりデコードされて
特定のＥＥＰＲＯＭセルが選択される。また、書き込ま
れるデータはデータ入出力用外部端子（Ｄ0〜Ｄ7）２０
によって設定され、データレジスタ１３に蓄えられ書き
込み回路１１を通してメモリアレイ１０に書き込まれ
る。読み出しのときは、読み出し回路１２を経てデータ
レジスタ１３に出力され、そのままデータ入出力用外部
端子（Ｄ0〜Ｄ7）２０に出力される。一方、電源にノイ
ズ等がのってダウン，すなわち電源電圧が所定値以下に
降下した場合は、電源検出回路１８がこれを検出して制
御回路１５に通知し、制御回路１５は書き込み動作ある
いは読み出し動作を中止する。
１０をアクセスするためのアドレスはアドレス入力用外
部端子（Ａ0〜Ａn）１９によって設定され、入力された
アドレスがアドレスデコーダ１４によりデコードされて
特定のＥＥＰＲＯＭセルが選択される。また、書き込ま
れるデータはデータ入出力用外部端子（Ｄ0〜Ｄ7）２０
によって設定され、データレジスタ１３に蓄えられ書き
込み回路１１を通してメモリアレイ１０に書き込まれ
る。読み出しのときは、読み出し回路１２を経てデータ
レジスタ１３に出力され、そのままデータ入出力用外部
端子（Ｄ0〜Ｄ7）２０に出力される。一方、電源にノイ
ズ等がのってダウン，すなわち電源電圧が所定値以下に
降下した場合は、電源検出回路１８がこれを検出して制
御回路１５に通知し、制御回路１５は書き込み動作ある
いは読み出し動作を中止する。
【０００４】
【発明が解決しようとする課題】ところで、ＥＥＰＲＯ
Ｍではこのようにして書き込みが行なわれるが、このた
めの時間（一般には書き込み時間などという）は通常数
ｍｓ程度かかるのが普通である（数ｍｓかかるのはメモ
リの特性からくる問題であって、ここでは言及しな
い）。従って、この書き込みを行なっている間に、もし
仮に電源にノイズ等がのってダウンした場合には書き込
み回路は動作しなくなり、そのシステムは指定したアド
レスにデータが書き込まれなかったことになってしま
う。読み出しについても同じである。現状のＥＥＰＲＯ
Ｍではこのような不規則なノイズ等によるデータ転送不
具合は避けて通れない重要な課題であるにもかかわら
ず、実際には電源検出回路などによって、書き込みプロ
テクトを行なっている程度に過ぎなかった。
Ｍではこのようにして書き込みが行なわれるが、このた
めの時間（一般には書き込み時間などという）は通常数
ｍｓ程度かかるのが普通である（数ｍｓかかるのはメモ
リの特性からくる問題であって、ここでは言及しな
い）。従って、この書き込みを行なっている間に、もし
仮に電源にノイズ等がのってダウンした場合には書き込
み回路は動作しなくなり、そのシステムは指定したアド
レスにデータが書き込まれなかったことになってしま
う。読み出しについても同じである。現状のＥＥＰＲＯ
Ｍではこのような不規則なノイズ等によるデータ転送不
具合は避けて通れない重要な課題であるにもかかわら
ず、実際には電源検出回路などによって、書き込みプロ
テクトを行なっている程度に過ぎなかった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、電源のダウンに対してもデータ
の書き込み，読み出しを確実に行なうことができるＥＥ
ＰＲＯＭを提供することを目的とする。
ためになされたもので、電源のダウンに対してもデータ
の書き込み，読み出しを確実に行なうことができるＥＥ
ＰＲＯＭを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＥＥＰＲ
ＯＭは、電源電圧が所定値以下に降下した時に電源検出
回路の検出出力によってセットされる判定用レジスタ
と、書き込み及び読み出しを行なうアドレスを記憶する
アドレスバックアップ用記憶領域とを備え、これらの内
容を出力できるようにしたものである。
ＯＭは、電源電圧が所定値以下に降下した時に電源検出
回路の検出出力によってセットされる判定用レジスタ
と、書き込み及び読み出しを行なうアドレスを記憶する
アドレスバックアップ用記憶領域とを備え、これらの内
容を出力できるようにしたものである。
【０００７】
【作用】この発明においては、ＥＥＰＲＯＭが書き込み
もしくは読み出しを行なっている最中に、電源電圧が２
Ｖまでダウンしたとすれば、判定用レジスタの内容がセ
ットされる。また、アドレスバックアップ用記憶領域に
はダウンする前のアドレスを記憶しているため、これら
データはマイコンの如きコントローラ側からのアクセス
により読み出すことができる。従って、電源のダウン時
には再度同じアドレスに対して書き込みあるいは読み出
しを行なうことができる。
もしくは読み出しを行なっている最中に、電源電圧が２
Ｖまでダウンしたとすれば、判定用レジスタの内容がセ
ットされる。また、アドレスバックアップ用記憶領域に
はダウンする前のアドレスを記憶しているため、これら
データはマイコンの如きコントローラ側からのアクセス
により読み出すことができる。従って、電源のダウン時
には再度同じアドレスに対して書き込みあるいは読み出
しを行なうことができる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例の構成を示すブロッ
クである。図において、１０はＥＥＰＲＯＭセルがアレ
イ状に配列されたメモリアレイ、１１はメモリアレイ１
０に書き込みを行なうための書き込み回路、１２は同じ
く読み出しを行なうための読み出し回路、１３は書き込
みデータ及び読み出しデータを保持するデータレジス
タ、１４は入力アドレスをデコードしてメモリアレイ１
０内の特定のＥＥＰＲＯＭセルを選択するアドレスデコ
ーダ、１５はこれらの制御回路であり、１６，１７は制
御用外部端子を示す。また、１８は誤書き込みを防ぐた
めの電源検出回路であり、電源電圧が所定値以下に降下
したことを検出して制御回路１５に通知するとともに、
後述する判定用レジスタ３１をセットする。１９はアド
レスデコーダ１４に接続されるアドレス入力用外部端子
（Ａ0〜Ａn）を表わし、２０はデータレジスタ１３に接
続されるデータ入出力用外部端子（Ｄ0〜Ｄ7）を表わ
す。一方、３０はアドレスバックアップ用の専用ＥＥＰ
ＲＯＭセルであり、アドレスバックアップ用記憶領域と
してメモリアレイ１０を拡張して形成されている。ま
た、３１は電源がダウンしたかどうかを判定するための
１ビットの判定用レジスタであり、電源電圧が所定値以
下に降下したことを検出する電源検出回路１８の検出出
力によりセットされる。上記専用ＥＥＰＲＯＭセル３０
及び判定用レジスタ３１の内容は、制御回路１５から出
力されるコントロール信号３２，３３によりデータレジ
スタ１３を介してデータ入出力用外部端子（Ｄ0〜Ｄ7）
２０から出力される。
する。図１は、この発明の一実施例の構成を示すブロッ
クである。図において、１０はＥＥＰＲＯＭセルがアレ
イ状に配列されたメモリアレイ、１１はメモリアレイ１
０に書き込みを行なうための書き込み回路、１２は同じ
く読み出しを行なうための読み出し回路、１３は書き込
みデータ及び読み出しデータを保持するデータレジス
タ、１４は入力アドレスをデコードしてメモリアレイ１
０内の特定のＥＥＰＲＯＭセルを選択するアドレスデコ
ーダ、１５はこれらの制御回路であり、１６，１７は制
御用外部端子を示す。また、１８は誤書き込みを防ぐた
めの電源検出回路であり、電源電圧が所定値以下に降下
したことを検出して制御回路１５に通知するとともに、
後述する判定用レジスタ３１をセットする。１９はアド
レスデコーダ１４に接続されるアドレス入力用外部端子
（Ａ0〜Ａn）を表わし、２０はデータレジスタ１３に接
続されるデータ入出力用外部端子（Ｄ0〜Ｄ7）を表わ
す。一方、３０はアドレスバックアップ用の専用ＥＥＰ
ＲＯＭセルであり、アドレスバックアップ用記憶領域と
してメモリアレイ１０を拡張して形成されている。ま
た、３１は電源がダウンしたかどうかを判定するための
１ビットの判定用レジスタであり、電源電圧が所定値以
下に降下したことを検出する電源検出回路１８の検出出
力によりセットされる。上記専用ＥＥＰＲＯＭセル３０
及び判定用レジスタ３１の内容は、制御回路１５から出
力されるコントロール信号３２，３３によりデータレジ
スタ１３を介してデータ入出力用外部端子（Ｄ0〜Ｄ7）
２０から出力される。
【０００９】次に動作について説明する。図１の動作を
分かり易くするために図２にＥＥＰＲＯＭに書き込みを
行なう時のタイミングを示して説明する。図２におい
て、チップセレクト信号ＣＳ（負論理）が‘Ｌ’にな
り、ライトイネーブル信号ＷＥが‘Ｌ’から‘Ｈ’に立
ち上がるタイミングで書き込みがスタートする。アドレ
ス入力用外部端子（Ａ0〜Ａn）１９には書き込むべきア
ドレスが入力され、データ入出力用外部端子（Ｄ0〜
Ｄ7）２０には書き込むべきデータが入力される。この
とき、電源の電圧波形（ＶCC）が図２のようにノイズ等
によりダウンし、その後復帰したとする。従来のＥＥＰ
ＲＯＭでは、このとき例えば電源検出回路１８によって
書き込み動作を中止するだけであった。しかし図１の構
成においては、電源がダウンすると、電源検出回路１８
によって判定用レジスタ３１がセットされることによ
り、その内容が例えば‘Ｌ’から‘Ｈ’に変化すること
で終了する。さらに、書き込もうとするアドレスが常に
専用ＥＥＰＲＯＭセル３０に書き込まれている。このよ
うにして書き込みは途中で終わるが、マイコン等のコン
トローラ側では上記判定用レジスタ３１及び専用ＥＥＰ
ＲＯＭセル３０の内容を常に読み出すようにソフトウェ
アを組んでおけば、ＥＥＰＲＯＭが突発的なノイズ等に
よる電源ダウンで書き込み中止になったか否かの判定が
容易に行なえ、再度書き込みを行なうことで電源ダウン
に対処することができる。また、この動作は書き込みだ
けでなく読み出しの時も同じであって、読み出しが終了
する度に判定用レジスタ３１の内容及び専用ＥＥＰＲＯ
Ｍセル３０の内容を読み出すことによってコントローラ
側が判定する。
分かり易くするために図２にＥＥＰＲＯＭに書き込みを
行なう時のタイミングを示して説明する。図２におい
て、チップセレクト信号ＣＳ（負論理）が‘Ｌ’にな
り、ライトイネーブル信号ＷＥが‘Ｌ’から‘Ｈ’に立
ち上がるタイミングで書き込みがスタートする。アドレ
ス入力用外部端子（Ａ0〜Ａn）１９には書き込むべきア
ドレスが入力され、データ入出力用外部端子（Ｄ0〜
Ｄ7）２０には書き込むべきデータが入力される。この
とき、電源の電圧波形（ＶCC）が図２のようにノイズ等
によりダウンし、その後復帰したとする。従来のＥＥＰ
ＲＯＭでは、このとき例えば電源検出回路１８によって
書き込み動作を中止するだけであった。しかし図１の構
成においては、電源がダウンすると、電源検出回路１８
によって判定用レジスタ３１がセットされることによ
り、その内容が例えば‘Ｌ’から‘Ｈ’に変化すること
で終了する。さらに、書き込もうとするアドレスが常に
専用ＥＥＰＲＯＭセル３０に書き込まれている。このよ
うにして書き込みは途中で終わるが、マイコン等のコン
トローラ側では上記判定用レジスタ３１及び専用ＥＥＰ
ＲＯＭセル３０の内容を常に読み出すようにソフトウェ
アを組んでおけば、ＥＥＰＲＯＭが突発的なノイズ等に
よる電源ダウンで書き込み中止になったか否かの判定が
容易に行なえ、再度書き込みを行なうことで電源ダウン
に対処することができる。また、この動作は書き込みだ
けでなく読み出しの時も同じであって、読み出しが終了
する度に判定用レジスタ３１の内容及び専用ＥＥＰＲＯ
Ｍセル３０の内容を読み出すことによってコントローラ
側が判定する。
【００１０】
【発明の効果】以上のように本発明によれば、ＥＥＰＲ
ＯＭの書き込み時もしくは読み出し時に電源がダウンし
ても、その判定用レジスタを設け、しかもアドレスを常
に専用ＥＥＰＲＯＭセルに保持してあるので、このレジ
スタの内容及びセルの内容によって再度の書き込みや読
み出しをコントローラ側が容易に行なうことができると
いう効果がある。
ＯＭの書き込み時もしくは読み出し時に電源がダウンし
ても、その判定用レジスタを設け、しかもアドレスを常
に専用ＥＥＰＲＯＭセルに保持してあるので、このレジ
スタの内容及びセルの内容によって再度の書き込みや読
み出しをコントローラ側が容易に行なうことができると
いう効果がある。
【図１】この発明の一実施例を示すブロック構成図であ
る。
る。
【図２】図１の書き込み時におけるタイミングを示す図
である。
である。
【図３】従来例を示すブロック構成図である。
１０ メモリアレイ １１ 書き込み回路 １２ 読み出し回路 １３ データレジスタ １４ アドレスデコーダ １５ 制御回路 １６，１７ 制御用外部端子 １８ 電源検出回路 １９ アドレス入力用外部端子 ２０ データ入出力用外部端子 ３０ 専用ＥＥＰＲＯＭセル（アドレスバックアップ用
記憶領域） ３１ 判定用レジスタ
記憶領域） ３１ 判定用レジスタ
Claims (1)
- 【請求項１】 電源電圧を検出する電源検出回路を備
え、電源電圧が所定値以下に降下した時は書き込み及び
読み出しを中止するようにした電気的に書き換え可能な
不揮発性半導体記憶装置において、電源電圧が所定値以
下に降下した時に上記電源検出回路の検出出力によって
セットされる判定用レジスタと、書き込み及び読み出し
を行なうアドレスを記憶するアドレスバックアップ用記
憶領域とを備えたことを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31196591A JPH05128016A (ja) | 1991-10-30 | 1991-10-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31196591A JPH05128016A (ja) | 1991-10-30 | 1991-10-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128016A true JPH05128016A (ja) | 1993-05-25 |
Family
ID=18023571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31196591A Pending JPH05128016A (ja) | 1991-10-30 | 1991-10-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007206775A (ja) * | 2006-01-31 | 2007-08-16 | Tdk Corp | メモリコントローラおよびフラッシュメモリシステム |
| JP2011209823A (ja) * | 2010-03-29 | 2011-10-20 | Panasonic Corp | 不揮発性記憶装置および不揮発性メモリ |
| WO2012120591A1 (ja) * | 2011-03-04 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 |
-
1991
- 1991-10-30 JP JP31196591A patent/JPH05128016A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007206775A (ja) * | 2006-01-31 | 2007-08-16 | Tdk Corp | メモリコントローラおよびフラッシュメモリシステム |
| JP4544167B2 (ja) * | 2006-01-31 | 2010-09-15 | Ｔｄｋ株式会社 | メモリコントローラおよびフラッシュメモリシステム |
| JP2011209823A (ja) * | 2010-03-29 | 2011-10-20 | Panasonic Corp | 不揮発性記憶装置および不揮発性メモリ |
| WO2012120591A1 (ja) * | 2011-03-04 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 |
| CN103403808A (zh) * | 2011-03-04 | 2013-11-20 | 瑞萨电子株式会社 | 防止电源骤停造成的非易失性存储器的误动作的半导体器件 |
| JP5674919B2 (ja) * | 2011-03-04 | 2015-02-25 | ルネサスエレクトロニクス株式会社 | 電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 |
| US9436598B2 (en) | 2011-03-04 | 2016-09-06 | Renesas Electronics Corporation | Semiconductor device with nonvolatile memory prevented from malfunctioning caused by momentary power interruption |
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