KR100646919B1 - 반도체 메모리 장치 및 반도체 메모리 장치 초기화 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치 초기화 방법 Download PDF

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명의 반도체 메모리 장치는 비휘발성 메모리 셀을 포함하는 메모리 셀 블록(11 내지 14)을 포함한다. 메모리 셀 블록(11 내지 14)은 상기 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 칩 데이터 저장 영역(11b 내지 14b)과, 상기 각각의 칩 데이터 저장 영역에 대응하며, 상기 저장된 칩 데이터의 유효성을 나타내는 패스 플래그를 저장하는 패스 플래그 저장 영역(11c 내지 14c)을 포함한다. 칩 데이터 저장 영역은 동일한 칩 데이터를 저장한다.
반도체 메모리 장치, 비휘발성 메모리 셀, 메모리 셀 블록, 칩 데이터 저장 영역, 패스 플래그 저장 영역

Description

반도체 메모리 장치 및 반도체 메모리 장치 초기화 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR INITIALIZING THE SAME}
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법에 관한 것이다. 보다 구체적으로, 본 발명은 강유전체로 만든 용량성 막을 포함하는 커패시터를 구비하는 비휘발성 반도체 메모리에 관한 것이다.
최근, 전원이 나갔을 때도 기록된 데이터가 손실되지 않는, 한번에 전체 블록의 소거가 가능한 전기적으로 소거가능한 프로그래머블 판독전용 메모리(Flash Electronically Erasable Programmabe Read Only Memory: 플래시 EEPROM)와 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory: FeRAM) 등의 비휘발성 메모리가 반도체 메모리 장치에 더욱 더 많이 응용되고 있다.
비휘발성 메모리를 이용하는 비휘발성 메모리 및 시스템에서, 비휘발성 메모리의 메모리부는 자신의 동작모드와, 시스템의 최적화를 위한 시스템의 동작모드를 저장한다. 메모리부가 리던던시 대체(redundancy replacement)를 수행하도록 구성되면, 시스템에 의해 사용되는 메모리부에서 발생하는 결함은 메모리부에 보유된 리던던시 대체용 어드레스를 사용하여 정정된다.
종래에는, 메모리부의 동작모드와 시스템의 동작모드를 최적화하거나, 또는 리던던시 대체를 수행하기 위해, 동작모드를 포함하는 칩 데이터(chip data) 또는 리던던시 대체용 어드레스를 비휘발성 메모리부의 소정 영역에 미리 저장해 두고, 전력이 공급된 후, 저장된 영역으로부터 칩 데이터를 판독하여 초기 설정을 행함으로써, 예를 들어 비휘발성 메모리부와 시스템의 동작모드가 초기화 및 리던던시 대체가 설정되었다.
이하, 도면을 참조하여 비휘발성 메모리를 구비하는 공지의 반도체 메모리 장치에 대해 설명하기로 한다.
도 7은 반도체 메모리 장치의 회로 구성도이다.
도 7에 도시된 바와 같이, 공지의 반도체 메모리 장치는, 각각 복수의 비휘발성 메모리 셀로 구성되고, 행렬로 배열되는 사용자 데이터를 저장하는 영역(일반적인 메모리 셀)인, 제 1 메모리 셀 블록(101), 제 2 메모리 셀 블록(102), 제 3 메모리 셀 블록(103), 및 제 4 메모리 셀 블록(104)을 포함한다.
제 1 메모리 셀 블록(101)에는 통상의 메모리 셀(101a) 뿐만 아니라 예컨대, 메모리 셀 블록의 동작 모드 및 리던던시 대체용 어드레스를 포함하는 칩 데이터를 저장하는 칩 데이터 저장 영역(101b)이 제공된다.
메모리 셀 블록(101 내지 104)은 마이크로컴퓨터(120)로부터의 외부 명령을 디코딩하는 명령 디코더(111)로부터의 내부 제어 신호를 수신하는 메모리 제어 회로(110)에 접속된다. 메모리 제어 회로(110)는 동작 모드 및 리던던시 대체용 어드레스를 일시적으로 저장하는 시스템 레지스터(112)에 접속된다.
이와 같이 구성된 반도체 메모리 장치의 초기화에서, 마이크로컴퓨터(120)는 전원이 켜진 후에, 칩 데이터 저장 영역(101b)으로부터 메모리 제어 회로(110)를 통해 칩 데이터를 판독하고, 칩 데이터를 시스템 레지스터(112)에 기입함으로써, 예컨대, 장치의 동작 모드를 설정하고 리던던시 대체를 실행한다. 이 경우에, 장치를 정상적으로 초기화하기 위해, 칩 데이터 저장 영역(101b)은 메모리 테스트를 통과하는 것이 필요하다. 칩 데이터 저장 영역(101b)내의 심지어 하나의 어드레스에서 결함이 발견되는 경우에도, 반도체 칩 전체가 불량품으로 간주된다.
상술한 바와 같이, 공지의 반도체 메모리 장치는 메모리 셀 블록(101 내지 104)에 결함이 없을지라도 칩 데이터 저장 영역(101b)내의 어드레스에서 발생하는 결함으로 인해 반도체 칩이 불량품으로 간주된다는 제 1의 문제점을 갖는다.
또한, 공지의 반도체 메모리 장치는 전원이 켜진 직후에 장치가 초기화되기 때문에 전원 전압이 불안정하게 되는 경우가 있어서, 정상 동작에 비해 신뢰성이 높은 동작이 필요하나, 종래에는 이에 대한 대책이 없다는 제 2의 문제점을 갖는다.
더욱이, 초기화 중의 외부 명령의 입력으로 인해, 시스템 동작 모드의 설정 및 리던던시 대체를 위한 어드레스 정보가 분실될 우려가 있다. 이것은 파괴 판독을 실행하는 FeRAM과 같은 메모리에 특히 심각한 문제가 된다(제 3의 문제점).
따라서, 본 발명의 제 1 목적은 비휘발성 메모리 셀을 포함하는 반도체 메모리 장치에 저장된 칩 데이터의 신뢰성을 향상시키는 것이다. 본 발명의 제 2 목적은 장치의 초기화의 신뢰성을 향상시키는 것이다.
제 1 목적을 달성하기 위해, 본 발명의 제 1 반도체 메모리 장치는 비휘발성 메모리 셀을 포함하는 적어도 하나의 메모리 셀 블록을 포함한다. 적어도 하나의 메모리 셀 블록은 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 복수의 칩 데이터 저장 영역과, 패스 플래그를 저장하는 복수의 패스 플래그 저장 영역을 포함한다. 패스 플래그 저장 영역은 각각의 칩 데이터 저장 영역에 대응하며, 저장된 칩 데이터의 유효성을 나타낸다. 칩 데이터 저장 영역은 동일한 칩 데이터를 저장하는데 사용된다.
제 1 반도체 메모리 장치에서, 모든 칩 데이터 저장 영역은 동일한 칩 데이터를 포함한다. 따라서, 칩 데이터 저장 영역의 번호 n(여기에서 n은 적어도 2의 정수)이 제공되면, 정상 칩 데이터를 판독하는데 단 하나의 유효 패스 플래그로 충분하므로, 본 발명의 장치의 신뢰성이 공지의 반도체 메모리 장치에 비해 n배 높다.
본 발명의 제 1 반도체 메모리 장치에서, 상기 반도체 메모리장치는 바람직하게는 복수의 메모리 셀 블록을 포함하고, 각각의 메모리 셀 블록에는 바람직하게는 칩 데이터 저장 영역이 제공된다.
예를 들어, 메모리 셀 블록 중의 하나에 모든 칩 데이터 저장 영역이 제공되면, 칩 데이터 저장 영역에 액세스하기 위한 워드 라인 또는 비트 라인이 공유될 수 있다. 그 결과, 결점도 공유될 수 있다. 그러나, 칩 데이터 저장 영역이 본 발명의 장치의 각각의 메모리 셀 블록에 분산되기 때문에, 모든 칩 데이터 저장 영역이 동시에 결점을 포함할 가능성은 적다.
본 발명의 제 1 반도체 메모리 장치에서, 각각의 패스 플래그는 바람직하게 는 복수의 비트를 포함하는 비트열로 구성된다.
그 후, 패스 플래그를 구성하는 비트 중 하나가 "패스" 상태에 있을지라도, 패스 플래그의 유효성을 결정하는 것이 가능하게 된다.
이 경우에, 각각의 패스 플래그는 바람직하게는 비트열을 구성하는 모든 비트가 "0"도 아니고 "1"도 아닌 데이터를 포함한다.
그 후, 비트 라인 및 전원 라인이 단락될 때, 모든 비트가 "1"로 변경되더라도, 의도한 대로 불합격 결정이 행해질 수 있다.
그러한 경우, 칩 데이터는 바람직하게는 제어 비트를 포함하고, 제어 비트에 기초하여 반도체 메모리 장치를 초기화하는 명령을 제공하는 제어 명령으로 정의된다.
그 후, 판독 정지 명령을 제공하는 제어 명령이 칩 데이터 대신에 예컨대, 칩 데이터 저장 영역 중 하나에서 설정되면, 다음 영역의 칩 데이터에 액세스할 필요가 없어진다. 따라서, 칩 데이터를 판독하는 기간 및 데이터를 기입(설정)하는 기간이 단축될 수 있다.
그러한 경우에, 제어 명령은 바람직하게는 칩 데이터 저장으로부터의 판독을 정지하라는 판독 정지 명령 또는 판독 어드레스를 스킵하라는 점프 명령 중 하나를 포함한다.
본 발명의 제 1 반도체 메모리 장치에서, 적어도 하나의 메모리 셀 블록내의 칩 데이터 저장 영역 및 패스 플래그 저장 영역은 각각 바람직하게는 2개의 트랜지스터 및 2개의 커패시터를 포함하는 비휘발성 메모리 셀을 포함하고, 적어도 하나 의 메모리 셀 블록내의 칩 데이터 저장 영역 및 패스 플래그 저장 영역 이외의 영역은 바람직하게는 하나의 트랜지스터 및 하나의 커패시터를 포함하는 비휘발성 메모리 셀을 포함한다.
상술한 바와 같이, 사용자 데이터를 저장하는 메모리 셀이 하나의 커패시터 및 하나의 트랜지스터를 포함하는 FeRAM인 경우, 칩 데이터 저장 영역 내의 각 메모리 셀이 2개의 커패시터 및 2개의 트랜지스터를 포함하도록 구성되면, 칩 데이터 저장 영역의 신뢰성이 향상될 수 있다.
본 발명의 제 1 반도체 메모리 장치에서, 비휘발성 메모리 셀은 바람직하게는 강자성체로 만들어진 용량성막을 포함하는 커패시터를 갖는 강자성체 메모리 셀이고, 칩 데이터 저장 영역 및 패스 플래그 저장 영역으로의 기입 기간 및 판독 동작중의 재기입 기간은 적어도 하나의 메모리 셀 블록내의 칩 데이터 저장 영역 및 패스 플래그 저장 영역 이외의 영역으로의 기입 기간 및 판독 동작중의 재기입 기간보다 길게 하는 것이 바람직하다.
파괴 판독을 실행하는 비휘발성 메모리 셀의 경우에, 판독 사이클 중에 재기입 기간이 상술한 바와 같이 비교적 길게 설정되면, 신뢰성이 향상될 수 있다.
본 발명의 방법은, 비휘발성 메모리 셀을 갖는 메모리 셀 블록을 구비하며, 상기 메모리 셀 블록은, 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 복수의 칩 데이터 저장 영역과, 패스 플래그를 저장하는 복수의 패스 플래그 저장 영역을 포함하는 반도체 메모리 장치를 초기화하는 방법이다. 패스 플래그 저장 영역은 상기 각각의 칩 데이터 저장 영역에 대응하며, 상기 저장된 칩 데이터의 유효성을 나타낸다. 본 발명의 방법은 a) 상기 패스 플래그 저장 영역 중 하나에 저장된 패스 플래그가 참인지 거짓인지를 결정하는 단계; b) 상기 단계 a)에서 상기 패스 플래그가 참으로 결정되면, 상기 패스 플래그 저장 영역 중 상기 하나와 관련된 칩 데이터 저장 영역에 저장된 상기 칩 데이터에 기초하여 상기 반도체 메모리 장치의 동작을 결정하도록 상기 반도체 메모리 장치를 초기화하는 단계; 및 c) 상기 단계 a)에서 상기 패스 플래그가 거짓으로 결정되면, 상기 패스 플래그 저장 영역의 나머지 중 하나에 저장된 패스 플래그가 참인지 거짓인지를 결정하는 단계를 포함한다. 단계 c)는 상기 패스 플래그의 상기 나머지가 참일 때까지 반복된다.
반도체 메모리 장치를 초기화하는 본 발명의 방법으로, 패스 플래그 중에서 결정된 패스 플래그가 거짓이면, 다음 패스 플래그 영역에 저장된 패스 플래그의 결정이 반복된다. 따라서, 패스 플래그 중에서 하나의 유효한 패스 플래그가 통상 칩 데이터를 판독하기에 충분하므로, 공지의 반도체 메모리 장치에 비해 높은 신뢰성을 달성한다.
본 발명의 제 2 반도체 메모리 장치는 본 발명의 제 2 목적을 달성하고, 비휘발성 메모리 셀을 포함하는 적어도 하나의 메모리 셀 블록; 상기 비휘발성 메모리 셀의 동작을 제어하는 주변 회로; 및 상기 주변 회로를 리세트하는 제 1 전원 전압과, 외부 명령의 수신을 개시하고 상기 제 1 전원 전압보다 높은 제 2 전원 전압을 검출하는 전원 전압 검출기를 포함한다.
본 발명의 제 2 반도체 메모리 장치에서, 전원 전압이 제 2 전원 전압이 검출되는 레벨에 도달한 후, 칩 데이터의 판독이 전원을 끄는 것과 동시에 개시될 때 , 제 2 전원 전압 또는 전원 커패시턴스의 검출 레벨은 전원 전압이 칩 데이터의 판독 사이클의 종료까지 제 1 전원 전압의 검출 레벨 이하로 떨어지지 않도록 설정될 수 있다. 따라서, 초기화 프로세스의 개시 직후에 전원이 정지되더라도, 칩 데이터가 파괴되는 것을 방지할 수 있다. 그 결과, 초기화 프로세스의 신뢰성이 향상될 수 있다.
본 발명의 제 2 반도체 메모리 장치에서, 메모리 셀 블록은 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 칩 데이터 저장 영역을 포함하고, 반도체 메모리 장치는 전원 전압 검출기에 의해 실행되는 제 1 전원 전압의 검출에 응답하여 칩 데이터가 판독되고, 판독된 칩 데이터에 기초하여 반도체 메모리 장치의 동작이 결정되는 초기화를 실행하는 초기화 회로를 포함한다.
이 경우에, 칩 데이터의 판독으로부터 반도체 메모리 장치의 동작의 결정까지 외부 명령이 실행되지 않는 것이 바람직하다.
그 후, 패스 플래그가 참인지 거짓인지의 결정이 실행되고 칩 데이터가 판독되는 동안 외부 명령이 무효로 된다. 따라서, 초기화 프로세스에서의 오작동을 방지할 수 있게 된다.
그 경우에, 칩 데이터의 판독으로부터 반도체 메모리 장치의 동작의 결정까지 비휘발성 메모리 셀에 대한 판독 및 기입을 금지시키는 신호가 출력되는 것이 바람직하다.
그 후, 초기화 프로세스 중에 메모리 셀 블록으로의 액세스 금지 상태가 외부로부터 결정될 수 있다. 그 결과, 오작동 및 데이터 파괴를 방지할 수 있게 된 다.
도 1은 본 발명의 실시예에 따르는 반도체 메모리 장치의 구성을 나타내는 회로도이다.
도 2A 및 도 2B는 본 발명의 실시예의 반도체 메모리 장치의 메모리 셀을 나타내는 회로도이다. 도 2A는 통상 메모리 셀 영역에 포함되는 메모리 셀을 나타내고, 도 2B는 칩 데이터 저장 영역 및 패스 플래그(pass-flag) 저장 영역에 포함되는 메모리 셀을 나타낸다.
도 3은 본 발명의 실시예의 반도체 메모리 장치의 초기화를 나타내는 플로우차트이다.
도 4는 본 발명의 실시예의 반도체 메모리 장치의 칩 데이터 저장 영역 및 패스 플래그 저장 영역에 포함되는 메모리 셀을 초기화할 때의 재기입을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예의 반도체 메모리 장치의 통상 메모리 영역에 포함되는 메모리 셀로의 재기입을 나타내는 타이밍도이다.
도 6은 본 발명의 실시예의 반도체 메모리 장치에서 전원을 켠 후에 전원 전압과 제 1 및 제 2 검출 신호를 활성화하는 타이밍 사이의 관계를 나타내는 그래프이다.
도 7은 공지의 반도체 메모리 장치의 구성을 나타내는 회로도이다.
본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 강유전체로 제조된 용량성 막을 포함하는 커패시터를 갖는 강유전체 메모리(FeRAM)인 본 발명의 실시예에 따르는 반도체 메모리 장치의 회로 구성을 나타낸다.
도 1에 나타내는 바와 같이, 실시예의 반도체 메모리 장치는 복수의 비휘발성 메모리 셀로 구성되고, 행렬로 배열되는 제 1 메모리 셀 블록(11), 제 2 메모리 셀 블록(12), 제 3 메모리 셀 블록(13) 및 제 4 메모리 셀 블록(14)을 포함한다.
제 1 내지 제 4 메모리 셀 블록(11 내지 14)은 각각 사용자 데이터를 저장하는 제 1 내지 제 4 통상 메모리 셀 영역(11a 내지 14a)과, 예컨대, 각각의 메모리 셀 블록의 동작 모드, 리던던시 대체용 어드레스 및 시스템의 동작 모드를 포함하고, 각각 동일한 칩 데이터를 저장하는 제 1 내지 제 4 칩 데이터 저장 영역(11b 내지 14b)을 포함한다.
칩 데이터 저장 영역(11b 내지 14b)은 또한 저장된 칩 데이터의 유효성(즉, 합격 또는 불합격)을 나타내는 복수의 데이터를 저장할 수 있는 패스 플래그 저장 영역(11c, 12c, 13c 및 14c)을 각각 포함한다.
이하 메모리 셀 블록(11 내지 14)의 주변 회로(내부 회로)(20)를 설명한다.
주변 회로(20)는 메모리 제어 회로(21), 명령 디코더(22), 시스템 레지스터(23), 제 1 전원 전압 검출기(24A), 제 2 전원 전압 검출기(24B) 및 자동 초기화 회로(25)를 포함한다.
메모리 제어 회로(21)는 각각의 메모리 셀 블록(11 내지 14)에 메모리 제어 신호를 송신한다.
명령 디코더(22)는 명령 외부 PAD(31)로부터의 외부 명령 입력과 자동 초기화 회로(25)로부터의 내부 명령 입력을 구별하고, 구별된 명령으로부터 내부 제어 신호를 생성 및 출력한다.
메모리 제어 회로(21)는 시스템 레지스터(23)로부터, 또는 시스템 레지스터(23)에 데이터를 판독 또는 기록하므로(즉, 메모리 제어 회로(21)가 시스템 레지스터(23)에 액세스하므로), 시스템 레지스터(23)는 각각의 메모리 셀 블록(11 내지 14) 및 시스템의 동작 모드와, 리던던시 대체용 어드레스를 일시적으로 저장한다.
제 1 전원 전압 검출기(24A)는 초기화 동작 중의 제 1 전원 전압(Vdet1)을 검출하고, 검출 결과를 제 1 검출 신호(POR1)로서 명령 디코더(22)에 출력한다.
제 2 전원 전압 검출기(24B)는 제 1 전원 전압(Vdet1)보다 높은 제 2 전원 전압(Vdet2)을 검출하고, 검출 결과를 제 2 검출 신호(POR2)로서 자동 초기화 회로(25)에 출력한다.
자동 초기화 회로(25)는 상태 머신으로 이루어지고, 제 2 전원 전압 검출기(24B)로부터 제 2 검출 신호(POR2)의 수신 시에, 주변 회로(20)에서 초기화될 필요가 있는 회로를 초기화한다. 자동 초기화 회로(25)는 또한 외부 명령 수신 금지 신호(POS)를 명령 디코더(22) 및 메모리 제어 회로(21)에 출력한다.
주변 회로(20)는 입/출력 신호를 수신하는 입/출력 외부 PAD(32) 및 어드레스 신호를 수신하는 어드레스 외부 PAD(33)에 접속된다.
도 2A에 나타내는 바와 같이, 각각의 통상 메모리 셀 영역(11a 내지 14a)에 포함되는 메모리 셀(50A)은 트랜지스터(51) 및 강자성체 커패시터(52)를 포함한다. 트랜지스터(51)는 워드 라인(WL)에 접속되는 게이트, 비트 라인(BL)에 접속되는 드레인 및 커패시터(52)의 전극 중 하나에 접속되는 소스를 갖는다. 커패시터(52)의 나머지 전극은 셀 플레이트 라인(CP)에 접속된다.
본 실시예의 특징은 칩 데이터 저장 영역(11b 내지 14b) 및 패스 플래그 저장 영역(11c 내지 14c)의 각각에 포함되는 메모리 셀이 도 2B에 나타내는 바와 같이 2개의 트랜지스터(51) 및 2개의 강자성체 커패시터(52)를 포함하는 것이다.
이하 도면을 참조하여 구성되어 있는 FeRAM 장치의 각 패스 플래그가 참인지 거짓인지의 결정을 포함하는 자동 초기화 회로의 동작을 설명한다.
도 3은 본 실시예의 FeRAM 장치의 초기화의 흐름을 나타낸다.
이하의 설명에서는, 메모리 셀 테스트의 종료 후에, "합격"을 나타내는 PASS 플래그가 제 2 패스 플래그 저장 영역(12c)에 저장되어 있고, "불합격"을 나타내는 FAIL 플래그가 제 1, 제 3 및 제 4 패스 플래그 저장 영역(11c, 13c 및 14c)에 각각 저장되어 있다고 가정한다.
예를 들어, PASS 플래그는 "10100110"이고, FAIL 플래그가 "11011001"이며, 각각의 플래그는 모든 비트가 "0"이나 "1"이 아닌 8 비트 구성을 갖는다고 가정한다. 그러한 경우에, 비트 라인 및 전원 라인이 단락될 때, 각각의 패스 플래그를 구성하는 8 비트가 "1"로 변경되더라도, 불합격 결정이 의도한 대로 행해질 수 있다. 따라서, 패스 플래그의 신뢰성이 향상될 수 있다.
또한, 패스 플래그의 데이터가 파괴되는 것을 방지하기 위해, 제 1 패스 플 래그 저장 영역(11c)은 2개의 데이터(2개의 레코드)에 대응하는 FAIL 플래그를 저장하고, 동일한 방식으로 제 2 패스 플래그 저장 영역(12c)은 또한 2개의 데이터(즉, 2개의 레코드)에 대응하는 PASS 플래그를 저장한다.
도 3에 나타내는 바와 같이, 먼저 FeRAM 장치에 전원이 켜진다. 그 후, 대기 단계 ST1에 나타내는 바와 같이, 제 1 검출 신호(POR1)가 전원 전압(Vdd)이 제 1 전원 전압(Vdet1)에 도달한 것을 나타내는 저전위로 시프트한 후, 제 2 검출 신호(POR2)가 전원 전압(Vdd)이 제 2 전원 전압(Vdet2)에 도달한 것을 나타내는 저전위로 시프트하기 전에, FeRAM 장치는 자동 판독 대기 모드에 있게 된다. 이 단계에서, 제 2 검출 신호(POR2)는 전원 전압(Vdd)이 제 2 전원 전압(Vdet2)을 초과할 때까지 고전위로 설정된다.
이어서, 초기화 단계 ST2에서, 제 2 검출 신호(POR2)가 저전위로 시프트할 때, 도 1에 나타내는 자동 초기화 회로(25)는 주변 회로(20)를 초기화한다. 초기화 프로세스가 종료할 때, FeRAM 장치는 대기 단계 ST3의 대기 모드로 진행한다.
본 실시예의 특징은 초기화 프로세스 중에 전원 전압(Vdd)이 제 1 전원 전압(Vdet1)으로 감소될 때, 제 2 검출 신호(POR2)가 고전위로 시프트하여, FeRAM 장치가 초기화 대기 단계 ST1의 자동 판독 대기 모드로 복귀하는 것이다.
이하 초기화 단계 ST2에서의 자동 초기화의 흐름을 설명한다.
먼저, 제 1 패스 플래그 결정 단계 ST21에서, 자동 초기화 회로(25)는 제 1 패스 플래그 저장 영역(11c)으로부터 패스 플래그 데이터를 판독하고, 판독된 패스 플래그의 유효성을 결정한다. 상술한 바와 같이, 제 1 패스 플래그 저장 영역(11c) 은 FAIL 플래그를 저장하기 때문에, 패스 플래그는 거짓으로 결정되므로, 절차는 제 2 패스 플래그 결정 단계 ST23으로 진행한다. 패스 플래그는 2개의 레코드에 대응하기 때문에, 2개의 레코드의 유효성이 결정되어도 된다.
이어서, 제 2 패스 플래그 결정 단계 ST23에서, 자동 초기화 회로(25)는 제 2 패스 플래그 저장 영역(12c)으로부터 패스 플래그 데이터를 판독하고, 판독된 패스 플래그의 유효성을 결정한다. 이 단계에서, 제 2 패스 플래그 저장 영역(12c)은 PASS 플래그를 저장하기 때문에, 패스 플래그는 참으로 결정되므로, 절차는 제 2 칩 데이터 판독 단계 ST24로 진행한다. 패스 플래그는 또한 2개의 레코드에 대응하므로, 2개의 레코드의 유효성이 결정되어도 된다.
그 후, 제 2 칩 데이터 판독 단계 ST24에서, 하나 이상의 칩 데이터가 제 2 칩 데이터 저장 영역(12b)으로부터 판독된다.
이하 칩 데이터의 일례를 설명한다.
칩 데이터에 대해서는, 예컨대, 8 비트 구성 중에서 1 비트가 제어 비트로 설정되고, 칩 데이터는 제어 비트에 기초하여 제어 명령으로 정해진다.
예를 들어, 제어 비트가 최상위 비트로 정해지면, 칩 데이터 및 제어 명령은 아래와 같이 정해진다.
칩 데이터 = "0XXXXXXX"
(여기에서 XXXXXXX는 데이터 부분이고, X는 "0" 또는 "1"이다)
제어 명령 = "1YYYYYYY"
(여기에서 YYYYYYY는 명령 부분이고, Y는 "0" 또는 "1"이다.)
제어 명령의 경우에는, 27개의 다른 명령이 정해질 수 있다.
본 실시예에서는, 제어 명령의 예로서, 판독 정지 명령 및 어드레스 점프 명령이 아래와 같이 정해진다.
판독 정지 명령 = "100YYYYY"
어드레스 점프 명령 = "101ZZZZZ"
(여기에서 ZZZZZ는 어드레스 부분이고, Z는 "0" 또는 "1"이다.)
이하 제어 비트 결정 단계 ST28에서, 칩 데이터의 제어 비트가 결정된다. 예를 들어, 제어 비트가 "1"이고 판독 정지 명령으로 결정되면, 절차는 대기 단계 ST3으로 바로 진행하므로, FeRAM 장치는 대기 모드로 진행한다. 따라서, 칩 데이터의 레코드의 수가 리던던시 대체용 어드레스와 같이 각각의 칩에서 다르더라도, 소정수의 칩 데이터만이 판독될 수 있으므로, 칩 데이터를 판독하고 판독된 칩 데이터를 시스템 레지스터(23)에 기입하는데 필요한 시간을 단축할 수 있다.
그 후, 제어 비트가 "1"이고 어드레스 점프 결정 단계 ST30에서 어드레스 점프 명령으로 결정되면, 제 2 칩 데이터 저장 영역(12b)내의 특정 어드레스가 어드레스 로드 단계 ST32에서 획득되고, 특정 어드레스에서의 컨텐츠가 제 2 칩 데이터 판독 단계 ST24에서 판독된다.
상대 어드레스 또는 절대 어드레스가 점프 어드레스로 사용될 수 있다. 예를 들어, 절대 어드레스가 설정되는 경우, 절대값을 설정하도록 어드레스값이 로드되는 것으로 충분하다. 상대 어드레스가 설정되는 경우, 점프 어드레스값(즉, 오프셋 값)이 현재의 어드레스 값에 가산된다.
이러한 방법으로, 칩 데이터 저장 영역(12b)이 결함 영역을 부분적으로 포함하더라도, 어드레스 점프 명령이 결함 영역 이외의 영역으로부터 데이터가 판독될 수 있게 하므로, 칩 데이터 저장 영역이 효율적으로 사용될 수 있다.
반면에, 제어 비트가 "0"이고 제어 비트 결정 단계 ST28에서 칩 데이터로 결정되면, 판독된 데이터는 변경 없이 시스템 레지스터(23)내의 모드 설정 레지스터 또는 리던던시 어드레스 레지스터에 기입된다. 그 후, 어드레스 증가 단계 ST33에서, 판독 어드레스가 다음의 어드레스로 갱신된다.
그 후, 제 2 칩 데이터 판독 단계 ST24에서, 칩 데이터는 갱신된 어드레스로부터 판독된다.
판독된 데이터가 데이터 종료 결정 단계 ST32에서 데이터의 종료를 나타내는 데이터(EOD)로 결정될 때, 또는 상술한 판독 정지 명령이 검출될 때, FeRAM 장치의 초기화는 종료되고, 절차는 대기 단계 ST3으로 진행한다.
자동 초기화 중에, 자동 초기화 회로(25)는 외부 명령을 수신을 금지하도록 외부 명령 수신 금지 신호(POS)를 명령 디코더(22)에 출력한다. 이러한 방식으로, 외부 명령은 자동 초기화 중에 실행되지 않으므로, 초기화 프로세스에서의 오작동을 방지한다.
또한, 도 2B에 나타내는 바와 같이, 제 2 칩 데이터 저장 영역(12b) 및 제 2 패스 플래그 저장 영역(12c)을 각각 구성하는 메모리 셀(50B)은 소위 2 트랜지스터, 2 커패시터(2T2C) 구조를 갖는다. 따라서, 외부 명령 수신 금지 신호(POS)가 자동 초기화 중에 활성화되는 동안, 메모리 제어 회로(21)는 2T2C용의 제어 모드로 동작한다. 외부 명령 수신 금지 신호(POS)는 입/출력 외부 PAD(32)를 통해 외부에 출력될 수 있으므로, 칩 데이터의 판독 기간이 외부로부터 인식된다.
또한, 도 4의 타이밍도에 나타내는 바와 같이, 본 실시예의 특징은 칩 데이터 및 패스 플래그의 판독 사이클 중에서 칩 데이터 및 패스 플래그의 각각의 메모리 셀로의 재기입 기간이 통상 메모리 셀 영역(11a 내지 14a)내의 각각의 메모리 셀로의 기입 기간보다 길게 하는 제어 모드를 채택하는 것이다. 비교를 위해, 도 5는 통상 메모리 셀 영역으로부터의 판독 사이클 중에서 메모리 셀로의 재기입 기간의 타이밍도를 나타낸다.
도 4 및 도 5에 나타내는 바와 같이, 타이밍 t2 및 다음의 타이밍 t3 사이의 간격, 즉, 감지 증폭기 활성화 신호(SEN) 및 셀 플레이트 라인(CP)이 활성화되는 기간이 통상 메모리 셀 영역내의 메모리 셀의 경우보다 길게 함으로써, 판독 사이클 중에 데이터가 재기입되는 2T2C 메모리 셀로 데이터가 충분히 재기입된다. 따라서, 칩 데이터 및 패스 플래그의 신뢰성이 크게 향상된다.
도시하지는 않았지만, 칩 데이터 및 패스 플래그의 기입 동작 중에, 기입 기간은 통상 메모리 셀 영역내의 메모리 셀의 경우보다 길게 한다.
이하, 본 실시예의 FeRAM 장치의 제 1 및 제 2 전원 전압 검출기(24A 및 24B)가 어떻게 동작하는지를 도면을 참조하여 설명한다.
도 6은 전원이 켜진 후 전원 전압(Vdd)과 제 1 및 제 2 검출 신호(POR1 및 POR2)를 활성화시키는 타이밍 사이의 관계를 나타낸다. 도 6에서, 가로축은 시간을 나타내는 한편, 세로축은 전원 전압(Vdd)을 나타낸다.
일반적으로, 전원을 켠 직후에 실행되는 초기화는 초기화 프로세스 중에 전원이 정지될 수 있는 경우를 고려하여 실행될 필요가 있다.
이것을 고려하여, 본 실시예에서는, 초기화 프로세스 중에 전원이 정지될 때에도 판독되는 칩 데이터의 파괴를 방지하기 위해, 제 1 전원 전압(Vdet1)을 검출하는 제 1 전원 전압 검출기(24A)와 제 2 전원 전압(Vdet2)을 검출하는 제 1 전원 전압 검출기(24B)가 제공된다.
도 6에 나타내는 바와 같이, 전원이 켜질 때, 전원 전압(Vdd)은 시간에 따라 점진적으로 증가한다. 제 1 전원 전압 검출기(24A)가 전원 전압(Vdd)이 제 1 검출 전압(Vdet1)에 도달한 것을 검출할 때, 제 1 전원 전압 검출기(24A)는 명령 디코더(22)에 출력되는 제 1 검출 신호(POR1)를 고전위(= 전압 Vdet1)로부터 저전위로 시프트시킨다. 이 경우에, 전원 전압(Vdd)이 제 1 검출 전압(Vdet1)보다 낮을 때, 명령 디코더(22)는 고전위의 제 1 검출 신호(POR1)에 응답하여 리셋될 필요가 있는 주변 회로(내부 회로)(20)에 리셋 신호를 출력한다. 그 후, 전원 전압(Vdd)이 제 1 검출 신호(POR1)를 초과할 때, 리셋 신호는 저전위의 제 1 검출 신호(POR1)에 응답하여 취소된다.
그 후, 제 2 전원 전압 검출기(24B)는 전원 전압(Vdd)이 제 2 검출 전압(Vdet2)에 도달할 정도로 증가하는 것을 검출하고, 제 2 전원 전압 검출기(24B)는 자동 초기화 회로(25)에 출력되는 제 2 검출 신호(POR2)를 고전위(= 전압 Vdet2)로부터 저전위로 시프트시킨다.
제 2 검출 전압(Vdet2)은 외부 명령의 수신을 허용하는 전압이다. 전원 전압(Vdd)이 제 2 검출 전압(Vdet2) 이상의 전압으로 증가할 때, 명령 디코더(22)는 FeRAM 장치의 동작을 개시하도록 외부 명령을 수신한다.
본 실시예는 전원 전압(Vdd)이 제 2 검출 전압(Vdet2)에 도달할 때까지 초기화 프로세스가 개시되지 않고, 제 2 검출 신호(POR2)의 하강 에지를 검출할 때 자동 초기화 회로(25)가 초기화를 개시하는 구성을 갖는다. 더욱 구체적으로는, 자동 초기화 회로(25)는 소정의 내부 명령을 명령 디코더(22)에 출력한다. 내부 명령을 수신할 때, 명령 디코더(22)는 칩 데이터를 판독하고 판독된 칩 데이터를 시스템 레지스터(23)(모드 레지스터 및 리던던시 어드레스 레지스터)에 기입하는 명령을 제공한다.
이 경우에, 제 2 검출 신호(POR2)가 저전위로 시프트하여 활성화될 때, 다음의 외부 명령의 수신이 금지되는 구성을 갖는 것이 중요하다.
또한, 자동 초기화 하에 칩 데이터의 파괴가 방지될 수 있고, 제 2 검출 전압(Vdet2) 및 제 1 검출 전압(Vdet1) 사이의 차인 ΔVdet는 아래와 같이 기술된다. 즉, ΔVdet는 수학식 1로 정의된다.
Figure 112005002438242-pct00001
(여기에서, Icc는 칩 데이터의 사이클 중의 전류 소비이고, tCyc는 칩 데이터를 판독하는 사이클 시간이며, C는 전원 커패시턴스이다.)
수학식 1의 우변은 전압 강하량을 나타낸다. 좌변 ΔVdet가 우변 전압 강하량보다 크게 설정되면, 칩 데이터의 판독은 전원이 정지되더라도 내부 회로가 리셋되기 전에 종료하므로, 자동 초기화 중에 판독된 칩 데이터의 파괴를 확실하게 방지할 수 있다.
본 실시예에서는, 제 1 및 제 2 전원 전압 검출기(24A 및 24B)는 서로 반드시 분리될 필요는 없다.
본 실시예에서는, 칩 데이터 저장 영역(11b 내지 14b) 및 패스 플래그 저장 영역(11c 내지 14c)는 4개의 각 메모리 셀 블록(11 내지 14)에 대응하여 제공된다. 그러나, 칩 데이터 저장 영역 및 패스 플래그 저장 영역은 반드시 각각의 메모리 셀 블록에 대응하여 제공될 필요는 없다.
선택적으로, 복수의 칩 데이터 저장 영역 및 복수의 패스 플래그 저장 영역이 하나의 메모리 셀 블록에 제공되어도 된다. 그러나, 이 경우에는, 비트 라인 또는 워드 라인이 공유될 수 있다. 따라서, 이들 영역이 각각의 메모리 셀 블록에 분산되는 실시예의 구성이 바람직하다.
본 실시예에서는, FeRAM 장치가 비휘발성 반도체 메모리 장치로 사용된다. 그러나, 본 발명은 이러한 특정 실시예에 한정되지는 않는다. 본 발명은 FLASH 메모리, EEPROM 또는 자기 랜덤 액세스 메모리(MRAM)과 같은 비휘발성 메모리 및 이들 메모리를 사용하는 시스템에 적용 가능하다.
본 실시예에서의 칩 데이터 및 제어 명령의 정의는 일례이다. 본 발명은 물론 본 실시예에 한정되는 것은 아니다.

Claims (13)

  1. 비휘발성 메모리 셀을 갖는 적어도 하나의 메모리 셀 블록을 포함하는 반도체 메모리 장치로서,
    상기 적어도 하나의 메모리 셀 블록은, 상기 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 복수의 칩 데이터 저장 영역과, 상기 각각의 칩 데이터 저장 영역에 대응하며, 상기 저장된 칩 데이터의 유효성을 나타내는 패스 플래그를 저장하는 복수의 패스 플래그 저장 영역을 포함하며,
    상기 칩 데이터 저장 영역은 동일한 칩 데이터를 저장하는데 사용되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 메모리장치는 복수의 메모리 셀 블록을 포함하고,
    상기 칩 데이터 저장 영역은 상기 각각의 메모리 셀 블록에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 패스 플래그의 각각은 복수의 비트를 포함하는 비트열로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 패스 플래그의 각각은 상기 비트열을 구성하는 모든 비트가 "0"도 아니고 "1"도 아닌 데이터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 칩 데이터는 제어 비트를 포함하고, 상기 제어 비트에 기초하여, 상기 칩 데이터가 상기 반도체 메모리 장치를 초기화하는 명령을 제공하는 제어 명령으로 정의되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 명령은 상기 칩 데이터 저장 영역으로부터의 판독을 정지시키는 판독 정지 명령 또는 판독 어드레스를 스킵시키는 점프 명령 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 셀 블록내의 상기 칩 데이터 저장 영역 및 상기 패스 플래그 저장 영역은 각각 2개의 트랜지스터 및 2개의 커패시터를 포함하는 비휘발성 메모리 셀을 포함하고,
    상기 적어도 하나의 메모리 셀 블록내의 상기 칩 데이터 저장 영역 및 상기 패스 플래그 저장 영역 이외의 영역은 하나의 트랜지스터 및 하나의 커패시터를 포 함하는 비휘발성 메모리 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 비휘발성 메모리 셀은 강자성체로 만들어진 용량성 막을 포함하는 커패시터를 갖는 강자성체 메모리 셀이고,
    상기 칩 데이터 저장 영역 및 상기 패스 플래그 저장 영역으로의 기입 기간 및 판독 동작중의 재기입 기간은 상기 적어도 하나의 메모리 셀 블록내의 상기 칩 데이터 저장 영역 및 상기 패스 플래그 저장 영역 이외의 영역으로의 기입 기간 및 판독 동작중의 재기입 기간보다 길게 하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 비휘발성 메모리 셀을 갖는 메모리 셀 블록을 구비하며, 상기 메모리 셀 블록은, 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 복수의 칩 데이터 저장 영역과, 상기 각각의 칩 데이터 저장 영역에 대응하며, 상기 저장된 칩 데이터의 유효성을 나타내는 패스 플래그를 저장하는 복수의 패스 플래그 저장 영역을 포함하고, 상기 칩 데이터 저장영역에는 동일한 칩 데이터가 저장되는 반도체 메모리 장치의 초기화 방법으로,
    a) 상기 패스 플래그 저장 영역 중 하나에 저장된 패스 플래그가 참인지 거짓인지를 결정하는 단계;
    b) 상기 단계 a)에서 상기 패스 플래그가 참으로 결정되면, 상기 패스 플래그 저장 영역 중 상기 하나와 관련된 칩 데이터 저장 영역에 저장된 상기 칩 데이터에 기초하여 상기 반도체 메모리 장치의 동작을 결정하도록 상기 반도체 메모리 장치를 초기화하는 단계; 및
    c) 상기 단계 a)에서 상기 패스 플래그가 거짓으로 결정되면, 상기 패스 플래그 저장 영역의 나머지 중 하나에 저장된 패스 플래그가 참인지 거짓인지를 결정하는 단계를 포함하고,
    상기 단계 c)는 상기 패스 플래그의 상기 나머지가 참일 때까지 반복되는 것을 특징으로 하는 반도체 메모리 장치 초기화 방법.
  10. 반도체 메모리 장치로서,
    비휘발성 메모리 셀을 포함하는 적어도 하나의 메모리 셀 블록;
    상기 비휘발성 메모리 셀의 동작을 제어하는 주변 회로; 및
    상기 주변 회로를 리셋하는 제 1 전원 전압과, 외부 명령의 수신을 개시하고 상기 제 1 전원 전압보다 높은 제 2 전원 전압을 검출하는 전원 전압 검출기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 메모리 셀 블록은 상기 반도체 메모리 장치의 동작 파라미터를 포함하는 칩 데이터를 저장하는 칩 데이터 저장 영역을 포함하고,
    상기 반도체 메모리 장치는 상기 전원 전압 검출기에 의해 실행되는 상기 제 1 전원 전압의 검출에 응답하여 상기 칩 데이터가 판독되고, 판독된 상기 칩 데이 터에 기초하여 상기 반도체 메모리 장치의 동작이 결정되는 초기화를 실행하는 초기화 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 칩 데이터의 상기 판독으로부터 상기 반도체 메모리 장치의 동작의 상기 결정까지 외부 명령이 실행되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 칩 데이터의 상기 판독으로부터 상기 반도체 메모리 장치의 동작의 상기 결정까지 상기 비휘발성 메모리 셀에 대한 판독 및 기입을 금지시키는 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치.
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