KR100305994B1

KR100305994B1 - 강유전체메모리를구비한시스템

Info

Publication number: KR100305994B1
Application number: KR1019970048227A
Authority: KR
Inventors: 칸 다케우치; 히로유키 다나카와
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1996-09-24
Filing date: 1997-09-23
Publication date: 2001-11-30
Also published as: JP3542002B2; JPH1097472A; US6131177A; TW342498B; KR19980024870A; US6321360B1

Abstract

강유전체를 사용한 불휘발성 반도체메모리를 포함하는 시스템에 관한 것으로서, 강유전체 메모리의 소프트에러에 의해 시스템에 큰 손상이 발생하는 확률을 저감하고 또 동작속도의 저하나 칩가격의 증대를 초래하지 않고 강유전체 메모리를 구비한 시스템을 제공하기 위해, 강유전체 캐패시터와 전계효과 트랜지스터를 구비한 여러 개의 메모리셀을 매트릭스형상으로 배치한 강유전체 메모리와 이 강유전체 메모리에 접속된 CPU를 포함하는 시스템에 있어서, 강유전체 메모리의 저장영역을 오버라이트금지 메모리블럭과 오버라이트허가 메모리블럭을 구비하고, 오버라이트금지 메모리블럭은 통상의 데이타를 저장하는 영역과 이 통상의 데이타에 에러가 발생한 경우에 에러를 정정하기 위한 부가 패리티정보를 저장하는 영역을 구비하며, 또 오버라이트금지 메모리블럭에 발생한 데이타의 에러를 정정하는 에러검사정정수단을 마련한 구성으로 하였다.

이것에 의해, 동작속도의 저하나 칩면적 증대에 의한 코스트증가의 문제를 회피할 수 있고, 사용자에게 있어서 사용이 편리하고 또한 고신뢰성의 시스템이 얻어진다는 효과가 얻어진다.

Description

강유전체 메모리를 구비한 시스템

본 발명은 강유전체재료를 사용한 불휘발성 반도체메모리를 구비한 시스템에 관한 것으로서, 특히 메모리의 에러동작이 발생할 확률을 저감한 강유전체 메모리를 구비한 시스템에 관한 것이다.

강유전체재료를 사용한 메모리 예를 들면 FERAM(Ferro Electric Random Access Memory)은 강유전체재료의 분극방향에 따라 데이타를 저장하는 불휘발성 메모리이다. 강유전체 메모리에 있어서, 예를 들면 메모리셀은 1개의 강유전체 캐패시터와 1개의 스위칭 트랜지스터를 구비한다. 저장된 데이타의 리드는 분극이 1방향으로 지향되도록 강유전체 캐패시터에 전압을 인가하고 또 이때 분극이 반전했는지의 여부를 판정하는 것에 의해 실행된다. 이와 같은 강유전체 메모리의 예는 예를 들면 1994년 IEEE 국제 고체소자회로회의 다이제스트 pp.268~269(1994 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp.268-269)에 기재되어 있다.

한편, 통상 동작에서는 강유전체 캐패시터의 플레이트전위를 예를 들면 전원전압에 고정하여 강유전체 메모리를 DRAM(Dynamic Random Access Memory)으로서 사용하는 방식도 있다. 단, 전원오프시에는 저장된 전위의 데이타를 강유전체재료의 분극방향의 데이타로 변환하는 동작이 실행된다. 이것에 의해, 전원이 오프된 후에도 데이타를 유지할 수 있다. 이와 같은 강유전체 메모리는 예를 들면 1990년 VLSI 기술 심포지움 다이제스트 pp.15~16(1990 Symposium on VLSI Technology, DIGEST OF TECHNICAL PAPERS, pp.15-16)에 기재되어 있다.

통상의 DRAM에 있어서는 방사선에 의해 발생한 잡음전하에 의해 저장데이타가 반전하여 오동작하는 경우가 있다는 것이 일반적으로 알려져 있다. 이러한 저장데이타 반전현상은 강유전체 메모리에 있어서도 통상의 DRAM으로서 동작시키는 방식에서와 마찬가지로 발생한다고 고려된다. 또, 상술한 분극방향을 검지하는 강유전체 메모리방식에 있어서도 데이타리드시에는 분극이 1방향으로 일치하여 일단 분극데이타가 소실된다. 그 때문에, 데이타리드동작이 종료하기 전에 리드한 데이타에 따라서 분극데이타의 리라이트를 실행해야 한다. 만일, 잡음 등에 의해 데이타가 잘못 리드된 경우, 분극의 리라이트도 잘못 실행되게 된다. 이하에서는 이와 같은 에러 즉 저장데이타가 방사선이나 잡음 등에 의해 잘못 반전해서 발생하는 에러를 소프트에러라고 하기로 한다. 소프트에러라고 하는 이유는 메모리셀의 기능이 소실되지 않기 때문이다.

강유전체 메모리에 있어서의 소프트에러는 다음과 같은 이유 때문에 DRAM의 경우에 비해서 중대한 문제를 야기시키는 경우가 있다.

DRAM과 같은 메모리에 저장되는 데이타에 오동작이 발생해서 시스템이 정지한 경우에는 적어도 시스템을 재기동시킬 수 있다. 그러나, 대부분의 경우 강유전체 메모리와 같은 불휘발성 메모리에 저장되는 데이타는 예를 들면 시스템의 OS(operating system)등에 반복해서 사용된다. 특히, 휴대전자기기에 있어서 시스템의 OS나 응용프로그램을 강유전체 메모리에 저장하도록 하면, 하드디스크 등의 대형의 불휘발성 저장매체가 불필요하게 되어 콤팩트한 시스템을 구축할 수 있게 된다. 또, CPU는 하드디스크를 엑세스하는 것보다 강유전체 메모리를 고속으로 엑세스할 수 있으므로, 휴대전자기기의 기동시간도 대폭으로 단축할 수 있다.

이러한 강유전체 메모리를 구비한 시스템에 있어서, 강유전체 메모리에 일단 소프트에러가 발생하면, 에러 데이타가 리라이트되어 시스템의 기능에 중대한 장해의 가능성을 발생시켜, 예를 들면 시스템 다운을 야기시키는 경우가 있다. 그와 같은 경우, 시스템을 복귀시키기 위해서는 통상 하드디스크 등의 외부의 불휘발성 저장매체에 접속해서 OS 등의 정확한 데이타를 강유전체 메모리에 리라이트할 필요가 있다. 이것은 여러 장소에서 사용되는 휴대전기기기에 있어서 하드디스크 등의 불휘발성 저장매체를 입수해서 접속할 때까지 시스템의 기능이 정지하기 때문에 매우 부적합하다.

DRAM에 있어서 상술한 바와 같은 소프트에러를 회피하기 위해서는 에러검사정정회로(ECC회로)를 마련해서 소프트에러를 자동적으로 검출정정하는 방법이 있다. 대형계산기 등의 대규모 시스템에 있어서는 ECC회로를 본체와는 별도의 칩에 마련할 수도 있지만, 휴대전기기기나 퍼스널 컴퓨터 등의 소규모 시스템에서는 시스템을 콤팩트하게 하기 위해 DRAM칩 자체에 에러검사정정기능을 갖게 하는 것이 바람직하다. 1987년 IEEE국제 고체소자회로회의 다이제스트 pp.22~23(1987 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp.22-33)에는 에러검사정정기능을 갖고 있는 DRAM칩의 예가 개시되어 있다.

제8(a)도 및 제8(b)도는 종래예를 도시한 도면이다. 특히, 제8(a)도는 ECC회로를 탑재한 DRAM의 기본구성을 도시한 도면이고, 또 제8(b)도는 라이트/리드동작 흐름을 도시한 도면이다.

제8(a)도에 도시한 바와 같이 DRAM(80)은 메모리셀 어레이(81)과 주변회로부(84)로 이루어져 있다. 메모리셀 어레이(81)에 저장된 데이타는 데이타를 저장하는 데이타저장비트(82)와 패리티비트(83)의 2종류로 분류할 수 있다. 주변회로부(84)에는 ECC회로(85)가 포함되어 있다.

또, 제8(b)도의 흐름도로 도시한 바와 같이 데이타라이트시(스텝 91), 우선 패리티비트 데이타를 생성한 후(스텝 92), DRAM(80)에 데이타저장비트와 패리티비트를 라이트한다(스텝93). 데이타리드시(스텝95), 우선 여러 개의 데이타저장비트와 그것에 대응하는 패리티비트를 리드한다(스텝96). ECC회로(85)는 이들 데이타의 연산결과에 따라서 비트에 에러가 발생했는지 발생하지 않았는지, 만일 에러가 발생했다면 어느 비트에 에러가 발생했는지를 판정해서 그 데이타를 정정한 후(스텝97), 데이타를 DRAM에서 CPU로 전송한다(스텝98). 이것에 의해, CPU에 대해 오동작하지 않는 DRAM을 실현할 수 있다.

그러나, 칩내에 ECC회로를 탑재한 종래의 DRAM구성에서는 [1] 라이트시마다 패리티비트를 생성하지 않으면 안되므로 라이트속도가 저하하고, [2] 리드시마다 저장데이타와 함께 패리티비트를 리드하고 ECC검사연산을 실행하여 에러검사정정을 실행하지 않으면 안되므로 리드속도가 저하하고, [3] ECC회로의 면적분만큼 칩사이즈가 증대하므로 칩가격의 증대를 초래하는 등의 폐해가 존재한다. 따라서, 현재 시판되고 있는 DRAM에는 대부분 ECC회로가 탑재되어 있지 않다. 그 이유는 DRAM에 소프트에러가 발생했을 때 시스템을 손상시킬 확률과 소프트에러의 발생빈도와 칩내에 ECC회로를 탑재할 때 상술한 폐해가 DRAM에 끼치는 영향의 정도와의 균형을 고려했기 때문이다.

한편, 강유전체 메모리에 있어서는 상술한 이유 때문에 소프트에러의 발생으로 인해 시스템에 더 큰 손상이 발생하는 것이 예상된다. 또, 소프트에러의 발생을 방지하기 위해 DRAM칩상에 ECC회로를 탑재한 경우에는 동작속도의 저하가 초래된다. 또, ECC를 구비한 메모리를 제조하는 경우에는 칩가격이 증대된다.

본 발명의 목적은 상기 문제를 해결하기 위해 이루어진 것으로서, 강유전체 메모리의 소프트에러에 의해 시스템에 큰 손상이 발생하는 확률이 낮은 강유전체 메모리를 구비한 시스템을 제공하는 것이다.

본 발명의 다른 목적은 동작속도의 저하나 칩가격의 증대를 초래하지 않는 강유전체 메모리를 구비한 시스템을 제공하는 것이다.

제1도는 본 발명의 시스템의 기본구성을 도시한 도면.

제2도는 제1도의 시스템에 있어서의 에러검사정정처리의 흐름도.

제3(a)도 및 제3(b)도는 본 발명의 에러검사정정처리 개시커맨드의 발생방식을 설명하는 도면.

제4(a)도 및 제4(b)도는 본 발명의 에러검사정정처리 프로그램을 저장하는 저장영역을 도시한 도면.

제5(a)도 및 제5(b)도는 본 발명의 오버라이트금지 메모리블럭의 범위를 규정하는 어드레스저장영역을 도시한 도면.

제6도는 본 발명의 강유전체 메모리의 매트를 도시한 도면.

제7(a)도 및 제7(b)도는 오버라이트금지 메모리블럭으로서의 일시적인 데이타라이트를 허가하는 제어회로 및 동작파형을 도시한 도면.

제8(a)도 및 제8(b)도는 종래의 ECC회로를 포함하는 DRAM시스템의 구성도.

(a) 본 발명의 상기 목적을 달성하기 위해, 본 발명의 시스템은 강유전체 캐패시터와 전계효과 트랜지스터를 구비한 여러 개의 메모리셀을 매트릭스형상으로 배치한 강유전체 메모리 및 이 강유전체 메모리에 접속된 CPU를 포함하고, 강유전체 메모리의 저장영역은 오버라이트금지 메모리블럭과 오버라이트허가 메모리블럭을 구비한다. 또 오버라이트금지 메모리블럭은 통상의 데이타를 저장하는 영역(데이타비트 저장영역(124))과 이 통상의 데이타에 에러가 발생한 경우에 에러를 정정하기 위한 부가 패리티정보를 저장하는 영역(패리티비트 저장영역)을 구비한다. 이 시스템은 또 오버라이트금지 메모리블럭에 발생한 데이타의 에러를 정정하기 위한 에러검사정정(ECC)수단을 구비한다. 또, 이 에러검사정정(ECC)은 적어도 에러검사정정처리 프로그램을 저장하는 저장영역을 액세스하는 CPU와 오버라이트금지 메모리블럭으로의 일시적인 데이타 라이트를 허가하는 제어회로를 구비하는 것에 의해 달성된다.

(b) 또, 오버라이트금지 메모리블럭을 시스템의 OS프로그램 및 응용프로그램을 저장하는 영역으로서 사용하고, 오버라이트허가 메모리블럭을 이 응용프로그램에 따라서 CPU가 연산을 실행하기 위해 일시적으로 필요로 하는 저장영역(작업영역)으로서 사용한다.

(c) 에러검사정정수단에 의한 에러검사정정 처리동작을 개시시키는 신호는 이 시스템에 마련된 스위치를 사용자가 온하는 경우에 발생한다. 또, 스위치는 시스템의 전원을 온하기 위해 사용된다.

(d) 에러검사정정처리 프로그램을 저장하는 저장영역은 상기 CPU내의 ROM에 마련되거나 또는 상기 오버라이트금지 메모리블럭내에 이중화해서 마련된다.

(e) 강유전체 메모리의 저장영역은 여러 개의 블럭으로 분할되고, 상기 오버라이트금지 메모리블럭 및 상기 오버라이트허가 메모리블럭은 상기 블럭의 각각을 단위로 해서 형성되고, 오버라이트금지 메모리블럭으로의 일시적인 데이타 라이트의 허가는 상기 블럭을 단위로 해서 실행된다. 또, 오버라이트금지 메모리블럭의 수는 우수로 하고, 상기 제어회로는 오버라이트금지 메모리블럭으로의 1회째의 라이트명령을 모두 거절하고, 2블럭을 1조로 하고 이중 한쪽의 블럭의 임의의 메모리셀에 라이트명령이 부여되면, 일정기간 동안만 상기 조의 다른 한쪽의 블럭의 임의의 메모리셀로의 데이타 라이트를 가능하게 한다.

이하, 본 발명의 실시예의 개요를 설명한다.

본 발명의 실시예 1에 의한 시스템은 적어도 CPU와 강유전체 메모리를 갖는다. CPU는 에러검사정정처리 프로그램을 저장하는 저장영역을 엑세스한다. 강유전체 메모리의 저장영역(메모리셀 어레이)은 오버라이트금지 메모리블럭과 오버라이트허가 메모리블럭으로 분할되어 있다. 오버라이트금지 메모리블럭에는 OS나 응용프로그램이 저장되고, 오버라이트허가 메모리블럭은 작업영역으로서 사용된다. 오버라이트금지 메모리블럭은 데이타비트 저장영역과 패리티비트 저장영역을 갖는다. 데이타비트 저장영역은 통상의 데이타 저장에 사용되고, 패리티비트영역은 데이타저장비트의 데이타에 소프트에러가 발생한 경우에 그것을 검사하고 정정하기 위한 데이타(패리티비트)를 저장하기 위해 사용된다. 오버라이트허가 메모리블럭은 데이타저장비트만으로 구성된다. 통상, 오버라이트금지 메모리블럭으로의 라이트를 금지하고, 라이트를 일시적으로 허가하기 위한 수단 예를 들면 제어회로가 주변회로부에 마련된다.

본 발명의 시스템에 있어서는 에러검사정정처리(이하, ECC처리라고도 한다) 개시커맨드를 수신하면 오버라이트금지 메모리블럭내의 데이타의 에러검사정정처리가 CPU에 의해 실행된다. 에러검사정정처리 개시커맨드는 시스템의 전원을 온했을 때 시스템의 내부회로에 의해 자동적으로 생성된다. 또는 시스템에 마련된 스위치를 사용자가 온하는 것에 의해 에러검사정정처리 개시커맨드가 발생된다. 상기 에러검사정정처리 프로그램을 저장하는 저장영역은 CPU내의 ROM부에 마련된다. 또는 상기 에러검사정정처리 프로그램 저장영역은 강유전체 메모리내의 오버라이트금지 메모리블럭내에 이중으로 마련된다.

상기 오버라이트금지 메모리블럭의 범위를 규정하기 위한 어드레스 저장 유닛이 주변회로부 또는 메모리셀 어레이내의 오버라이트금지 메모리블럭에 마련된다. 상기 오버라이트금지 메모리블럭은 예를 들면 센스앰프열을 사이에 두고 서로 대향하는 2개의 메모리 매트를 갖는 것이 바람직하다. 상기 제어회로는 서로 대향하는 2개의 메모리매트중의 한쪽의 임의의 어드레스에 대해서 라이트명령을 부여한 후(이 라이트명령은 받아들여지지 않는다), 일정기간동안만 다른쪽의 메모리매트로의 라이트를 허가하도록 구성된다.

이하, 본 발명의 실시예를 도면을 사용해서 상세하게 설명한다.

제1도는 본 발명의 실시예에 의한 시스템의 기본구성을 도시한 도면이다.

본 실시예의 시스템(100)은 적어도 CPU(110)과 강유전체 메모리(120)을 갖는다. 저장영역(강유전체 메모리(120)내의 메모리셀 어레이(121)은 오버라이트금지 메모리블럭(122)와 오버라이트허가 메모리블럭(123)으로 분할되어 있다. 오버라이트금지 메모리블럭(122)는 시스템의 OS나 응용프로그램 등 시스템에 반복해서 사용되고 리라이트 기회가 거의 없는 데이타의 저장에 사용된다. 오버라이트허가 메모리블럭(123)은 리라이트 기회가 많은 데이타의 일시적인 저장을 위해 사용, 즉 작업영역으로서 사용된다. 오버라이트금지 메모리블럭(122)에는 통상의 데이타비트 저장영역(124)와 함께 패리티비트 저장영역(125)가 마련된다. 패리티비트 저장영역(125)는 데이타비트 저장영역의 데이타가 소프트에러에 의해 반전된 경우에 그 데이타를 복원(수복)시키기 위한 데이타를 갖고 있다. 예를 들면, 120개의 메모리셀로 이루어지는 데이타비트에 대해 8개의 메모리셀로 이루어지는 패리티비트가 마련된다. 이 때, 패리티비트의 8개의 메모리셀 중의 하나는 이 메모리셀을 제외한 127개의 메모리셀중 데이타가 “1”인 수가 우수인 경우 “0”을 저장하고, 상기 메모리셀을 제외한 127개의 메모리셀중 데이타가 “1”인 수가 기수인 경우 “1”을 저장한다. 이 메모리셀은 128개의 메모리셀중의 어느 1개에 에러가 발생한 것을 나타내는 데이타를 유지한다.

즉, 127개의 메모리셀중 데이타가 “1”인 수와 이 메모리셀의 데이타가 대응하지 않는 경우에는 에러가 발생한 것을 의미한다. 패리티비트의 나머지 7개의 메모리셀은 2의 7승 즉 128종류의 상태를 취한다. 이 상태를 128개의 메모리셀중의 어느 하나에 에러가 발생한 데이타와 대응시키는 것에 의해 에러의 복원이 가능하게 된다. 이상 기술한 예에서는 2개 이상의 메모리셀에 에러가 발생한 경우에는 복원이 불가능 하였다. 그러나, 이와 같은 경우는 매우 드물다. 따라서, 후술하는 바와 같이 본 발명의 시스템에 의하면 패리티비트는 1개의 에러를 복원시킬 수 있으면 충분하다. 메모리셀에 발생한 에러데이타를 복원하기 위해서는 예를 들면 120개의 데이타저장비트에 대한 연산결과와 패리티비트의 결과를 비교하고 그것에 따라서 에러개소를 판정할 필요가 있다. 이것은 에러검사정정처리 프로그램 저장영역(111)에 저장된 프로그램에 따라서 CPU(110)에 의해 실행된다.

메모리셀에 에러가 발생한 것이 명확하게 된 경우에는 정정데이타를 메모리셀에 리라이트해야한다. 오버라이트금지 메모리블럭(122)로의 일시적인 데이타라이트를 허가하기 위한 제어회로(127)이 강유전체 메모리의 주변회로부(126)에 마련된다.

제2도는 제1도의 시스템(100)에 있어서의 에러검사정정처리의 흐름을 도시한 도면이다.

우선, CPU(110)에 대해서 에러검사정정처리 개시커맨드가 부여된다(스텝210). 이 커맨드를 받고 CPU(110)은 에러검사정정처리 프로그램에 따라 동작을 개시한다(스텝202). 우선, CPU(110)은 강유전체 메모리내의 오버라이트금지 메모리블럭(122)의 여러 개의 데이타저장비트의 데이타(상술한 예에서는 120개의 메모리셀의 데이타)및 그것에 대응하는 패리티비트의 데이타(상술한 예에서는 8개의 메모리셀의 데이타)를 로드한다.(스텝203). 다음에, CPU(110)은 상기 프로그램에 의해 지시된 수순에 따라 로드된 데이타의 에러 유무를 검사한다(스텝204).

데이타에 에러가 있는 경우(스텝205 : Y), CPU(100)은 강유전체 메모리내의 제어회로(127)에 대해서 데이타정정을 위해 데이타의 라이트를 일시적으로 허가하도록 지시한다(스텝206). 그리고, 상기 프로그램에 의해 지시된 수순에 따라서 에러데이타를 정정하고 이 정정된 데이타를 강유전체 메모리에 오버라이트한다(스텝207). 제어회로(127)은 메모리셀에 정정데이타를 오버라이트한 후, 재차 이 메모리셀을 오버라이트 금지상태로 한다(스텝208).

스텝(208) 후 또는 데이타에 에러가 없는 경우(스텝205 : N), 오버라이트금지 메모리블럭내의 모든 데이타에 대해서 정정처리를 실행했는지의 여부를 판정하고, 아직 정정처리가 실행되고 있지 않은 데이타가 존재했을 때에는(스텝 209 : N) 재차 스텝(203)으로 되돌아간다. 오버라이트금지 메모리블럭내의 모든 데이타비트에 대해서 정정처리가 실행되었을 때에는(스텝 209 : Y), CPU(110)은 에러검사정정처리를 종료한다.(스텝210). 그 결과, 상기한 수순에 따라 오버라이트금지 메모리블럭내의 모든 데이타에 대해서 에러검사정정처리를 실행한다.

이하, 120개의 데이타저장비트에 대해 8개의 패리티비트를 부가하는 경우를 예로 해서, 패리티비트의 결정방법 및 1비트에러의 정정방법의 실시예 1를 설명한다. 우선, 120개의 데이타저장비트와 8개의 패리티비트에 1~128의 식별번호를 할당한다. 단, 이 때 패리티비트에는 “2의 n승” (즉 1, 2, 4, 8, 16, 32, 64, 128)의 식별번호를 할당한다. 또한 이 식별번호는 간단히 각 비트를 식별하기 위한 가상적인 것으로서, 강유전체 메모리내의 저장어드레스를 나타내는 것은 아니다. 예를 들면, 8개의 패리티비트가 연속 어드레스로 저장되어 있어도 좋다.

다음에, 이하의 수순에 의해서 식별번호 “2의 n승”(n은 0~6)의 7개의 패리티비트의 데이타가 결정된다. 즉, 식별번호를 2진법으로 나타냈을 때의 n+1번째의 자릿수가 0이 아니라 1인 63개의 데이타저장비트 중 데이타가 “1”인 비트의 수가 우수인 경우에는 식별번호 “2의 n승”의 패리티비트의 데이타를 “0”으로 하고, 비트의 수가 기수인 경우에는 식별번호 “2의 n승”의 패리티비트의 데이타를 “1”로 한다. 나머지 1개의 패리티비트(식별번호 128, 즉 2의 7승)의 데이타는 이하와 같이 결정된다. 즉, 120개의 데이타저장비트와 상기한 7개의 패리티비트중 데이타가 “1”인 비트의 수가 우수인 경우 식별번호 128의 패리티비트의 데이타를 “0”으로 하고, 기수인 경우에는 “1”로 한다.

이상과 같이 정해진 패리티비트를 사용해서 다음의 방법으로 1비트에러를 검출해서 정정할 수 있다. 즉, 120개의 데이타저장비트와 8개의 패리티비트의 데이타를 강유전체 메모리에서 리드하고, 우선 식별번호 “2의 n승” (n은 0~6)의 7개의 패리티비트가 상술한 소정의 값(데이타저장비트에서 정해진 값)으로 되어 있는지를 조사한다. 그 후, 소정의 값이면 n+1행째의 자릿수를 0으로 하고, 그렇지 않으면 n +1번째의 자릿수를 1로 해서 7자릿수의 2진수를 형성한다. 이와 같이 해서 형성된 7자릿수의 2진수가 에러판정번호로 되어 1비트에러가 발생하고 있는 비트의 식별번호(1~127. 단, 128은 제외한다)를 나타낸다. 또한, 에러판정번호가 0인 경우, 식별번호 1~식별번호 127까지 에러는 없다.

다음에, 나머지 1개의 식별번호 128의 패리티비트를 검사해서 상술한 소정의 값으로 되어 있는지를 조사한다. 상기 패리티비트가 소정값임에도 불구하고 상기 에러판정번호가 0 이외의 값인 경우에는 2비트에러가 발생한 것으로 된다. 단, 이때의 에러개소는 불명확하다. 반대로, 상기 에러판정번호가 0임에도 불구하고 식별번호 128의 패리티비트가 소정값이 아닌 경우에는 이 식별번호 128의 패리티비트에 에러가 발생한 것으로 된다. 이상과 같이 해서 1비트에러에 대해서는 그 발생과 에러개소를 알 수 있으므로, 에러가 존재하는 개소의 비트의 데이타를 반전하는 것에 의해 데이타를 정정할 수 있다.

제1도에 도시한 본 실시예의 구성의 실시예 1 및 제2도에 도시한 에러검사정정처리의 흐름도에 의하면, 다음과 같은 고신뢰 및 고성능의 시스템이 얻어진다.

첫째, OS나 응용프로그램의 저장영역에 소프트에러가 발생한 경우에도 시스템의 기능에 중대한 장해가 발생하는 것을 회피할 수 있다. 왜냐하면, 에러검사정정처리 개시커맨드를 부여하는 것에 의해 에러개소를 복원시켜 시스템의 기능을 복원할 수 있기 때문이다. 그 후, 작업영역에는 일시 저장 데이타가 불휘발성 데이타로서 남게 된다. 그래서, 시스템의 전원회로가 갑자기 정지되었다고 하더라도 사용자에게 있어서는 큰 문제로 되지 않는다.

둘째, OS나 응용프로그램을 ROM에 저장하고 작업영역을 DRAM으로 구성하는 경우에 비해 시스템에 사용하는 칩수를 삭감할 수 있어 시스템의 저코스트화를 도모할 수 있다. 또, 시스템을 콤팩트하게 구성할 수 있으므로 휴대기기에 적합한 시스템이 얻어진다는 이점이 있다. OS나 응용프로그램을 시스템을 사용하지 않을 때 하드디스크에 저장하고 시스템 사용시에 하드디스크에서 DRAM등으로 리드하는 시스템과 비교해도 마찬가지의 이점이 얻어진다. 또, 시스템 기동시에는 OS프로그램이 CPU에 의해 고속으로 액세스할 수 있는 강유 전체 메모리에 이미 존재하고 있으므로, 액세스가 느린 하드디스크에서 DRAM으로 OS프로그램을 일단 리드하는 경우에 비해 기동시간을 단축할 수 있다는 점이 있다.

셋째, 제8(a)도 및 제8(b)도에 도시한 종래의 시스템과 같이 동작속도가 저하하는 일은 없다. 왜냐하면, 통상의 리드동작중에는 데이타 검사를 실행하지 않고 또 통상의 라이트동작중에도 패리티비트를 새로 생성하지 않기 때문이다. 이것은 패리티비트가 오버라이트금지 메모리블럭내의 데이타에 대해서만 마련되어 있기 때문이다.

넷째, 에러검사정정처리는 CPU를 사용해서 실행한다. 따라서, ECC회로를 탑재하지 않으므로 칩면적의 증대 및 그것에 의한 칩가격의 상승을 회피할 수 있다.

제3(a)도 및 제3(b)도는 2종류의 에러검사정정처리 개시커맨드의 발생방법에 의해 에러검사정정처리를 실행하는 수순을 도시한 흐름도이다.

제3(a)도는 본 발명의 시스템의 전원회로가 온되었을 때(스텝 301) 에러검사정정처리를 실행하는 방법, 즉 시스템의 내부회로에 의해 자동적으로 에러검사정정처리 개시커맨드를 생성하고(스텝 302), CPU가 에러검사정정처리 프로그램을 실행하여(스텝 303) 에러를 정정하는 방법을 도시한 도면이다.

한편 제3(b)도에 도시한 바와 같은 에러검사정정방법에 의하면, 본 발명의 시스템에 마련된 스위치를 사용자가 온하고(스텝 351), 에러검사정정처리 개시커맨드를 생성한 후(스텝 352), CPU가 에러검사정정처리 프로그램을 실행한다(스텝 353).

어떠한 방법에서도 에러검사정정처리 개시커맨드는 빈번하게 생성할 필요는 없고, 예를 들면 1일 1회정도 부여하면 좋다. 이 정도의 빈도로 커맨드를 부여하는 것에 의해 충분히 높은 신뢰성이 얻어지는 것은 다음의 계산에서 명확하게 된다.

반도체메모리는 통상 소프트에러의 발생빈도가 1000FIT 이하로 되도록 설계된다. 이것은 1칩당 평균 10의 6승 시간에 1회만 소프트에러가 발생하는 비율이다. 여기에서, 가령 세계적으로 사용되는 1000만개의 시스템의 강유전체 메모리칩에 OS프로그램이 저장되어 있는 것으로 한다. 이때, 종래의 시스템에 의하면 1시간에 1000만개의 시스템중 10개의 시스템이 기능장해에 빠질 가능성이 있다. 여기에서는 하나의 에러에 의해 OS프로그램이 동작하지 않게 되는 것으로 한다. 한편 본 발명의 시스템에서는 1일 10시간 동작시키고 1일 1회 에러검사정정처리 개시커맨드를 부여한 경우에는 다음과 같이 된다.

이하, 강유전체 메모리칩 전체에 OS프로그램이 저장되어 있는 최악의 경우에 대해서 고려한다. 저장영역이 데이타저장비트와 패리티비트의 1000의 조로 구성되어 있는 것으로 한다. 패리티비트가 1비트 에러만 복원할 수 있다고 하면, 본 발명의 시스템에서 기능장해가 발생하는 것은 에러검사정정처리 개시커맨드를 부여한 시점에 있어서 상기 1000의 조 중의 어느 하나에 2개 이상의 소프트에러가 발생하고 있는 경우 뿐이다.

소프트에러의 발생빈도가 1000FIT인 경우, 10시간 동안 1000만개의 메모리칩에서 총 100개의 에러가 발생한다. 이 중, 2개 이상의 에러가 1000만개x1000조의 블럭 중의 어느 하나에 발생할 확률은 10의 -6승보다 작다. 이것은 10의 6승일 즉 2740년에 1회 에러가 발생하는 빈도보다도 작다. 이와 같이, 본 발명의 시스템에 의하면, 2개 이상의 에러에 의한 복원불가능한 시스템의 기능장해의 발생율을 매우 작게 할 수 있다. 제3(a)도에 도시한 실시예(전원회로의 재기동시에 에러검사정정처리 캐시커맨드가 발생하는 예)에서는 1일 1회정도의 빈도로 에러검사정정처리 개시커맨드가 자동적으로 생성되므로, 고신뢰성이고 사용하기 간편한 시스템이 얻어진다. 제3(a)도 및 제3(b)도에 도시한 실시예 1 및 2에 의하면, OS프로그램의 저장영역에 소프트에러가 발생해서 시스템의 기능이 정지한 경우에도 전원회로를 재기동시키거나 소정의 스위치를 사용자가 온하는 것에 의해 거의 100%의 확률로 기능을 복원할 수 있다. 따라서, 본 발명의 시스템에 있어서 고신뢰성이 얻어진다.

또, 본 발명의 시스템에 의하면 시스템을 사용하지 않을 때 OS프로그램 등을 저장해 두는 하드디스크 등의 불휘발성 매체를 상시 시스템에 준비해 둘 필요가 없어 콤팩트한 시스템을 실현할 수 있다. 또, 시스템의 기동시간을 단축할 수 있다. 또한, 제3도의 제1 및 제2의 어떠한 방법에 있어서도 오버라이트금지 메모리블럭에 에러가 발견되었다고 해도 CPU에 의한 에러검사정정이 실행되므로, 강유전체 메모리 이외의 불휘발성 매체(예를 들면, 하드디스크)에서 강유전체 메모리로 정확한 OS프로그램을 로드할 필요는 없다.

제4(a)도 및 제4(b)도는 제1도의 에러검사정정처리 프로그램을 저장하는 저장영역(111)의 실시예를 도시한 도면이다. 제4(a)도는 CPU(110)내의 온칩ROM영역의 일부에 에러검사정정처리 프로그램의 저장영역이 마련되어 있는 실시예이다. 본 실시예에 의하면, ROM을 사용하고 있으므로, 에러검사정정처리 프로그램의 저장영역 자체에 소프트에러가 발생하는 일이 없고 에러를 검사하고 정정하는 것이 가능하기 때문에 고신뢰성의 시스템을 얻을 수 있게 된다. 제4(b)도에서는 강유전체 메모리(120)의 오버라이트금지 메모리블럭(122)내에 상기 에러검사정정처리 프로그램의 저장영역이 마련된다. 단, 이 경우에는 상기 저장영역 자체에 소프트에러가 발생할 가능성이 있으므로, 또 하나의 동일한 프로그램을 백업용으로서 중복해서 저장하고 있다. 본 실시예에 의하면, 범용의 CPU를 사용해서 저렴하고 또한 고신뢰성의 시스템을 구축할 수 있게 된다.

상술한 실시예에서는 오버라이트금지 메모리블럭의 범위가 고정되어 있지만, 이 블럭 범위는 지정에 의해 변경가능하다.

제5(a)도 및 제5(b)도는 본 발명의 실시예에 의한 오버라이트금지 메모리블럭의 범위를 지시하기 위한 어드레스 저장부의 구성을 도시한 도면이다.

제5(a)도에 있어서는 주변회로부에 오버라이트금지 메모리블럭의 범위를 지시(블럭(123)과 블럭(122)를 구별)하기 위한 어드레스의 저장부(128)가 마련된다. 이것은 배선논리, 퓨즈, ROM 등으로 구성해서 오버라이트금지 메모리블럭의 범위를 고정해도 좋고, 또는 강유전체 캐패시터를 구비한 스테이틱 RAM(SRAM)등으로 구성해서 오버라이트금지 메모리블럭의 범위를 변경해도 좋다.

제5(b)도는 오버라이트금지 메모리블럭(122)의 범위를 지정(블럭(123)과 블럭(122를 구별)하기 위한 어드레스 저장부(129)를 오버라이트금지 메모리블럭(122)에 마련한 실시예를 도시한 도면이다. 제5(b)도의 실시예에 의하면, 오버라이트금지 메모리블럭의 크기를 용이하게 변경할 수 있게 된다.

제6도는 본 발명의 시스템에 있어서의 메모리셀 어레이를 도시한 도면으로서, 구성요소의 일부만을 모식적으로 도시하고 있다. 각 메모리셀은 1개의 강유전체 캐패시터와 1개의 트랜지스터로 구성된다(제6도에서는 1개의 메모리셀MC만을 대표 셀로서 도시하고 있다). 각 메모리셀은 워드선WL과 비트선BT의 교차점에 배치된다. 예를 들면, 1개의 워드선WL에는 512개의 메모리셀이 접속되고, 1개의 비트선쌍에는 256개의 메모리셀이 접속되고, 512x256개의 메모리셀로 1개의 매트를 구성하고 있다.

비트선쌍에는 접속되는 센스앰프열은 2개의 매트에 의해 공유되도록 배치된다. 즉, 센스앰프열(1)이 매트(1)u와 매트(1)d에 의해 공유되도록 배치된다. 오버라이트금지 메모리블럭과 오버라이트허가 메모리블럭은 상기 2개의 매트의 단위로 규정되어 있다. 매트단위로 규정하는 것에 의해 제1도의 제어회로(127)의 구성이 간단하게 된다. 오버라이트금지 메모리블럭의 단위 즉 데이타저장비트와 패리티비트의 조는 워드선을 등분할하는 크기로 규정된다. 예를 들면, 제6도에서는 120개의 셀의 데이타저장비트와 8개의 셀의 패리티비트를 1개의 조로 하고 있고, 각 워드선WL(i)에는 4개의 조가 있다. 이와 같은 구성에 의해, 에러검사정정처리시의 CPU로의 데이타의 리드를 효율적으로 실행할 수 있게 된다.

제7(a)도 및 제7(b)도 는 제1도에 있어서의 오버라이트금지 메모리블럭으로의 데이타라이트를 허가하는 제어회로(127)의 실시예 1를 도시한 도면으로서, 제7(a)도는 제어회로(127)를 도시한 도면이고, 제7(b)도는 그의 동작흐름을 도시한 도면이다.

메모리매트pu로의 데이타 라이트를 실행할 때, 센스앰프열SA를 사이에 두고 서로 대향하는 메모리매트pd의 임의의 어드레스에 대해서 라이트명령을 부여한 경우, 지연회로 D1및 D2에 의해 규정되는 일정기간동안만 다른쪽의 메모리매트pu로의 데이타라이트가 허가되는 구성으로 되어 있다. 또한, 이 때 최초의 메모리매트pd에 대한 라이트명령은 받아들여지지 않는다.

제7(a)도에 있어서, 제어회로(127)은 플립플롭회로FF, 2개의 트랜지스터TR1 및 Tr2, 2개의 지연회로D1 및 D2, 2개의 AND회로 G1및 G2, 부정회로NOT, 멀티플렉서MPLX 등으로 구성되어 있다. 통상 플립플롭회로FF의 한쪽의 노드ST1은 하이레벨이고, 이 하이레벨신호가 부정회로NOT에 의해서 반전되어 AND회로G2를 폐쇄시킨다. 그 때문에, AND회로G2로 부터의 WA, 멀티플렉서MPLX로 부터의 Mpu는 모두 로우레벨로 되어 메모리매트pu를 오버라이트 금지 상태로 한다.

메모리매트pd에 대해서 라이트명령(라이트 인에이블신호WE가 하이레벨)을 부여한 경우, 어드레스버퍼에 입력되어 유지된 어드레스A0~AN은 어드레스 프리디코더에 의해 디코드되어 매트pd 선택신호, 매트pu선택신호 및 매트내 선택신호를 생성한다. 매트pd 선택신호는 AND회로G1에 입력된다. 라이트인에이블신호WE가 하이레벨로 되면, 지연회로D1에 의해 규정되는 소정시간 후에 AND회로G1로 부터의 출력에 의해서 트랜지스터Tr1이 온으로 되고 플립플롭회로FF의 한쪽의 노드ST1이 로우레벨로 된다. 이 로우레벨신호는 부정회로NOT에 의해서 반전되어 AND회로G2를 개방한다. 어드레스 프리디코더로 부터의 매트pu 선택신호를 WA로서 출력하고 매트pu를 오버라이트 허가상태로 한다.

멀티플렉서MPLX 는 매트pu 선택신호 또는 WA중의 한쪽을 선택해서 Mpu로서 출력한다.

라이트 인에이블신호WE가 로우레벨, 즉 리드동작상태인 경우에는 매트pu 선택신호가 Mpu로서 출력되어 X디코더 X-DEC 및 X드라이버 X-DRV를 거쳐서 매트pu내의 어느 하나의 워드선을 활성화시킨다.

라이트 인에이블신호WE가 레벨 즉 라이트동작상태인 경우에는 매트가 오버라이트허가 메모리블럭인 경우에 한해서 매트pu 선택신호가 Mpu로서 출력된다. 매트가 오버라이트금지 메모리블럭인 경우에는 WA가 Mpu로서 출력된다. 매트가 오버라이트허가 메모리블럭인지 오버라이트금지 메모리블럭인지는 오버라이트 금지매트의 저장유닛에 저장되어 있는 데이타에 의해 판정된다.

플립플롭회로FF의 한쪽의 노드ST1이 로우레벨로 되면 플립플롭FF의 다른쪽의 노드ST2는 하이레벨로 되고, 그 후 지연회로D2에 의해 결정된 소정의 지연시간 경과후 트랜지스터Tr2를 온해서 ST2를 로우레벨로 한다. 그 후, ST1은 재차 하이레벨로 복귀한다.

제7(b)도는 매트pu가 오버라이트금지 메모리블럭인 경우의 라이트동작시의 신호의 타이밍도이다.

제7(a)도에 있어서, 트랜지스터Tr1은 통상 오프이므로 플립플롭FF의 한쪽의 노드ST1은 하이레벨로 된다. 따라서, 부정회로NOT를 경유한 후에는 AND회로G2의 출력WA는 상시 로우레벨로 된다. 오버라이트금지 메모리블럭에서는 라이트 인에이블신호WE가 하이레벨일 때 멀티플렉서MPLX의 출력Mpu는 WA와 일치(이 경우에 WA는 로우레벨)하므로, 라이트명령의 발생시에 매트pu가 선택되는 일은 없다.

칩선택신호CS에 의해 매트pd내의 어드레스에 대한 라이트명령(라이트 인 에이블신호WE가 하이레벨)이 발생하면, 매트pd 선택신호가 하이레벨로 된다. 이 결과, 지연회로D1에 의한 지연시간 후 트랜지스터Tr1이 온해서 플립플롭FF의 한쪽의 노드ST1이 로우레벨로 변화된다. 이 상태에서는 AND회로G2가 온하므로, 출력WA는 매트pu 선택신호와 일치하게 된다. 이 때, 매트pu에 라이트명령(라이트 인에이블신호WE가 하이레벨)이 부여되면, 멀티플렉서MPLX의 출력Mpu는 매트pu 선택신호와 일치되어 하이레벨로 된다. 이 결과, 어드레스 프리디코더로 부터의 매트내 선택신호에 대응하는 워드선이 활성화되어 라이트동작이 실행된다.

또한, 매트pd에 대한 데이타라이트는 대칭적으로 매트pu에 대해서 라이트명령을 부여하는 것에 의해 허가되도록 하면 좋다.

제7도에 도시한 실시예에 의하면, 다음과 같이 고신뢰성의 시스템이 얻어진다. 즉, 프로그램의 사용에 의해 소프트웨어측에서 오버라이트금지 메모리블럭을 규정할 수 있다. 그러나, 회로에 의해 오버라이트금지 메모리블럭을 규정하는 본 실시예에 의하면, 통상 동작시에 오버라이트금지 메모리블럭에 잘못해서 데이타를 라이트할 가능성을 대폭으로 저감할 수 있게 된다. 또, 인접하는 2개의 매트의 조에 대한 신호를 이용하고 있으므로, 제어회로(127)을 매트의 조마다 근접해서 배치할 수 있게 된다.

본 발명의 강유전체 메모리를 구비한 시스템에 의하면, 강유전체 메모리의 오동작으로 인해서 시스템의 기능에 중대한 장해가 발생할 확률을 저감할 수 있어 고신뢰성의 시스템을 실현할 수 있다. 또, 본 발명은 시스템의 메모리칩수를 삭감할 수 있어 저코스트로 콤팩트한 시스템을 실현할 수 있다. 또 칩에 ECC회로를 사용하는 경우에 비해 동작속도의 저하나 칩면적의 증대에 의한 코스트증가의 문제를 회피할 수 있다는 효과가 있다.

또, 본 발명과 같은 에러검사정정처리 개시커맨드의 발생 방식을 채용하면, 사용이 편리한 고신뢰성의 시스템을 실현할 수 있다.

또, 본 발명과 같은 에러검사정정처리 프로그램의 저장방식을 채용하면, 에러검사정정처리 프로그램 자체가 에러로 될 가능성을 회피할 수 있어 고신뢰성의 시스템을 실현할 수 있다.

또, 본 발명과 같은 오버라이트금지 메모리블럭의 설정 방식을 채용하면, 오버라이트금지 메모리블럭으로의 데이타라이트를 허가하여 사용이 편리한 시스템을 실현할 수 있다. 또, 본 발명의 오버라이트금지 메모리블럭의 구성을 채용하면 라이트의 금지 및 허가의 제어가 용이하게 된다.

또, 본 발명과 같은 오버라이트금지 메모리블럭으로의 라이트를 허가하는 제어회로를 채용하면, 오버라이트금지 메모리블럭에 잘못해서 데이타를 라이트할 가능성을 저감할 수 있어 고신뢰성의 시스템이 얻어진다. 또, 이 제어회로를 메모리매트마다 용이하게 배치할 수 있게 된다.

Claims

강유전체 캐패시터와 전계효과 트랜지스터를 구비한 여러 개의 메모리셀을 매트릭스형상으로 배치한 강유전체 메모리와 상기 강유전체 메모리에 접속된 CPU를 포함하는 시스템으로서, 상기 시스템은 제1모드와 제2모드를 갖고, 상기 강유전체 메모리는 상기 제1모드에 있어서는 라이트동작이 금지되고 상기 제2모드에 있어서는 허가되는 오버라이트금지 메모리블럭 및 상기 제1모드에 있어서 상기 라이트동작이 허가되는 오버라이트허가 메모리블럭을 구비하고, 상기 오버라이트금지 메모리블럭은 통상의 데이타를 저장하는 영역과 이 동상의 데이타에 에러가 발생한 경우에 에러를 정정하기 위한 부가정보를 저장하는 영역을 구비하며, 상기 오버라이트허가 메모리블럭은 통상의 데이타를 저장하는 영역을 포함하고 에러를 정정하기 위한 부가정보를 저장하는 영역은 포함되지 않으며, 상기 제2모드에 있어서 상기 시스템은 상기 오버라이트금지 메모리블럭에 있어서 상기 통상의 데이타와 상기 부가정보를 1조로 해서 에러검사를 포함하는 처리를 실행하고, 상기 에러검사에 의해 에러가 검출되면 상기 오버라이트금지 메모리블럭에 정정데이타를 라이트백하는 것을 포함하는 처리를 실행하고, 상기 처리는 프로그램 데이타에 따라서 상기 CPU에 의해 실행되는 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 오버라이트금지 메모리블럭은 상기 시스템의 OS(오퍼레이팅 시스템) 프로그램 및 응용프로그램을 저장하는 영역으로서 사용되고, 상기 오버라이트허가 메모리블럭은 상기 응용프로그램에 따라서 CPU가 연산을 실행하기 위해 일시적으로 필요로 하는 저장영역으로서 사용되는 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 시스템은 이벤트에 따라서 상기 시스템내에 개시신호가 발생되면 상기 제1모드에서 제2모드로 전환되어 상기 처리를 실행하는 것을 특징으로 하는 시스템.
제3항에 있어서, 상기 이벤트는 상기 시스템의 공급전원인 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 CPU는 상기 처리를 실행하기 위한 상기 프로그램 데이타를 저장하는 리드 온리 메모리(ROM)을 더 포함하고, 상기 리드 온리 메모리(ROM)은 전기적으로 프로그램하는 것이 불가능한 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 오버라이트금지 메모리블럭은 상기 처리를 실행하기 위한 상기 프로그램 데이타를 이중화해서 구비하는 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 오버라이트금지 메모리블럭은 여러 개의 서브블럭으로 분할되고, 상기 라이트백은 상기 여러 개의 서브블럭의 각각을 단위로 해서 실행되는 것을 특징으로 하는 시스템.
제7항에 있어서, 상기 오버라이트금지 메모리블럭으로의 일시적인 데이타라이트를 허가하는 제어회로를 더 포함하고, 상기 오버라이트금지 메모리블럭은 우수의 서브블럭으로 분할되고, 상기 제어회로는 오버라이트금지 메모리블럭으로의 1회째의 라이트명령을 모두 거절하고, 2개의 서브블럭을 1조로 하고 한쪽의 서브블럭의 임의의 메모리셀에 라이트명령이 부여되면, 일정기간동안만 상기 2개의 서브블럭의 조중 다른 한쪽의 블럭의 임의의 메모리셀로의 데이타 라이트를 가능하게 하는 것을 특징으로 하는 시스템.
강유전체 캐패시터와 전계효과 트랜지스터를 구비한 여러 개의 메모리셀을 매트릭스형상으로 배치한 강유전체 메모리와 상기 강유전체 메모리에 접속된 CPU를 포함하는 시스템으로서, 상기 시스템은 제1모드와 제2모드를 갖고, 상기 강유전체 메모리는 상기 제1모드에 있어서는 라이트동작이 금지되고 상기 제2모드에 있어서는 허가되는 오버라이트금지 메모리블럭 및 상기 제1모드에 있어서 상기 라이트동작이 허가되는 오버라이트허가 메모리블럭을 구비하고, 상기 오버라이트금지 메모리블럭은 통상의 데이타를 저장하는 영역과 이 통상의 데이타에 에러가 발생한 경우에 에러를 정정하기 위한 부가정보를 저장하는 영역을 구비하며, 상기 오버라이트허가 메모리블럭은 통상의 데이타를 저장하는 영역을 포함하고 에러를 정정하기 위한 부가정보를 저장하는 영역은 포함하지 않으며, 상기 제2모드에 있어서 상기 시스템은 상기 오버라이트금지 메모리블럭에 있어서 상기 통상의 데이타와 상기 부가정보를 1조로 해서 에러검사를 포함하는 처리를 실행하고, 상기 에러검사에 의해 에러가 검출되면 상기 오버라이트금지 메모리블럭에 정정데이타를 라이트백하는 것을 포함하는 처리를 실행하고, 상기 오버라이트금지 메모리블럭은 상기 시스템의 OS(오퍼레이팅 시스템) 프로그램 및 응용프로그램을 저장하는 영역으로서 사용되고, 상기 오버라이트허가 메모리블럭은 상기 응용프로그램에 따라서 CPU가 연산을 실행하기 위해 일시적으로 필요로 하는 저장영역으로서 사용되는 것을 특징으로 하는 시스템.
강유전체 캐패시터와 전계효과 트랜지스터를 구비한 여러 개의 메모리셀을 매트릭스형상으로 배치한 강유전체 메모리와 상기 강유전체 메모리에 접속된 CPU를 포함하는 시스템으로서, 상기 시스템은 제1모드와 제2모드를 갖고, 상기 강유전체 메모리는 상기 제1모드에 있어서는 라이트동작이 금지되고 상기 제2모드에 있어서는 허가되는 오버라이트금지 메모리블럭 및 상기 제1모드에 있어서 상기 라이트동작이 허가되는 오버라이트허가 메모리블럭을 구비하고, 상기 오버라이트금지 메모리블럭은 통상의 데이타를 저장하는 영역과 이 통상의 데이타에 에러가 발생한 경우에 에러를 정정하기 위한 부가정보를 저장하는 영역을 구비하며, 상기 오버라이트금지 메모리블럭은 통상의 데이타를 저장하는 영역을 포함하고 에러를 정정하기 위한 부가정보를 저장하는 영역은 포함하지 않으며, 상기 제2모드에 있어서 상기 시스템은 상기 오버라이트금지 메모리블럭에 있어서 상기 통상의 데이타와 상기 부가정보를 1조로 해서 에러검사를 포함하는 처리를 실행하고, 상기 에러검사에 의해 에러가 검출되면 상기 오버라이트금지 메모리블럭에 정정 데이타를 라이트백하는 것을 포함하는 처리를 실행하고, 상기 시스템은 이벤트에 따라서 상기 시스템내에 개시신호가 발생되면 상기 제1모드에서 제2모드로 전환되어 상기 처리를 실행하는 것을 특징으로 하는 시스템.
제10항에 있어서, 상기 이벤트는 상기 시스템의 공급전원인 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 제2모드에 있어서 상기 정정데이타가 라이트백되는 메모리셀은 에러비트 및 동정된 데이타가 리드된 메모리셀과 동일한 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 시스템은 휴대기기시스템인 것을 특징으로 하는 시스템.
강유전체 캐패시터와 전계효과 트랜지스터를 각각 포함하는 여러 개의 메모리셀이 매트릭스형상으로 배치된 강유전체 메모리를 관리하는 오퍼레이팅 시스템으로서, 상기 강유전체 메모리는 제1모드에 있어서는 라이트동작이 금지되고 제2모드에 있어서는 허가되는 오버라이트금지 메모리블럭 및 상기 제1모드에 있어서 상기 라이트동작이 허가되는 오버라이트허가 메모리블럭을 구비하고, 상기 오퍼레이팅 시스템은 상기 제1모드에 있어서 상기 오버라이트허가 메모리블럭에 패리티정보를 갖지 않는 데이타를 저장하고, 상기 제2모드에 있어서 상기 오버라이트금지 메모리블럭에 대해 처리를 실행하도록 상기 강유전체 메모리를 관리하고, 상기 처리는 상기 오버라이트금지 메모리블럭에 통상의 데이타와 패리티정보를 1조로 해서 에러검사를 실행하고, 상기 에러검사에 의해 에러가 검출되면 상기 오버라이트금지 메모리블럭에 정정데이타를 라이트백하는 것을 특징으로 하는 오퍼레이팅 시스템.
제14항에 있어서, 상기 오퍼레이팅 시스템은 상기 오버라이트금지 메모리블럭이 상기 시스템의 응용프로그램을 저장하기 위한 영역으로서 사용되고, 상기 오버라이트허가 메모리블럭이 상기 강유전체 메모리에 접속 가능한 CPU에 있어서 상기 응용프로그램에 따라서 연산을 실행하기 위해 일시적으로 필요로 되는 저장영역으로서 사용되도록, 상기 강유전체 메모리를 관리하는 것을 특징으로 하는 오퍼레이팅 시스템.
제14항에 있어서, 상기 오버라이트금지 메모리블럭에 대해 상기 처리를 개시시키는 명령이 사용자에 의해 부여되는 것을 특징으로 하는 오퍼레이팅 시스템.
강유전체 캐패시터와 전계효과 트랜지스터를 각각 갖는 여러 개의 메모리셀을 포함하는 제1메모리블럭 및 상기 제1메모리블럭에 접속된 CPU를 구비하는 시스템으로서, 상기 제1메모리블럭은 통상의 데이타를 저장하는 제1영역 및 상기 통상의 데이타의 에러정정을 위한 부가데이타를 저장하는 제2영역을 갖고, 상기 시스템은 제1모드와 제2모드를 갖고, 상기 제1모드에 있어서 상기 CPU는 상기 통상의 데이타에 대해서 상기 부가데이타를 사용한 에러검사정정처리를 실행하지 않고 상기 통상의 데이타를 액세스하고, 상기 제1메모리블럭으로의 라이트동작은 금지되며, 상기 제2모드에 있어서 상기 제1메모리블럭으로의 라이트동작은 허가되고, 상기 시스템은 상기 부가데이타를 사용하여 상기 통상의 데이타에 대해 에러 검사를 포함하는 처리를 실행하고, 상기 에러검사에 의해 에러가 검출되면 상기 제1메모리블럭에 정정데이타를 라이트백하는 것을 포함하는 처리를 실행하는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 처리는 프로그램 데이타에 따라서 상기 CPU에 의해 실행되는 것을 특징으로 하는 시스템.
제17항에 있어서, 여러 개의 메모리셀의 각각은 상기 강유전체 캐패시터의 분극방향에 따라서 데이타를 저장하고, 상기 데이타는 그의 분극방향을 검출하는 것에 의해 대응하는 상기 메모리셀에서 리드되는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 제1메모리블럭은 상기 시스템의 OS(오퍼레이팅 시스템)프로그램을 저장하는 영역으로서 사용되는 것을 특징으로 하는 시스템.
제17항에 있어서, 상기 CPU에 접속되고 강유전체 캐패시터와 전계효과 트랜지스터를 각각 갖는 여러 개의 메모리셀을 포함하는 제2메모리블럭을 더 구비하고, 상기 제2메모리블럭은 상기 제1 및 제2모드 양쪽에 있어서 리드 및 라이트가 허가되는 것을 특징으로 하는 시스템.
제1모드 및 제2모드를 갖는 반도체장치로서, 강유전체 캐패시터와 전계효과 트랜지스터를 각각 갖는 여러 개의 메모리셀을 포함하는 제1메모리블럭; 상기 제1메모리블럭을 오버라이트 금지상태로 세트하는 제1제어회로 및; 상기 제2모드에 있어서 상기 제1메모리블럭을 오버라이트 허가상태로 설정하는 신호를 생성하고, 상기 제1메모리블럭을 상기 오버라이트 허가상태에서 상기 오버라이트 금지상태로 자동으로 복귀시키는 제2제어회로를 구비하고, 상기 제2모드에 있어서의 상기 오버라이트 허가상태에 있어서는 상기 제1메모리블럭으로의 데이타의 라이트가 가능하게 되는 것을 특징으로 하는 반도체장치.
제22항에 있어서, 상기 제1메모리블럭은 통상의 데이타를 저장하는 제1영역 및 상기 통상의 데이타의 에러정정을 위한 부가데이타를 저장하는 제2영역을 갖는 것을 특징으로 하는 반도체장치.
제23항에 있어서, 상기 제2모드에 있어서는 상기 부가데이타를 사용하는 상기 통상의 데이타의 에러검사를 포함하는 처리를 실행하고, 상기 에러검사에 의해 에러가 검출되면 상기 제1메모리블럭에 정정데이타를 라이트백하는 것을 포함하는 처리를 실행하는 것을 특징으로 하는 반도체장치.
제24항에 있어서, 강유전체 캐패시터와 전계효과 트랜지스터를 각각 갖는 여러 개의 메모리셀을 포함하는 제2메모리블럭을 더 구비하고, 상기 제2메모리블럭은 상기 제1 및 제2모드 양쪽에 있어서 리드 및 라이트가 허가되는 것을 특징으로 하는 반도체장치.